JP6007606B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6007606B2 JP6007606B2 JP2012136529A JP2012136529A JP6007606B2 JP 6007606 B2 JP6007606 B2 JP 6007606B2 JP 2012136529 A JP2012136529 A JP 2012136529A JP 2012136529 A JP2012136529 A JP 2012136529A JP 6007606 B2 JP6007606 B2 JP 6007606B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- parasitic
- semiconductor
- layer
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 185
- 230000003071 parasitic effect Effects 0.000 claims description 178
- 239000012535 impurity Substances 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 158
- 238000010586 diagram Methods 0.000 description 26
- 230000015556 catabolic process Effects 0.000 description 14
- 239000000758 substrate Substances 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48455—Details of wedge bonds
- H01L2224/48456—Shape
- H01L2224/48458—Shape of the interface with the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12035—Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12036—PN diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
この半導体装置500のESD保護用ダイオード501は、p半導体基板151上に配置されるp層152と、p層152上に配置されるLOCOS酸化膜153と、LOCOS酸化膜153に挟まれp層152上に配置されるn層154とp層155とからなる。
また、特許文献2には、エピタキシャル基板を用いてパッドと保護素子が一体型され、ボンディングされるメタル配線とダイオードを介した配線が内部回路に接続されている半導体装置について記載されている。
また、特許文献4、5には、入力端子とグランド間に設ける保護バイポーラトランジスタを並列に形成することが記載されており、特許文献4では各保護バイポーラトランジスタにバランス抵抗を接続させて各保護バイポーラトランジスタ流れる電流を均一化することが記載されている。
[作用]
保護素子を寄生バイポーラトランジスタ、寄生抵抗および寄生ダイオード(横方向抵抗)で構成する。
さらに、複数の寄生バイポーラトランジスタと複数の寄生ダイオードで保護素子を隣接して交互に形成することで、保護素子の動作抵抗をさらに小さくし、動作電圧をさらに低電圧化する。
また、過電圧に対する耐量を向上させることができる半導体装置を提供することができる。
前記の課題を解決するための方策の一例として、つぎの比較例で説明する。尚、文中の「n」は導電型がn型であることを示し、「p」は導電型がp型であることを示す。
p半導体基板51にp−ウエル層52とn−ウエル層53が形成され、そのn−ウエル層3の中にpベース層54が形成され、pベース層54の表面層に寄生ダイオード85のカソードおよび寄生npnトランジスタ86のコレクタとなるn+層55が形成され、さらにpベース層54の表面層にはpベース層54のコンタクト部となるp+層56が形成されている。
図6は、図5の半導体装置300の動作およびI−V特性を説明する図であり、同図(a)は等価回路図、同図(b)はI−V特性図である。図6の縦軸のIは電流であり、横所クのVは電圧である。
しかし、前記の比較例の半導体装置では、ESD保護用npnトランジスタの動作抵抗は低くはなるが、I−V特性の電圧の高さは低電圧化された内部回路に対応するためには十分低いとは言えない。そのため、I−V特性の電圧をさらに低くするために、寄生npnトランジスタ86のhFEを大きくして、寄生npnトランジスタ86にスナップバック現象を起こさせる方策がある。しかし、図7に示すように、寄生npnトランジスタのhFEを大きくし過ぎるとスナップバックした瞬間に寄生npnトランジスタ86が破壊してしまう。
<実施例1>
図1は、この発明の第1実施例に係る半導体装置100の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。
また、図1(a)に示すように、寄生ダイオード35と寄生npnトランジスタ36(寄生バイポーラトランジスタ)は外周部から中央部に向かって交互にリング状に配置されている。
<実施例2>
図3は、この発明の第2実施例に係る半導体装置200の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。
ESDサージがパッド電極12に印加されると、パッド電極12の電位が上昇する。この電圧が寄生ダイオード35のツェナー電圧(a点)を超えると、電流(イ)が寄生ダイオード35、寄生抵抗である横方向抵抗31a,33a,31b,33b,31c,32の経路でGNDに流れる(イが流れる期間)。横方向抵抗31a,33,31,33,31,32で生じる電圧が0.6V〜0.7Vに達すると(b点)、図で最も右に位置する寄生npnトランジスタ36aが動作を開始し、寄生npnトランジスタ36a−寄生抵抗である横方向抵抗34a,34bの経路で電流(ロ)が電流(イ)に重畳する(イ+ロが流れる期間)。図で最も右に位置する寄生npnトランジスタ36aに流れる電流が大きくなり、この寄生npnトランジスタ36aのhFEが大きくなる(c点)と、この寄生npnトランジスタ36aがスナップバックしてd点に電圧が低下する。図で最も右に位置する寄生ダイオード35aと寄生npnトランジスタ36aに流れる電流がさらに増加すると、ESD保護素子200a(すべての寄生ダイオード35(35a,35b,35c)とすべての寄生npnトランジスタ36(36a,36b)で構成される)の電圧は図で最も右に位置する寄生npnトランジスタ36aがスナップバックした後(d点)の電圧から徐々に増大し隣の寄生npnトランジスタ36bにも電流が流れる(イ+ハ+ニが流れる期間)。この寄生npnトランジスタ36bのhFEが大きくなると(e点)と寄生npnトランジスタ36bがスナップバックしてf点に電圧が低下する。寄生ダイオード35と寄生npnトランジスタ36に流れる電流がさらに増加すると、ESD保護素子200aの電圧は寄生npnトランジスタ36bがスナップバックした後(f点)の電圧から徐々に増大して行く(イ+ハ+ホが流れる期間)。
また、この寄生npnトランジスタ36の並列数は1段から効果があり、10段以上になると段数を増やしても前記の点線で示すI−V特性の電圧に変化が表われず効果が薄れる。
図3に示すように、寄生npnトランジスタ36を複数個、パッド電極12下全体にリング状に並列配置することで、スナップバックがパッド電極12の中央部に配置された寄生npnトランジスタ36から外周部に配置された寄生npnトランジスタ36に順次発生するようになる。寄生npnトランジスタ36のスナップバックが順次発生することで、パッド電極12下全域の寄生npnトランジスタ36が動作するようになる。このようにスナップバックを分散化して順次発生させることで、スナップバック直前の電圧を低く抑制し、スナップバック後のI−V特性の電圧を低い電圧で電流が増えてもほぼ一定になるようにすることができる。その結果、ESD保護素子200a自体の破壊が防止され、低電圧化した内部回路をESDサージから確実に保護することができる。
2 p−ウエル層
3 n−ウエル層
4,14,24 pベース層
5,15 n+層
6,16 p+層
7 厚い酸化膜(LOCOS)
8 絶縁膜
9 アノードメタル配線
10 カソードメタル配線
11 パッシベーション膜
12 パッド電極
12a 開口部
20 コンタクト部
31,32,33,34 横方向抵抗
35 寄生ダイオード
36,86 寄生npnトランジスタ
100,200 半導体装置
100a,200a,300a ESD保護素子
Claims (10)
- 第1導電型の第1半導体層と、該第1半導体層上に配置される第2導電型の第2半導体層と、該第2半導体層上に隣接して配置される第1導電型の第3半導体層および該第3半導体層より低い不純物濃度の第1導電型の第4半導体層と、前記第3半導体層上から前記第4半導体層上に亘って配置される第2導電型の第5半導体層と、前記第5半導体層に電気的に接続する第1金属電極と、前記第1半導体層、前記第2半導体層、前記第3半導体層および前記第4半導体層に電気的に接続する第2金属電極とを具備する半導体装置であって、
保護素子が前記第5半導体層と前記第3半導体層からなる寄生ダイオードと、
前記第5半導体層、前記第4半導体層、前記第2半導体層からなる寄生バイポーラトランジスタと、
少なくとも前記第2半導体層、前記第3半導体層からなる寄生抵抗とで構成され、
前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、
前記寄生ダイオードのアノードとなる前記第3半導体層と前記寄生バイポーラトランジスタのベースとなる前記第4半導体層が、隣接して交互に複数配置されて前記寄生ダイオードと前記寄生バイポーラトランジスタが隣接して交互に複数配置され、前記第3半導体層と前記第4半導体層が後段の前記寄生バイポーラトランジスタのベース抵抗となり、順次スナップバックして導通する前記寄生バイポーラトランジスタが配置されることを特徴とする半導体装置。 - 前記第5半導体層上に配置される絶縁膜を備え、
前記第1金属電極は、前記絶縁膜上に配置され、該絶縁膜に形成される複数のコンタクトホールを介して前記第5半導体層に電気的に接続することを特徴とする請求項1に記載の半導体装置。 - 前記第3半導体層および前記第4半導体層のそれぞれの横方向幅がそれぞれの拡散深さに対して2倍から20倍であることを特徴とする請求項1に記載の半導体装置。
- 少なくとも前記第3半導体層からなる寄生抵抗が前記バイポーラトランジスタのベース抵抗となることを特徴とする請求項1に記載の半導体装置。
- 前記第4半導体装置の不純物濃度が前記バイポーラトランジスタがスナップバック現象を起こす濃度であることを特徴とする請求項1に記載の半導体装置。
- 平面形状が環状の前記第3半導体層に前記第4半導体層が接して囲まれていることを特徴とする請求項1に記載の半導体装置。
- 平面形状が環状の前記第3半導体層と該第3半導体層に接して囲まれる平面形状が環状の前記第4半導体層が交互に繰り返して配置されることを特徴とする請求項1に記載の半導体装置。
- 前記の繰り返し数が1回から10回であることを特徴とする請求項7に記載される半導体装置。
- 第1導電型の第1半導体層と、該第1半導体層上に配置される第2導電型の第2半導体層と、該第2半導体層上に隣接して配置される第1導電型の第3半導体層および該第3半導体層より低い不純物濃度の第1導電型の第4半導体層と、前記第3半導体層上から前記第4半導体層上に亘って配置される第2導電型の第5半導体層と、前記第5半導体層に電気的に接続する第1金属電極と、前記第1半導体層、前記第2半導体層、前記第3半導体層および前記第4半導体層に電気的に接続する第2金属電極とを具備する半導体装置であって、
保護素子が前記第5半導体層と前記第3半導体層からなる寄生ダイオードと、
前記第5半導体層、前記第4半導体層、前記第2半導体層からなる寄生バイポーラトランジスタと、
少なくとも前記第2半導体層、前記第3半導体層からなる寄生抵抗とで構成され、
前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、
平面形状が環状の前記第3半導体層に前記第4半導体層が接して囲まれていることを特徴とする半導体装置。 - 第1導電型の第1半導体層と、該第1半導体層上に配置される第2導電型の第2半導体層と、該第2半導体層上に隣接して配置される第1導電型の第3半導体層および該第3半導体層より低い不純物濃度の第1導電型の第4半導体層と、前記第3半導体層上から前記第4半導体層上に亘って配置される第2導電型の第5半導体層と、前記第5半導体層に電気的に接続する第1金属電極と、前記第1半導体層、前記第2半導体層、前記第3半導体層および前記第4半導体層に電気的に接続する第2金属電極とを具備する半導体装置であって、
保護素子が前記第5半導体層と前記第3半導体層からなる寄生ダイオードと、
前記第5半導体層、前記第4半導体層、前記第2半導体層からなる寄生バイポーラトランジスタと、
少なくとも前記第2半導体層、前記第3半導体層からなる寄生抵抗とで構成され、
前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、
平面形状が環状の前記第3半導体層と該第3半導体層に接して囲まれる平面形状が環状の前記第4半導体層が交互に繰り返して配置されることを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012136529A JP6007606B2 (ja) | 2012-06-18 | 2012-06-18 | 半導体装置 |
US13/915,663 US8933513B2 (en) | 2012-06-18 | 2013-06-12 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012136529A JP6007606B2 (ja) | 2012-06-18 | 2012-06-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014003108A JP2014003108A (ja) | 2014-01-09 |
JP6007606B2 true JP6007606B2 (ja) | 2016-10-12 |
Family
ID=49755137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012136529A Active JP6007606B2 (ja) | 2012-06-18 | 2012-06-18 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8933513B2 (ja) |
JP (1) | JP6007606B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9997510B2 (en) * | 2015-09-09 | 2018-06-12 | Vanguard International Semiconductor Corporation | Semiconductor device layout structure |
JP7021414B2 (ja) * | 2016-06-30 | 2022-02-17 | テキサス インスツルメンツ インコーポレイテッド | Esdデバイスのためのコンタクトアレイ最適化 |
CN106684040A (zh) * | 2017-01-13 | 2017-05-17 | 上海长园维安微电子有限公司 | 一种低容低残压瞬态电压抑制二极管器件及其制造方法 |
TWI646653B (zh) * | 2017-12-28 | 2019-01-01 | 新唐科技股份有限公司 | 橫向擴散金屬氧化物半導體場效電晶體 |
CN113437143B (zh) * | 2021-06-25 | 2023-05-02 | 电子科技大学 | 一种具有寄生二极管的三维mos栅控晶闸管及其制造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60149149U (ja) * | 1984-03-14 | 1985-10-03 | 日本電気株式会社 | Cmos集積回路 |
IT1253682B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Struttura di protezione dalle scariche elettrostatiche |
US5276582A (en) | 1992-08-12 | 1994-01-04 | National Semiconductor Corporation | ESD protection using npn bipolar transistor |
US5850095A (en) * | 1996-09-24 | 1998-12-15 | Texas Instruments Incorporated | ESD protection circuit using zener diode and interdigitated NPN transistor |
JP2005223026A (ja) | 2004-02-04 | 2005-08-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4682622B2 (ja) | 2005-01-11 | 2011-05-11 | セイコーエプソン株式会社 | 半導体装置 |
JP5246611B2 (ja) * | 2007-06-14 | 2013-07-24 | セイコーNpc株式会社 | 発振回路用の半導体装置 |
JP5595751B2 (ja) | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Esd保護素子 |
JP5593160B2 (ja) | 2010-08-13 | 2014-09-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN103250250B (zh) * | 2010-12-06 | 2016-08-10 | 富士电机株式会社 | 半导体器件 |
-
2012
- 2012-06-18 JP JP2012136529A patent/JP6007606B2/ja active Active
-
2013
- 2013-06-12 US US13/915,663 patent/US8933513B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8933513B2 (en) | 2015-01-13 |
JP2014003108A (ja) | 2014-01-09 |
US20130334665A1 (en) | 2013-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4209432B2 (ja) | 静電破壊保護装置 | |
US9997510B2 (en) | Semiconductor device layout structure | |
US8633509B2 (en) | Apparatus and method for transient electrical overstress protection | |
JP4209433B2 (ja) | 静電破壊保護装置 | |
US20140247527A1 (en) | Circuit including a resistive element, a diode, and a switch and a method of using the same | |
JP5749616B2 (ja) | 半導体装置 | |
JP6007606B2 (ja) | 半導体装置 | |
JP5285373B2 (ja) | 半導体装置 | |
JP5253742B2 (ja) | 縦型pnpバイポーラトランジスタ用静電破壊保護素子 | |
US20220231008A1 (en) | Electrostatic discharge protection device and operating method | |
JP3902040B2 (ja) | 半導体保護装置 | |
JP5529414B2 (ja) | 静電破壊保護回路 | |
JP4423466B2 (ja) | 半導体装置 | |
JP2003060059A (ja) | 保護回路および保護素子 | |
JP5529436B2 (ja) | 静電破壊保護回路 | |
JP5708660B2 (ja) | 半導体装置 | |
JP4834305B2 (ja) | 半導体装置 | |
JP2013073993A (ja) | 半導体装置 | |
JP4899292B2 (ja) | 半導体装置 | |
JP2012119424A (ja) | 半導体装置およびその製造方法 | |
JP2009141071A (ja) | 静電気保護用半導体素子 | |
WO2021192800A1 (ja) | 半導体集積回路 | |
JP2009038101A (ja) | 半導体装置 | |
WO2014115484A1 (ja) | Esd保護素子を有する半導体装置 | |
JP2021150355A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150414 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20151005 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20151005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160524 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160526 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160816 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160829 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6007606 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |