JP5405007B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、データ保持のためにリフレッシュを要するセルを含むメモリを備えた半導体装置に関する。

不良セルを救済するための冗長セルを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、ウェハーテスト時に検出された不良セルは冗長セルに置き換えられる。その際、不良セルのワード線は、リダンダンシーデコーダ回路のヒューズ・プログラミング（ヒューズの溶断）により、リダンダンシーエリアのワード線と置き換えられる。この結果、アクセス対象のＸアドレス（ロウアドレス）が不良セルのＸアドレスと一致したとき、リダンダンシーデコーダ回路では、ヒューズ・プログラミングされた情報に基づき、リダンダンシーエリア内の冗長ワード線を選択し、当該不良セルのワード線の代わりに、該冗長ワード線のアクセスが行われる。

なお、関連技術として、特許文献１（特開平０５−３４２８５９号公報）には、テストモード信号を受け、リフレッシュ用アドレスカウンタの出力信号のある特定ビット以上の上位ビット（上位９ビット）のみを同一レベルに固定するように制御し、下位ビット（下位２ビット）がカウンタ動作によって変化するように制御する回路を備え、ＣＢＲサイクルを実行すると、内部ロウアドレスの上位ビット（上位９ビット）はＨＩＧＨに固定され、下位ビットのみが変化し、ワード線の１部のみが選択される構成が記載されている。また、ビット位置を操作するものとして、例えば特許文献２には、ＦＦＴ（高速フーリエ変換）演算用のアドレス発生器において、バレルシフタの最上位ビットから最下位ビットまでの並び順を逆にする並び替え部を備えた構成が開示されている。リダンダンシー構成のテストについては、特許文献３等の記載が参照される。

特開平０５−３４２８５９号公報 特開平０５−２６６０５９号公報 特開平０５−２１０９９８号公報

以下の内容は、本発明者の分析結果による。ＤＲＡＭデバイスのテストにおいて、ノーマルエリア用のリフレッシュ用アドレスカウンタ回路（「リフレッシュカウンタ回路」という）を用いて、リダンダンシーエリアのリフレッシュを行う場合の問題点について説明する。

ノーマルエリアのワード線の本数が例えば８Ｋ（８１９２本）に対して、リダンダンシーエリアのワード線の本数が例えば６４本等といったように、ノーマルエリアと比べて、リダンダンシーエリアの方がアドレス範囲が狭い。このため、リダンダンシーエリアの全てのワード線をリフレッシュする場合、リフレッシュカウンタ回路を、無駄にカウント動作させなければならず、その結果、無駄なテスト時間が発生することになる。テスト時間の短縮が困難である。

リフレッシュカウンタ回路のカウント値（リフレッシュアドレス）が、リダンダンシーエリアのあるワード線に該当し、該ワード線をリフレッシュしたのち、次のリフレッシュコマンドを投入してリフレッシュカウンタ回路のカウント値を＋１し、該カウント値（リフレッシュアドレス）がノーマルエリアのワード線に該当する場合、当該サイクルは無駄となる。すなわち、リフレッシュカウンタ回路のカウント値がリダンダンシーエリアのワード線に該当するまでのノーマルエリアのリフレッシュは全て無駄となる。リダンダンシーエリアのリフレッシュについて、図３（Ａ）を参照して説明する。通常動作で用いられるリフレッシュカウンタ回路のカウント値を、リダンダンシーエリアのリフレッシュ用に使用した場合のＸアドレスは、Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２、Ａ１３であるものとする。ただし、Ａ１３は、リフレッシュコマンドが入った際に同時に選択されるので、アドレス構成の中には入っていない。

図３（Ａ）で示すように、リフレッシュカウンタ回路のカウント値であるリフレッシュアドレスでは、リダンダンシーエリアが選択されない通常動作時と、リダンダンシーエリアのテスト時（図３（Ａ）の「Ｒｅｄｕｎｄｕｎｃｙ Ａｒｅａ」参照）とにおいて、ＸアドレスＡ０からＡ１２まで全て使用している。

リダンダンシーエリアの冗長ワード線は、リフレッシュカウンタ回路の出力Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２の６４本である。このため、リダンダンシーエリアのテスト時には、リダンダンシーエリアが選択されない、不要なアドレスにまで、リフレッシュカウンタ回路でカウント動作させなければならない。

すなわち、リフレッシュカウンタ回路でカウントアップし、リダンダンシーエリアのテストには不要なノーマルエリアへのリフレッシュアドレスを生成する、という動作が、リダンダンシーエリアのリフレッシュの間に挿入される。

そして、リダンダンシーエリアの６４本のワード線のリフレッシュ動作を行うために、トータル、８Ｋ（８１９２）のワード線分のリフレッシュカウンタ回路をカウント動作させることになる。この結果、ウェハーテスト等において、リダンダンシーエリアのリフレッシュのテスト時間の短縮を著しく困難としている。

したがって、本発明は、リダンダンシーエリアのリフレッシュのテスト時間の短縮を可能とする半導体記憶装置を提供することを目的とする。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面（アスペクト）に係る半導体記憶装置においては、リダンダンンシーエリアのテスト時に、リフレッシュカウンタ回路がリダンダンシーエリアのアドレスを、ノーマルエリアのアドレスを間に挟まず、連続して出力するように、リフレッシュカウンタ回路のビットの配置を切り替える。

本発明においては、データの保持にリフレッシュを必要とするセルを複数有するセルアレイが、前記セルアレイ内のノーマルエリアの不良セルを置き換えるための冗長セルを複数有するリダンダンシーエリアを備え、前記セルアレイのノーマルエリア及びリダンダンシーエリア用のリフレッシュアドレスを生成出力するリフレッシュカウンタ回路を備えた半導体記憶装置であって、前記リフレッシュカウンタ回路が、リダンダンシーエリアのテスト時には、カウント値出力であるリフレッシュアドレスの最下位（ＬＳＢ）ビットを含む下位ビット側に、前記リダンダンシーエリアのロウアドレスが配置されるように、アドレスの並び替えを行う手段を備えている。

本発明においては、リダンダンシーエリアのテスト時には、前記リフレッシュカウンタ回路のアドレスの並び替えにより、前記リフレッシュカウンタ回路からのリフレッシュアドレスに基づき、前記リダンダンシーエリアのワード線のリフレッシュが、連続的に行われ、前記リダンダンシーエリアのワード線のリフレッシュの間に、ノーマルエリアのリフレッシュが入らないようにされている。

本発明においては、前記リフレッシュカウンタ回路が、リダンダンシーエリアテストモード信号を選択制御信号として入力し、リダンダンシーエリアテスト時には、前記リフレッシュカウンタ回路を構成する所定ビットのフリップフロップからの桁上げ出力を、ノーマル動作時における隣接上位ビットのフリップフロップでの計数入力としては用いず、リダンダンシーエリアのロウアドレスの隣接上位ビットに対応するフリップフロップの計数に供するように切り替える切替手段を備えた構成としてもよい。

本発明によれば、リダンダンシーエリアのリフレッシュテスト時に、リフレッシュカウンタ回路が、リダンダンシーエリア分だけ生成するように可変される構成としたことにより、リフレッシュテストの高速化を実現している。

本発明の実施例について図面を参照して説明する。本発明においては、セルデータの保持にリフレッシュを必要とするセルを複数備えたセルアレイが、セルアレイのノーマルエリアの不良セルを置き換える冗長セルを複数備えたリダンダンシーエリアを備え、前記ノーマルエリアに対するリフレッシュアドレスを生成するリフレッシュカウンタ回路が、リダンダンシーエリアのテスト時には、カウンタのＬＳＢを含む下位ビット側にリダンダンシーエリアのアドレスが配置されるようにアドレスの並び替えを行う。

本発明においては、リフレッシュカウンタ回路は、リダンダンシーエリアテストモード信号を選択制御信号として入力し、リダンダンシーエリアテスト時には、前記リフレッシュカウンタ回路を構成する所定ビットのフリップフロップからの桁上げ出力を、ノーマル動作時における隣接上位ビットのフリップフロップでの計数入力としては用いず、リダンダンシーエリアのロウアドレスの隣接上位ビットに対応するフリップフロップの計数に供するように切り替える切替手段（４１、４２）を備えている。

すなわち、本発明においては、リダンダンシーエリアのリフレッシュテストにおいて、ノーマルエリアのリフレッシュ動作に使用するリフレッシュカウンタ回路を、リダンダンシーエリア分のＸアドレスだけを生成するように、リフレッシュカウンタ回路のカウント出力のビットの割付を変更することで、リダンダンシーエリアのテスト時、リフレッシュカウンタ回路からノーマルエリアのロウアドレスは生成されず、テスト時間の短縮を実現している。

図１は、本発明の一実施例のＤＲＡＭデバイスの全体構成を示す図である。特に制限されないが、ＤＲＡＭデバイスは８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）２ ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）とされる。図１において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はセンスアンプ、１３はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、１４は、所定のアドレス信号と、制御信号としてチップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥを入力し、コマンドをデコードするコマンドデコーダ、１５は制御ロジック、１６はカラムアドレスバッファ及びバーストカウンタ、１７は、アドレスＡ０−Ａ１３とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力するモードレジスタ、１８はロウアドレスバッファ、１９は、リフレッシュコマンドを入力してカウントアップし、カウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路（後述するリフレッシュカウンタと選択回路等のロジック回路）、２０はクロック生成器、２１は、書き込みデータと読み出しデータの入出力を行うデータ制御回路、２２は書き込みデータと読出しデータをラッチするラッチ回路、２３は入出力バッファ、２４はＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）である。ＤＱはパラレルデータ、ＤＭはライトデータのデータマスク信号、ＤＱＳ、／ＤＱＳはデータストローブ信号（ライト時入力、リード時出力のＩＯ信号）、ＲＤＱＳ、／ＲＤＤＱは、データのＸ８構成をＸ４構成とコンパチブルとする。ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＲＤＱＳ、／ＲＤＱＳの終端をオン・オフさせる制御信号である。センスアンプ１２は、リフレッシュ動作時にリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。

コマンドデコーダ１４、モードレジスタ１７の出力信号を受ける制御ロジック１５から、リダンダンシーエリアのテストモード信号が出力される。リフレッシュカウンタ回路１９は、リダンダンシーエリアのテストモード信号を受け、リダンダンシーエリア分のＸアドレス（ロウアドレス）だけを生成するように、リフレッシュカウンタ回路（不図示）のカウント出力のビットの割付を変更する。本実施例においては、リダンダンシーエリアのテスト時、リフレッシュカウンタ回路１９において、下位の６ビット（ＬＳＢを含む）をリダンダンシーエリア選択用アドレスＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２に並び変える。

本実施例においては、リフレッシュカウンタ回路１９のアドレスを並び変えることによって、リダンダンシーエリアのテストには不要となるアドレス（ノーマルエリアのロウアドレス）を縮約し、リダンダンシーエリア全体のリフレッシュテストに要するテスト時間を短縮することができる。

図２（Ａ）は、比較例の構成を示す図である。リフレッシュカウンタ回路１９がリダンダンシーエリア分のＸアドレス（ロウアドレス）だけを生成するための構成として、リフレッシュカウンタ回路１９のアドレスを並び替える手法とは別の手法として、リフレッシュカウンタ回路１９の下位６ビットのカウント出力Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５に関して、例えば図２（Ａ）に示すように、Ｘアドレス（リフレッシュアドレス）のうちＸ３とＸ１０を入力して、一方を出力するセレクタ３１、Ｘ４とＸ１１を入力して一方を出力するセレクタ３２と、Ｘ５とＸ１２を入力して一方を出力するセレクタ３３を備え、リダダンシーエリアのテスト時には、セレクタ３１、３２、３３は、Ｘ１０、Ｘ１１、Ｘ１２を選択し、下位６ビットとしてＸ０、Ｘ１、Ｘ２、Ｘ１０、Ｘ１１、Ｘ１２を出力するような構成が考えられる。なお、図２（Ａ）において、Ｘ３−Ｘ５、Ｘ９−Ｘ１３はリフレッシュカウンタ回路の出力ビットである。セレクタ３１、３２、３３は、リダンダンシーエリアテストモード（Ｒｅｄｕｎｄａｎｃｙ Ａｒｅａ Ｔｅｓｔ信号がリダンダンシーエリアテストモードを示すとき）のとき、Ｘ１０、Ｘ１１、Ｘ１２を出力し、ノーマルモード時には、Ｘ３、Ｘ４、Ｘ５を出力する。

しかしながら、図２（Ａ）に示した比較例の場合、リダンダンシーエリアを選択するためには、デコーダ回路による制御が必要になる。すなわち、Ｘ９、Ｘ１０（又はＸ３）、Ｘ１１（又はＸ５）を入力しデコードする３→８デコーダ回路３４のほかに、Ｘ１２（又はＸ５）、Ｘ１３を入力しデコードする２→４デコーダ回路３５を備えている。すなわち、ノーマルエリアとリダンダンシーエリアでアドレスの割付が異なるため、図２（Ａ）に示すように、２→４デコーダ回路３５をさらに備えている。このように、比較例の場合、デコーダ回路の増加、セレクタ回路によって、通常動作時に、Ｗｒｉｔｅ／Ｒｅａｄアクセスにおける遅延が懸念される。

これに対して、本実施例によれば、リフレッシュカウンタ回路のアドレスを並び変えることで、図２（Ｂ）に示すように、Ｘ９、Ｘ１０、Ｘ１１を入力するデコーダ回路として、３→８デコーダ回路３４をそのまま用いることができる。すなわち、本実施例においては、図２（Ａ）のように、選択回路を３→８デコーダ回路３４の前段に配置する必要はなく、通常動作時における遅延を心配する必要もない。

本実施例においては、リダンダンシーエリアテスト時、リダンダンシーエリアのワード線の選択に必要な最小限のアドレス構成となるように、アドレスを並び変えているため、例えばリダンダンシーエリアの冗長ワード線が６４本の場合、６４回のリフレッシュコマンドの投入で、リダンダンシーエリアの全ての冗長ワード線のリフレッシュが可能となる。このため、ウェハーテスト等でのテスト時間の短縮が可能となる。すなわち、通常動作で使用するリフレッシュカウンタ回路を、リダンダンシーテスト時にカウント出力の並びを変更する機能を追加することで、回路規模の増大を抑制しつつ、テスト時短が可能である。本実施例によれば、例えば、図３（Ｂ）に示すように、リダンダンシーエリアの全ワード線のリフレッシュ動作が連続して行われ、リダンダンシーエリアの冗長ワード線のリフレッシュの間に、ノーマルエリアのリフレッシュが入らない。これに対して、本発明の構成をとらない比較例（関連技術）においては、図３（Ａ）を参照して説明したように、リダンダンシーエリアの冗長ワード線のリフレッシュの間に、リダンダンシーエリアが選択されず、ノーマルエリアのリフレッシュ動作が行われる期間が挿入され、テスト時間の増大を招いている。

なお、本実施例において、リダンダンシーエリアのテスト時にアドレスを並び変える構成のリフレッシュカウンタ回路は、段数が増えるので、リフレッシュの際の遅延が発生するが、リフレッシュとリフレッシュの間の時間（約１００ｎｓ）に余裕があることから、特に問題はない。

図４を用いて、アドレス構成について説明する。通常動作で使用しているリフレッシュカウンタ回路をリダンダンシーエリアのリフレッシュ用に使用した際のＸアドレスは、Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２、Ａ１３とするが、Ａ１３はリフレッシュコマンドが入った際に同時に選択されるのでアドレス構成の中には入っていない。

図４（Ａ）に示す従来のリフレッシュカウンタ回路のアドレス構成では、通常動作時とリダンダンシーエリアテスト時とで同様に、ＸアドレスＡ０からＡ１２まで全て使用している。このため、リダンダンシーエリアテスト時には、リダンダンシーエリアが選択されない不要なアドレスにまで、リフレッシュカウンタ回路をカウント動作させなければならない。リダンダンシーエリアの全ワード線をリフレッシュするには、Ａ０〜Ａ１２までの１３ビット分、すなわち８１９２回のリフレッシュコマンドを投入しなければならない。

本実施例においては、図４（Ｂ）に示すように、リダンダンシーエリアのテストモードが入った際、リダンダンシーエリア選択用ＸアドレスＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１２を用いる。リダンダンシーテスト時には、Ａ３とＡ１２を入れ替え、Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２を下位６ビットとして用いる。リフレッシュカウンタ回路のカウント出力として、ＬＳＢ側からＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２による下位６ビットのアドレスが連続して出力される。すなわち、リフレッシュカウンタ回路１９は、リダンダンシーエリアテストに必要なＸアドレスのみ回すことが出来る。リダンダンシーエリアのテスト時に、リフレッシュカウンタ回路からＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２による下位６ビットが出力されると、リダンダンシーデコーダ回路（不図示）により、リダンダンシーエリアのワード線のリフレッシュが行われ、ノーマルエリアのリフレッシュは行われないため、リフレッシュカウンタ回路の上位ビットＡ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９はＤｏｎ’ｔ Ｃａｒｅとされる（値は何であってもよい）。

図５は、本発明の一実施例のリフレッシュカウンタ回路の構成の一例を示す図である。ＸアドレスＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１２の１３ビットのカウント出力を備えている。各ビットには、２段のフリップフロップと、クロックＣＫと隣接下位ビットから出力を入力してフリップフロップにサンプリングクロックを与えるＮＡＮＤゲートと、隣接下位ビットから出力が１のとき、２段目フリップフロップの正転出力を隣接上位ビットのＮＡＮＤゲートに出力するＡＮＤゲートを備え、各ビットの１段目のフリップフロップの反転出力がカウント値として出力される。各ビットの２段目のフリップフロップの反転出力（○印の出力）は１段目のフリップフロップの入力に帰還されている。２段目のフリップフロップはそのセット端子Ｓが１（＝ＨＩＧＨ）とされると、１（＝ＨＩＧＨ）にセットされる。１段目のフリップフロップはＮＡＮＤゲートからのサンプリングクロックの立ち上がりエッジで入力（２段目のフリップフロップの反転出力）をサンプルし、２段目のフリップフロップはＮＡＮＤゲートからのサンプリングクロックの立ち下がりエッジで、入力（１段目のフリップフロップの正転出力）をサンプルする。

Ａ０のビットにおいては、ＮＡＮＤゲートにはクロックＣＫと電源電位ＶＤＤが入力され、ＡＮＤゲートには、電源電位ＶＤＤと２段目のフリップフロップの出力が入力される。Ａ０のビットの１段目のフリップフロップ（ＦＦ１）は、クロックパルスＣＫが入力される毎に出力値として１と０をトグルする。より詳細には、Ａ０ビットにおいて、２段目のフリップフロップ（ＦＦ２）がセットされている状態で、１段目のフリップフロップ（ＦＦ１）は、クロックパルスＣＫの立ち上がりエッジで２段目のフリップフロップ（ＦＦ２）の反転出力０（＝ＬＯＷ）をサンプルして、０（＝ＬＯＷ）を出力し、Ａ０のビットのカウント値１を出力し、２段目のフリップフロップ（ＦＦ２）は、クロックパルスＣＫの立ち下がりエッジで１段目のフリップフロップ（ＦＦ１）の正転出力０（＝ＬＯＷ）をサンプルして、正転出力から０（＝ＬＯＷ）をＡＮＤゲートに出力し、その反転出力から１（＝ＨＩＧＨ）が１段目のフリップフロップ（ＦＦ１）の入力に帰還され、次のクロックパルスＣＫの立ち上がりで１段目のフリップフロップ（ＦＦ１）は１をサンプルしカウント値０を出力し、クロックパルスの立ち下がりで２段目のフリップフロップ（ＦＦ２）は０をサンプルしＡＮＤゲートの出力は０となる。他のビットのフリップフロップにおいては、ＡＮＤゲートとＮＡＮＤゲートに隣接下位ビットのＡＮＤゲートの出力が入力され、隣接下位ビットのＡＮＤゲートの出力の１をカウントして、出力値として１と０をトグルし、これにより、１３ビットの計数動作を行う。

本実施例においては、ＬＳＢから５ビット目のＡ１１の出力を入力し、ノーマル動作時には、出力信号を隣の６ビット目のＡ３のフリップフロップに入力し、リダンダンシーエリアのテスト時には、出力信号を（Ａ）に出力するセレクタ４１と、セレクタ４１の出力（Ａ）と、Ａ９のフリップフロップの出力を入力するセレクタ４２を備え、セレクタ４２の出力は、クロックに同期してＡ１２のフリップフロップに入力される。

リダンダンシーエリアのテスト時（リダンダンシーエリアテストモード信号Ｒｅｄｕｎ ＴｅｓｔがＨＩＧＨのとき）、セレクタ４１は、Ａ１１のフリップフロップの出力をセレクタ４２の入力（Ａ）に入力する。Ａ１１のフリップフロップの出力はＡ３のフリップフロップには出力されない。セレクタ４２は（Ａ）を選択してＡ１２のフリップフロップに入力する。したがって、Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２の下位６ビットが連続して出力される。ノーマル動作時には（Ｒｅｄｕｎ Ｔｅｓｔ＝ＬＯＷ）、セレクタ４１は、Ａ１１のフリップフロップの出力を隣のＡ３のフリップフロップに入力する。セレクタ４２は（Ｂ）を選択してＡ９のフリップフロップの出力を隣のビットのＡ１２のフリップフロップに入力する。したがって、Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ３−Ａ９、Ａ１２の１２ビットのカウンタとしてカウント動作する。

図４（Ａ）に示したように、ビットの並び替えを行わないリフレッシュカウンタ回路（１３ビットカウンタ）の構成を図６に示す。

本実施例においては、セレクタ４１、４２を備えた簡易な構成により、リダンダンシーエリアのテスト時、リフレッシュカウンタ回路のビットの並び替えを行い、リダンダンシーエリアのテスト時間の短縮を実現している。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明が適用されるメモリ回路の全体の構成を示す図である。 （Ａ）は比較例、（Ｂ）は本発明の一実施例の構成を説明する図である。 （Ａ）は関連技術、（Ｂ）は実施例のリダンダンシーエリアリフレッシュを説明する図である。 （Ａ）は関連技術、（Ｂ）は本発明の一実施例のアドレス構成を示す図である。 本発明の一実施例のリフレッシュカウンタ回路の構成を示す図である。 関連技術のリフレッシュカウンタ回路の構成を示す図である。

符号の説明

１０ メモリセルアレイ
１１ ロウデコーダ
１２ センスアンプ
１３ カラムデコーダ
１４ コマンドデコーダ
１５ 制御ロジック
１６ カラムアドレスバッファ及びバーストカウンタ
１７ モードレジスタ
１８ ロウアドレスバッファ
１９ リフレッシュカウンタ回路（リフレッシュカウンタとロジック）
２０ クロック生成器
２１ データ制御回路
２２ ラッチ回路
２３ 入出力バッファ
２４ ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）
３１、３２、３３ セレクタ
３４ ３→８デコーダ回路
３５ ２→４デコーダ回路
４１、４２ セレクタ

Claims (5)

1. データの保持にリフレッシュを必要とするセルを複数有するセルアレイが、前記セルアレイ内のノーマルエリアの不良セルを置き換えるための冗長セルを複数有するリダンダンシーエリアを備え、前記セルアレイのリフレッシュアドレスを生成出力するリフレッシュカウンタ回路を備えた半導体記憶装置であって、
   前記リフレッシュカウンタ回路が、前記リダンダンシーエリアのテスト時に、カウント値出力であるリフレッシュアドレスの最下位（ＬＳＢ）ビットを含む下位ビット側に、前記リダンダンシーエリアのロウアドレスが配置されるように、アドレスの並び替えを行う手段を備えている、ことを特徴とする半導体記憶装置。
2. 前記リダンダンシーエリアのテスト時には、前記リフレッシュカウンタ回路のアドレスの並び替えにより、前記リフレッシュカウンタ回路からのリフレッシュアドレスに基づき、前記リダンダンシーエリアのワード線のリフレッシュが、連続的に行われ、前記リダンダンシーエリアのワード線のリフレッシュの間に、ノーマルエリアのリフレッシュが入らないようにしてなる、ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記リフレッシュカウンタ回路が、リダンダンシーエリアテストモード信号を選択制御信号として入力し、リダンダンシーエリアのテスト時には、前記リフレッシュカウンタ回路を構成する複数のフリップフロップのうちの所定ビットのフリップフロップからの桁上げ出力を、ノーマル動作時における隣接上位ビットのフリップフロップでの計数入力としては用いず、リダンダンシーエリアのロウアドレスの隣接上位ビットに対応するフリップフロップでの計数に供するように切り替える切替手段を備えた、ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. データの保持にリフレッシュを必要とするセルを複数有するセルアレイのリフレッシュアドレスを生成するリフレッシュカウンタ回路を備え、
   前記リフレッシュカウンタ回路は、前記セルアレイ内のノーマルエリアの不良セルを置き換えるための冗長セルを複数有するリダンダンシーエリアのテスト時に、カウント出力のビットの割付を変更し、前記リダンダンシーエリアのワード線に対応するロウアドレスを連続的に出力する、ことを特徴とする半導体記憶装置。
5. 請求項１乃至４のいずれか１項記載の半導体記憶装置を備えた電子機器。

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