[実施の形態1]
本発明の一実施形態について図面に基づいて説明すると以下の通りである。
(液晶表示装置の構成)
図1は、本実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。この液晶表示装置は、データ信号線駆動回路としてのソースドライバ300と、走査信号線駆動回路としてのゲートドライバ400と、アクティブマトリクス形の表示部100と、面状照明装置としてのバックライト600と、そのバックライトを駆動する光源駆動回路700と、ソースドライバ300、ゲートドライバ400および光源駆動回路700を制御するための表示制御回路200とを備えている。なお本実施形態では、表示部100はアクティブマトリクス型の液晶パネルとして実現されているが、表示部100がソースドライバ300およびゲートドライバ400と共に一体化されて液晶パネルを構成してもよい。
上記液晶表示装置における表示部100は、複数本(m本)の走査信号線としてのゲートラインGL1〜GLmと、それらのゲートラインGL1〜GLmのそれぞれと交差する複数本(n本)のデータ信号線としてのソースラインSL1〜SLnと、それらのゲートラインGL1〜GLmとソースラインSL1〜SLnとの交差点にそれぞれ対応して設けられた複数個(m×n個)の画素形成部とを含む。これらの画素形成部はマトリクス状に配置されて画素アレイを構成する。以下では、画素アレイの並びにおけるゲートライン方向を行方向、ソースライン方向を列方向と称する。
各画素形成部は、対応する交差点を通過するゲートラインGLjにゲート端子が接続されるとともに当該交差点を通過するソースラインSLiにソース端子が接続されたスイッチング素子であるTFT10と、そのTFT10のドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ecと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ecとにより形成される液晶容量により画素容量Cpが構成される。なお通常、画素容量に確実に電圧を保持すべく、液晶容量に並列に補助容量(保持容量)が設けられるが、補助容量は本実施形態には直接に関係しないのでその説明および図示を省略する。
各画素形成部における画素電極には、ソースドライバ300およびゲートドライバ400により、表示すべき画像に応じた電位が与えられ、共通電極Ecには、図示しない電源回路から所定電位Vcomが与えられる。これにより、画素電極と共通電極Ecとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、本実施形態では、ノーマリブラックとなるように偏光板が配置されているものとする。したがって、各画素形成部は、その画素容量Cpに電圧が印加されないときには黒の画素を形成する。
バックライト600は、上記表示部100を後方から照明する面状照明装置であり、例えば線状光源としての冷陰極管と導光板を用いて構成される。このバックライト600は光源駆動回路700によって駆動されて点灯し、これによってバックライト600から表示部100の各画素形成部に光が照射される。
表示制御回路200は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Dvと、当該デジタルビデオ信号Dvに対応する水平同期信号HSYおよび垂直同期信号VSYと、表示動作を制御するための制御信号Dcとを受け取る。また、表示制御回路200は、受け取ったこれらの信号Dv,HSY,VSY,Dcに基づき、そのデジタルビデオ信号Dvの表す画像を表示部100に表示させるための信号として、データスタートパルス信号SSPと、データクロック信号SCKと、ラッチストローブ信号(データ信号印加制御信号)LSと、極性反転信号POLと、表示すべき画像を表すデジタル画像信号DA(ビデオ信号Dvに相当する信号)と、ゲートスタートパルス信号GSPと、ゲートクロック信号GCKと、ゲートドライバ出力制御信号(走査信号出力制御信号)GOEとを生成し出力する。
より詳しくは、ビデオ信号Dvを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号DAとして表示制御回路200から出力し、そのデジタル画像信号DAの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号SCKを生成し、水平同期信号HSYに基づき1水平走査期間毎に所定期間だけハイレベル(Hレベル)となる信号としてデータスタートパルス信号SSPを生成し、垂直同期信号VSYに基づき1フレーム期間(1垂直走査期間)毎に所定期間だけHレベルとなる信号としてゲートスタートパルス信号GSP(GSPa、GSPb)を生成し、水平同期信号HSYに基づきゲートクロック信号GCK(GCKa、GCKb)を生成し、水平同期信号HSYおよび制御信号Dcに基づきラッチストローブ信号LS、ならびにゲートドライバ出力制御信号GOE(GOEa、GOEb)を生成する。
上記のようにして表示制御回路200において生成された信号のうち、デジタル画像信号DAとラッチストローブ信号LSとデータスタートパルス信号SSPとデータクロック信号SCKと極性反転信号POLとは、ソースドライバ300に入力され、ゲートスタートパルス信号GSPとゲートクロック信号GCKとゲートドライバ出力制御信号GOEとは、ゲートドライバ400に入力される。
ソースドライバ300は、デジタル画像信号DAとデータスタートパルス信号SSPおよびデータクロック信号SCKとラッチストローブ信号LSと極性反転信号POLとに基づき、デジタル画像信号DAの表す画像の各水平走査線における画素値に相当するアナログ電圧としてデータ信号S(1)〜S(n)を1水平期間毎に順次生成し、これらのデータ信号S(1)〜S(n)をソースラインSL1〜SLnにそれぞれ印加する。
ゲートドライバ400は、ゲートスタートパルス信号GSP(GSPa、GSPb)およびゲートクロック信号GCK(GCKa、GCKb)と、ゲートドライバ出力制御信号GOE(GOEa、GOEb)とに基づき、走査信号G(1)〜G(m)を生成し、これらをゲートラインGL1〜GLmにそれぞれ印加することにより当該ゲートラインGL1〜GLmを選択的に駆動する。このゲートラインGL1〜GLmの選択的な駆動は、走査信号G(1)〜G(m)として、選択期間をパルス幅としたゲートオンパルスを印加することによって実現される。なお、本実施形態では、一部の駆動例を除き、各ゲートラインに印加されるゲートオンパルスPwのパルス幅が全て等しくなっている。よって、各画素に対する充電条件が均一となるので、表示画面全体でより均一な表示が行われることにより、表示品位をより良好にすることが可能となる。
上記のようにソースドライバ300およびゲートドライバ400により表示部100のソースラインSL1〜SLnおよびゲートラインGL1〜GLmが駆動されることで、選択されたゲートラインGLjに接続されたTFT10を介して画素容量CpにソースラインSLiの電圧が与えられる(i=1〜n,j=1〜m)。これにより各画素形成部において液晶層にデジタル画像信号DAに応じた電圧が印加され、その電圧印加によってバックライト600からの光の透過量が制御されることで、外部からのデジタルビデオ信号Dvの示す画像が表示部100に表示される。
表示方式としては、順次走査方式(プログレッシブスキャン方式)と飛び越し走査方式(インターレーススキャン方式)とが挙げられる。順次走査方式は、1画面を表示する際、すなわち1フレーム期間に、ゲートラインGL1〜GLmを最上部から最下部にかけて1ラインずつ順に選択する方式である。
また、飛び越し走査方式は、ゲートラインGL1〜GLmが所定のライン間隔で同じグループとなるように複数のグループに分かれており、各グループに対する走査が順次行われる方式である。ゲートラインGL1〜GLmが1ライン間隔で同じグループとなるように2つのグループに分かれている場合、1フレーム期間に、奇数または偶数番目のゲートラインGL1〜GLmを最上部から最下部にかけて順に選択した後に、偶数または奇数番目のゲートラインGL1〜GLmを最上部から最下部にかけて順に選択することになる。
(順次走査方式の駆動例)
図2は、データ信号電圧がデータ信号電圧の中央値Vsc(一般に、Vcomとほぼ等しい)を基準として10行毎に極性反転する順次走査方式の駆動において、極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングチャートを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。
同図に示すように、極性反転が行われた直後は、実際のデータ信号の波形に鈍りが生じている、すなわち、データ信号波形が極性反転後の所定の電圧に到達するまでに時間がかかっている。同図に示す例では、実際のデータ信号波形は、極性反転直後から1水平期間分程度の時間をかけて所定の電圧に到達している。なお、同図において、データ信号波形は、同一極性の間はデータ信号電圧(階調)が変化しないような簡易的な信号の状態を示している。これは以下に示す図においても同様である。
これに対して、上記の駆動方式では、極性反転直後の1水平期間においてはゲートオンパルスPwを印加しないことにより、ダミーの水平期間を設けている。よって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。
このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLn(データ信号線)の、印加電圧に対する実際の電圧の到達率(充電率)を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因する10行毎のムラを防止できる。
なお、ダミー挿入期間には、表示制御回路200は、ソースドライバ300に入力するLS信号のオンパルスの印加を停止させている。これにより、ダミー挿入期間において書き込まれるべきデータ信号が、ダミー挿入期間の次の水平期間において書き込まれることになる。よって、ダミー挿入期間を設けても、表示が行われるべきデータが省かれることなく、適切に表示を行うことが可能となる。
また、表示制御回路200が、極性反転直後のダミー挿入期間に印加すべきデータ信号と同じデータ信号を次の1水平期間で出力するようにしてもよい。これによっても、ダミー挿入期間を設けても、表示が行われるべきデータが省かれることなく、適切に表示を行うことが可能となる。
図3は、データ信号電圧がVscを基準として10行毎に極性反転する順次走査方式の駆動において、極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングチャートを示している。また、図4は、データ信号電圧がVscを基準として10行毎に極性反転する駆動方式において、極性反転が行われた直後の3水平期間(3H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングを示している。これらの図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。
図3に示す例では、実際のデータ信号波形は、極性反転直後から2水平期間分程度の時間をかけて所定の電圧に到達している。また、図4に示す例では、実際のデータ信号波形は、極性反転直後から3水平期間分程度の時間をかけて所定の電圧に到達している。このように、データ信号の電圧波形が鈍る程度は、液晶表示装置の仕様によって異なるものである。これは、例えば液晶表示装置の画面サイズ、および画素数によってソースラインSL1〜SLnに対する負荷の度合いが異なることによるものである。
したがって、上記のように、実際のデータ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。例えば、データ信号波形の鈍りが60Hzの1水平期間分で生じる場合、ダミー挿入期間を1水平期間(1H)とし、同じ液晶表示装置を用いて120Hz駆動を行った場合、データ信号波形の鈍りが120Hzの2水平期間分で生じることとなるため、ダミー挿入期間を2水平期間(2H)とすればよい。
このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLnの、印加電圧に対する実際の電圧の到達率を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因する10行毎のムラを防止できる。
なお、上記の例では、ダミー挿入期間を2Hまたは3Hとしているが、極性反転後のデータ信号波形の鈍りの程度に応じて、4H以上に設定してもよい。ただし、このダミー挿入期間を所定の長さ以上とすると、極性反転が行われる前後のゲートライン間において画像が横方向にずれて見えるといった不具合(テアリング)が発生することがある。テアリングが視認される程度は、ダミー挿入期間の長さで決まる。
詳しく説明すると、上記のようにダミー挿入期間を設ける場合、極性反転前に表示が行われるゲートライン上の画素と、極性反転後に表示が行われるゲートライン上の画素とで、表示タイミングのずれが生じることになる。図52は、ダミー挿入期間の長さを変化させた場合に、テアリングが視認されるか否かを検証した官能評価結果を示している。同図に示す例では、FHDパネル(1920×1080ドット)を60Hzのフレーム周波数で表示させた場合の結果となっており、ダミー挿入期間を40H(593μs)〜540H(8000μs)の間で変化させている。結果としては、ダミー挿入期間が815μs以下であればテアリングがほとんど気にならないレベルであり、ダミー挿入期間が1185μs以下であればテアリングが少し気になるレベルであり、ダミー挿入期間が1481μs以上となるとテアリングが非常に悪いレベルとなっている。
以上より、極性反転前後における表示タイミングのずれが0.8msecよりも大きくなると、テアリングが視認されやすくになり、表示品位が悪化することになる。よって、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間を0.8msec以下とすれば、テアリングの問題が生じ難い、良好な表示を行うことが可能となる。
(飛び越し走査方式の駆動例)
図5は、データ信号電圧がVscを基準として極性反転する飛び越し走査方式の駆動において、極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングチャートを示している。同図に示す飛び越し走査方式では、1フレーム期間を前半の1/2フレーム期間(1/2F)と後半の1/2フレーム期間に分け、前半1/2Fにおいてデータ信号の極性を+極性として奇数行を飛び越し走査し、次に後半1/2Fにおいてデータ信号の極性を−極性に反転させて偶数行を走査している。なお、ここでは簡便のため、20行の走査信号線からなると仮定した実施例としている。
飛び越し走査方式の場合、極性反転周期が1/2Fごととなるので、順次走査方式と比べて、消費電力の低減、およびソースドライバ300の発熱の抑制を実現できる。さらに、飛び越し走査方式の場合、表示上、画素にかかる電圧は1行毎に極性反転するため、順次走査方式と比べて、フリッカを低減でき、また、上下画素のカップリング容量によるムラも低減できる。
飛び越し走査方式においても、前記した順次走査方式と同様に、データ信号極性反転時に実際のデータ信号の波形に鈍りが生じている。同図に示す例では、データ信号は、極性反転直後から1水平期間分程度の時間をかけて所定の電圧に到達している。これに対して、上記の駆動方式では、極性反転直後の1水平期間においてはゲートオンパルスPwを印加しないことにより、ダミーの水平期間を設けている。よって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。
このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLn(データ信号線)の、印加電圧に対する実際の電圧の到達率(充電率)を上げることができる。
なお、前記した順次走査方式と同様に、ダミー挿入期間には、表示制御回路200は、ソースドライバ300に入力するLS信号のオンパルスの印加を停止させている。これにより、ダミー挿入期間において書き込まれるべきデータ信号が、ダミー挿入期間の次の水平期間において書き込まれることになる。また、表示制御回路200が、極性反転直後のダミー挿入期間に印加すべきデータ信号と同じデータ信号を次の1水平期間で出力するようにしてもよい。
なお、データ信号は、図示したような飛び越し走査(インターレース)に対応して、表示制御回路200が備えるデータ信号組み替え回路によって予め順序が並び替えられており、タイミング処理など必要な処理を行ってデジタル画像信号DAとしてソースドライバ300に入力される。データ信号組み替え回路は、外部の信号源から時系列で表示制御回路200に入力されるデジタルRGB信号としてのデジタルビデオ信号Dvを、メモリに一旦蓄積した後、駆動される走査信号線に対応する信号を読み出すことによって順序の並び替えを行う。
(ブロック分割飛び越し走査方式)
図6は、前記した飛び越し走査方式において、ゲートライン(書き込み行)GL1〜GLmの各行に印加されるデータ信号のフレーム番号を示した図である。飛び越し走査方式の場合、1/2フレーム間隔で、ゲートラインの奇数行目と偶数行目との間でフレーム番号の異なる画像が表示されることになる。同図に示す例では、最初の1/2Fにおいて、奇数行目のゲートラインにnフレーム目の画像が表示され、偶数行目のゲートラインにn−1フレーム目の画像が表示されており、3つ目の1/2Fにおいて、奇数行目のゲートラインにn+1フレーム目の画像が表示され、偶数行目のゲートラインにnフレーム目の画像が表示されている。
この場合、図7の(a)に示すような縦長形状の画像を横方向に移動させるような動画表示を行った場合、縦方向のエッジ部分が、図7の(b)に示すように櫛状に見えるといった不具合(コーミング)が発生することがある。このコーミングという現象は、例えばインターレース画像をIP変換なしにPC用のプログレッシブモニタで表示した場合に発生する、横スクロール画像が櫛状になる現象と同じ原理で発生するものである。コーミングが視認される程度は、ゲートラインの奇数行目と偶数行目との間でフレーム番号の異なる画像が表示される状態の時間の長さで決まる。
図8は、通常の飛び越し走査方式における書き込み動作を模式的に示しており、横軸が時間経過を表しており、縦軸が書き込み行としてのゲートラインGL1〜GLmを示している。同図に示す例では、まずゲートラインGL1〜GLmの奇数行の全てに書き込みが行われ、その後偶数行への書き込みが行われている。ここで、フレーム周波数を120Hz(1周期8.333ms)とすると、隣接するゲートライン同士の間で、奇数行の書き込み動作時から偶数行の書き込み動作時までの時間Tcは4167μsとなる。
コーミングは、前記したテアリングの原理と同様に、隣接するゲートライン同士の間で表示タイミングがずれることによって生じるものである。よって、前記したテアリングに関する官能評価結果と同様の結果がコーミングに関しても得られることになる。すなわち、時間Tcが0.8ms程度以上となるとコーミングが視認されるようになるので、図8に示す例では、コーミングが視認されてしまうことになる。
これに対して、本実施形態では、ゲートラインGL1〜GLmを複数のブロックに分割し、各ブロック毎に飛び越し走査を行う(ブロック分割飛び越し走査方式)ようにしている。これにより、時間Tcを小さくすることが可能となるので、コーミングが視認されにくくなる。
図9は、ブロック分割飛び越し走査方式における書き込み動作を模式的に示しており、横軸が時間経過を表しており、縦軸が書き込み行としてのゲートラインGL1〜GLmを示している。同図に示す例では、ゲートラインGL1〜GLmをα行ごとのブロックに分割し、各ブロック毎に飛び越し走査を行っている。詳しくは、まずゲートラインの1行目からα行目までの奇数行に対してデータ信号電圧がVscに対してプラス極性(+極性)となるように書き込みが行われ、その後1行目からα行目までの偶数行に対してデータ信号電圧がVscに対してマイナス極性(−極性)となるように書き込みが行われる。次に、α+1行目から2α行目までの偶数行に対してデータ信号電圧がVscに対してマイナス極性となるように書き込みが行われ、その後α+1行目から2α行目までの奇数行に対してデータ信号電圧がVscに対してプラス極性となるように書き込みが行われる。これを順次繰り返すことによって1フレーム分の書き込みが行われる。
なお、上記の方式では、ゲートラインの1行目からα行目までの第1のブロックでは、奇数行、偶数行の順で書き込みが行われ、α+1行目から2α行目までの第2のブロックでは、偶数行、奇数行の順で書き込みが行われている。すなわち、奇数番目のブロックでは、奇数行、偶数行の順で書き込みが行われ、偶数番目のブロックでは、偶数行、奇数行の順で書き込みが行われている。そして、ブロックを跨いで書き込みが行われる時にデータ信号電圧の極性を同一としている。このようにすることで、ブロックの切り替わり時には極性反転が不要となるので、消費電力を抑えることができる。
このブロック分割飛び越し走査方式における、隣接行の書き込みの時間差である時間Tcは、
Tc=(α/2)/(Vtotal)×(フレーム周期)
なる式で表される。ここでVtotalは、1垂直期間、すなわち全走査線数を示している。なお(フレーム周期)/(Vtotal)=(1水平期間の時間)で在るので、上式を変形して、Tc=(α/2)×(1H;1水平期間の時間)と書くこともできる。
例えば、52型フルHD(帰線期間込み全走査線数1125本)で120Hz駆動の場合、α=48に設定すれば、異常な表示状態となる時間Tcは、
Tc=(48/2)/1125×(1/120)×10^6=177.8μs
となり、コーミングは視認されない程度に抑制される。
また、37型フルHD(帰線期間込み全走査線数1125本)で60Hz駆動の場合、α=20に設定すれば、同様に計算すると、Tc=148.1μsとなり、コーミングは視認されない程度に抑制される。
(ブロック分割飛び越し走査方式の駆動例)
図10は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルスPwのタイミングチャートを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。
この駆動例では、ゲートラインの1行目から20行目までの第1のブロックでは、奇数行、偶数行の順で書き込みが行われ、21行目から40行目までの第2のブロックでは、偶数行、奇数行の順で書き込みが行われている。よって、ゲートラインの40行目までにおいては、第1のブロックにおける奇数行から偶数行への切り替わり時、および、第2のブロックにおける偶数行から奇数行への切り替わり時に極性反転が生じている。詳しくは、ゲートラインの1〜40行の偶数行20H分はデータ信号の極性が同極性(ここでは−極性)で維持されて走査される。以後21行目からの奇数行20行分もデータ信号の極性を同極性(ここでは+極性)で維持されて走査されていく。したがって、初めの走査を除いて、20行走査毎にデータ信号の極性が反転されて走査が行われることになる。
この例では、実際のデータ信号波形は、極性反転直後から1水平期間分程度の時間をかけて所定の電圧に到達している。よって、この極性反転時のデータ信号の波形の鈍りに起因するムラが生じる場合がある。
したがって、上記のように、データ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLnの、印加電圧に対する実際の電圧の到達率を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因する約20行毎のムラを防止できる。
また、前記した順次走査方式と比較して、表示上、画素にかかる電圧は1行毎に極性反転するため、フリッカを低減でき、また、上下画素のカップリング容量によるムラも低減できる。加えて、ブロック分割飛び越し走査方式を採用していることにより、前記したコーミングの発生を抑制することができる。
なお、データ信号は、図示したようなブロック分割飛び越し走査(インターレース)に対応して、表示制御回路200が備えるデータ信号組み替え回路によって予め順序が並び替えられており、タイミング処理など必要な処理を行ってデジタル画像信号DAとしてソースドライバ300に入力される。データ信号組み替え回路は、外部の信号源から時系列で表示制御回路200に入力されるデジタルRGB信号としてのデジタルビデオ信号Dvを、メモリに一旦蓄積した後、駆動される走査信号線に対応する信号を読み出すことによって順序の並び替えを行う。
図11に示す駆動例では、ゲートラインの1行目から20行目までの第1のブロックでは、偶数行、奇数行の順で書き込みが行われ、21行目から40行目までの第2のブロックでは、奇数行、偶数行の順で書き込みが行われている。よって、ゲートラインの40行目までにおいては、第1のブロックにおける偶数行から奇数行への切り替わり時、および、第2のブロックにおける奇数行から偶数行への切り替わり時に極性反転が生じている。その他の点は、図10に示した駆動例と同様であるので、ここではその説明を省略する。
図12に示す駆動例では、ゲートラインの1行目から20行目までの第1のブロックでは、偶数行、奇数行の順で書き込みが行われ、21行目から40行目までの第2のブロックでは、奇数行、偶数行の順で書き込みが行われている。そして、ゲートラインの40行目までにおいては、第1のブロックにおける偶数行から奇数行への切り替わり時、および、第2のブロックにおける奇数行から偶数行への切り替わり時に加えて、第1のブロックから第2のブロックへの切り替わり時にも極性反転が生じている。これらの極性反転が行われた直後の1水平期間(1H)をダミー挿入期間としている。
この駆動例においても、ダミー挿入期間を設けることによる効果が得られるようになっている。しかしながら、前記した図10、図11の駆動例と比較して、極性反転の回数が増えるので、消費電力という観点からは、前記した図10、図11の駆動例の方が好ましいことになる。
また、20行目と21行目とでは、画素電極に印加される電圧が同一極性となるのに対し、他の行では上下に隣接する行同士で画素電極に印加される電圧の極性が反対となる。このため、上下の画素電極のカップリング容量を介したゲートオフ後の画素電極の電圧変動値が20、21行目間とそれ以外とで異なるため、スジムラとなってしまうおそれがある。この問題を考慮すると、前記した図10、図11の駆動例の方が好ましいことになる。
図13の駆動例では、ゲートラインの1行目から20行目までの第1のブロックでは、偶数行、奇数行の順で書き込みが行われ、21行目から40行目までの第2のブロックでも、偶数行、奇数行の順で書き込みが行われている。そして、ゲートラインの40行目までにおいては、第1のブロックにおける偶数行から奇数行への切り替わり時、および、第2のブロックにおける奇数行から偶数行への切り替わり時に加えて、第1のブロックから第2のブロックへの切り替わり時にも極性反転が生じている。これらの極性反転が行われた直後の1水平期間(1H)をダミー挿入期間としている。
この駆動例は、図12の駆動例と異なり、20行目と21行目との間においても画素電極に印加される電圧の極性が反対となっている。よって、上下の画素電極のカップリング容量を介したゲートオフ後の画素電極の電圧変動値が全ての行間でほとんど同じにすることができるので、スジムラの発生を抑制することができる。
図14は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルスPwのタイミングチャートを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。
図14に示す例では、実際のデータ信号波形は、極性反転直後から2水平期間分程度の時間をかけて所定の電圧に到達している。したがって、上記のように、データ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLnの、印加電圧に対する実際の電圧の到達率を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因するムラを防止できる。
なお、上記の例では、ダミー挿入期間を2Hとしているが、極性反転後のデータ信号波形の鈍りの程度に応じて、3H以上に設定してもよい。
(ゲートオンパルスの印加制御)
ここで、上記のダミー挿入期間についてより詳細に説明する。上記した各駆動例では、極性反転時点から、ゲートオンパルスPwが最初に印加されるまでの期間を水平期間単位で確保することによって、データ信号波形の鈍りの影響を抑制している。しかしながら、この期間は、水平期間単位に限定されるものではなく、次のような範囲であればデータ信号波形の鈍りの影響を抑制することが可能である。
まず、極性反転時点よりも前の時点で印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの最後端が、該ゲートオンパルスPwが印加される水平期間の終了時点よりも前となっており、該ゲートオンパルスのPw最後端から、該ゲートオンパルスPwが印加される水平期間の終了時点までの時間を第1の期間とする。また、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの印加開始時点までの時間を第2の期間とする。この第2の期間が上記第1の期間よりも長くなるようにゲートオンパルスPwが印加されればよい。
なお、上記の各駆動例では、第2の区間がダミー挿入期間に相当しており、第1の期間は、1水平期間内でゲートオンパルスPwがオフされてから該水平期間が終了するまでの期間である。よって、どの駆動例においても、第2の期間が第1の期間よりも長くなっていることは明らかである。また、上記の駆動例としては挙げていないが、極性反転の直前においてゲートオンパルスPwを印加しない水平期間を設けた駆動を行ってもよく、この場合も、第2の期間が第1の期間よりも長くなることは明らかである。
このような駆動によれば、極性反転時点にはゲートオンパルスPwが印加されないことになるので、極性反転前後にゲートオンパルスPwが印加される隣接する2つのゲートラインにおいて、極性が互いに反転しているデータ信号が同時に印加されないようにすることができる。これにより、極性反転時の画像表示の乱れを防止することができる。
また、極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwは、極性反転時点から上記第1の期間よりも長い期間の後にゲートオンされている。よって、極性反転時に生じるデータ信号の波形の鈍りが大きい期間で画素充電が行われないようにすることができるので、表示ムラなどを抑制した表示品位の高い表示を行うことが可能となる。
また、極性反転時点から、ゲートオンパルスPwが最初に印加されるまでの期間を次のような範囲に設定してもよい。すなわち、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの印加開始時点までの時間が、水平期間から水平帰線期間を引いた期間としての水平表示期間の時間以上となるようにゲートオンパルスが印加されればよい。
なお、上記の各駆動例では、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの印加開始時点までの時間がダミー挿入期間に相当している。よって、どの駆動例においても、ダミー挿入期間が水平表示期間よりも長くなっていることは明らかである。
水平期間は、水平表示期間と水平帰線期間との和によって構成されている。通常、ソースラインに印加されるデータ信号は、1水平表示期間内で画素が充電されるような信号波形となるように設計される。よって、極性反転時点から1水平表示期間以上経過した時点では、極性反転時に生じるデータ信号の波形の鈍りの影響は抑えられていることになる。よって、極性反転時に生じるデータ信号の波形の鈍りが大きい期間で画素充電が行われないようにすることができるので、表示ムラなどを抑制した表示品位の高い表示を行うことが可能となる。
なお、上記のように、基本的には、ソースラインに印加されるデータ信号は、1水平表示期間内で画素が充電されるような信号波形となるように設計される。しかしながら、極性反転した場合は、極性反転していない場合と比較して、データ信号波形の電圧変化が大きくなるので、装置の設計条件によっては、1水平表示期間内で画素が充電されない可能性がある。このような場合には、前記した駆動例のように、ダミー挿入期間を2H以上とするなどによって対応すればよいことになる。
[実施の形態2]
本発明の他の実施形態について図面に基づいて説明すれば、以下のとおりである。なお、前記した実施の形態1で説明した構成と同様の機能を有する構成には、同一の符号を付記し、その説明を省略する。
(液晶表示装置の構成)
図15は、本実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。この液晶表示装置は、図1に示した液晶表示装置において、さらに補助容量配線駆動回路としてのCSコントロール回路(保持容量信号駆動部)90を備えている。その他の構成については、実施の形態1で示した構成と同様であるので、その説明を省略する。
CSコントロール回路90は、補助容量配線(保持容量配線;CS配線)に印加するCS(保持容量)信号波形の位相および幅などを制御する回路である。このCSコントロール回路90による制御の詳細、および、補助容量配線の詳細については後述する。
図16は、本実施形態に係る液晶表示装置の1画素分の等価回路を模式的に示している。同図に示すように、各画素は2つの副画素を備えており、各副画素に対応して、第1TFT12aおよび第2TFT12bが設けられている。そして、第1の副画素電極17a、対向電極Ec、および両者間の液晶層によって第1副画素容量Csp1が構成され、第2の副画素電極17b、対向電極Ec、および両者間の液晶層によって第2副画素容量Csp2が構成されている。このような画素構造はマルチ画素構造と称される。なお、本実施形態では、1つの画素に2つの副画素が含まれる形態としているが、3つ以上の副画素が含まれる形態であってもよい。
このようなマルチ画素構造が適用される場合、副画素のうちの少なくとも2つは輝度が互いに異なるものであることが好ましい。この形態によれば、1つの画素内に明るい副画素及び暗い副画素の両方が存在するため、面積階調によって中間調を表現することができ、液晶表示画面の斜め視角における白浮きを改善するのに好適である。
第1副画素容量Csp1および第2副画素容量Csp2の静電容量値は同一の値となっており、この値は各液晶層に印加される実効電圧に依存する。また、第1副画素容量Csp1および第2副画素容量Csp2とは独立して、第1補助容量Cs1および第2補助容量Cs2が設けられており、これらの静電容量値は同一の値としている。
第1副画素容量Csp1および第1補助容量Cs1の一方の電極は第1TFT12aのドレイン電極に接続されており、第1副画素容量Csp1の他方の電極は対向電極Ecに接続され、第1補助容量Cs1の他方の電極は補助容量配線(CSライン)52aに接続されている。一方、第2副画素容量Csp2および第2補助容量Cs2の一方の電極は第2TFT12bのドレイン電極に接続されており、第2副画素容量Csp2の他方の電極は対向電極Ecに接続され、第2補助容量Cs2の他方の電極は補助容量配線(CSライン)52bに接続されている。
第1TFT12aおよび第2TFT12bのゲート電極はいずれも走査線16に接続されており、ソース電極はいずれも信号線15に接続されている。
図17は、CSコントロール回路90、CS幹配線(保持容量信号供給配線)52M…、およびCSライン52…の接続状態を示している。また、図18は、CS幹配線52M…とCSライン52…との接続状態を詳細に示している。
CSコントロール回路90は、CS幹配線52M…に対して、それぞれ異なる信号波形となるCS信号を出力する。図18に示す例では、CS幹配線52M…は、A〜H、J、Kの10種類の配線によって構成されており、それぞれに異なる信号波形のCS信号が入力される。これらのCS幹配線52M…は、液晶表示装置の表示エリアの外に設けられる。
また、CSライン52…は、隣り合うゲートラインGLm−1・GLmの間に、ゲートラインGLmと並行に配置されている。また、各CSライン52は、CS幹配線52M…のうちのいずれか一本と接続されている。図18に示す例では、CSライン52…は、CS幹配線52M…のA〜H、J、Kのそれぞれに接続されるCS_A〜CS_H、CS_J、CS_Kのいずれかに対応するようになっている。
以上のようなマルチ画素構造を備えた液晶表示装置において、上記のようにソースドライバ300およびゲートドライバ400により表示部100のソースラインSL1〜SLnおよびゲートラインGL1〜GLmが駆動されることで、選択されたゲートラインGLjに接続されたTFT10を介して画素容量にソースラインSLiの電圧が与えられる(i=1〜n,j=1〜m)。そしてCSコントロール回路90によりCSライン52…が駆動され、画素容量に与えられたソースラインSLiの電圧をCS信号により制御する。
これにより各画素形成部において液晶層にデジタル画像信号DAに応じた電圧が印加され、その電圧印加によってバックライト600からの光の透過量が制御されることで、外部からのデジタルビデオ信号Dvの示す画像が表示部100に表示される。
(飛び越し走査方式の駆動例)
図19は、データ信号電圧がVscを基準として10行毎に極性反転する飛び越し走査方式の駆動におけるデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。同図に示す飛び越し走査方式では、1フレーム期間を前半の1/2フレーム期間(1/2F)と後半の1/2フレーム期間に分け、前半1/2Fにおいてデータ信号の極性を+極性として奇数行を飛び越し走査し、次に後半1/2Fにおいてデータ信号の極性を−極性に反転させて偶数行を走査している。なお、ここでは簡便のため、20行の走査信号線からなると仮定して、10Hごとにデータ信号の極性反転が行われる場合とした実施例としている。
同図において、各CSライン52に対応する2つの副画素の明暗状態が示されている。また、隣接するソースラインSLn−1・SLn同士の間で極性を反転させて駆動させた場合の各副画素の明暗の状態がタイミングチャートの右側に図示されている。この駆動例の場合、各副画素の明暗状態の並びが副画素単位で市松状となり、画像のざらつき感(ジャギー感)が少ない最も良い形態となっている。ここで、ハッチングをかけたものが暗画素を表し、ハッチングをかけていないものが明画素を表している。このような駆動状態とする条件としては、次の条件が挙げられる。
互いに隣接する2つのゲートラインに関し、先にゲートオンパルスが印加される奇数行目のゲートラインに対するゲートオンパルス印加時点から、後にゲートオンパルスが印加される偶数行目のゲートラインに対するゲートオンパルス印加時点までの期間を隣接行書込時間差期間とすると、少なくとも隣接行書込時間差期間において、CS信号の極性反転が偶数回(2k(kは1以上の整数))行われることである。言い換えれば、CS信号の極性反転周期を第1の極性継続期間と第2の極性継続期間の和とすると、(CS信号の極性反転周期)=(隣接行書込時間差期間)/k(kは1以上の整数)となるように設定されていれば、列方向に隣接する副画素間で明暗状態が全て逆転するようになる。すなわち、副画素の明暗の状態が一定し、表示品位の乱れを防止することができる。そして、奇数行と偶数行との間の各副画素の明暗の順序を1行ごとに反転した状態とすることができるので、前記したジャギーの発生の問題も抑制することができる。
また、同図に示す例では、k=1となっており、CS信号の極性反転周期は、隣接行書込時間差期間の1/2となっている。このk=1の場合、CS信号の極性反転周期が最も長くなるので、CS信号の極性が反転してから次の反転の直前にゲートオンパルスPwを印加することによって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。
また、CSライン52のn+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1H遅れた状態となっている。これにより、全てのCSライン52…において、CS信号の極性が反転してから同一の時間が経過した後であって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。したがって、CS信号の波形の鈍りによる表示上のムラを抑制することができる。
なお、上記の第1および第2の条件を満たすためには、データ信号波形の極性反転周期の半分の期間、すなわち、一方の極性が継続する期間に含まれる水平期間数の2倍の種類のCS信号が必要となる。例えば図19に示す例では、10(H)×2=20種類のCS信号が必要となる。この場合、単純に考えれば、CS幹配線52Mを20本設ける必要があるが、同図に示す例のように、互いに位相が反転しているCS信号同士を利用することによって、10種類(位相)のCS信号によって上記のような駆動を実現している。詳しく説明すると、CSライン52…を上10行と下11行との2つのブロックに分け、上10行における2行ごとの組のCS信号を、下10行において、各組ごとに順序を逆にすることと、下11行目のCS信号を上1行目のCS信号と同じにすることによって、10種類(位相)のCS信号によって上記のような駆動を実現している。
前記したように、飛び越し走査方式の場合、極性反転周期が1/2Fごととなるので、順次走査方式と比べて、消費電力の低減、およびソースドライバ300の発熱の抑制を実現できる。さらに、飛び越し走査方式の場合、表示上、画素にかかる電圧は1行毎に極性反転するため、順次走査方式と比べて、フリッカを低減でき、また、上下画素のカップリング容量によるムラも低減できる。
なお、データ信号は、図示したような飛び越し走査(インターレース)に対応して、表示制御回路200が備えるデータ信号組み替え回路によって予め順序が並び替えられており、タイミング処理など必要な処理を行ってデジタル画像信号DAとしてソースドライバ300に入力される。データ信号組み替え回路は、外部の信号源から時系列で表示制御回路200に入力されるデジタルRGB信号としてのデジタルビデオ信号Dvを、メモリに一旦蓄積した後、駆動される走査信号線に対応する信号を読み出すことによって順序の並び替えを行う。これは以下に示す他の駆動例でも同様である。
一方、前記したように、この飛び越し走査方式においても、データ信号極性反転時に実際のデータ信号の波形に鈍りが生じている。同図に示す例では、実際のデータ信号波形は、極性反転直後から1水平期間分程度の時間をかけて所定の電圧に到達している。よって、このデータ信号の波形の鈍りに起因する表示上のムラが生じる場合がある。
このデータ信号の波形の鈍りに起因する表示上のムラを改善する駆動方式として、図20に示す駆動例が挙げられる。同図は、データ信号電圧がVscを基準として極性反転する飛び越し走査方式の駆動において、極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とする場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。同図に示す飛び越し走査方式では、1フレーム期間を前半の1/2フレーム期間(1/2F)と後半の1/2フレーム期間に分け、前半1/2Fにおいてデータ信号の極性を+極性として奇数行を飛び越し走査し、次に後半1/2Fにおいてデータ信号の極性を−極性に反転させて偶数行を走査している。なお、ここでは簡便のため、20行の走査信号線からなると仮定した実施例としている。
同図に示す例では、実際のデータ信号波形は、極性反転直後から2水平期間分程度の時間をかけて所定の電圧に到達している。これに対して、上記の駆動方式では、極性反転直後の2水平期間においてはゲートオンパルスPwを印加しないことにより、ダミーの水平期間を設けている。よって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。
このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLn(データ信号線)の、印加電圧に対する実際の電圧の到達率(充電率)を上げることができる。
なお、実施の形態1で示したものと同様に、ダミー挿入期間には、表示制御回路200は、ソースドライバ300に入力するLS信号のオンパルスの印加を停止させている。これにより、ダミー挿入期間において書き込まれるべきデータ信号が、ダミー挿入期間の次の水平期間において書き込まれることになる。また、表示制御回路200が、極性反転直後のダミー挿入期間に印加すべきデータ信号と同じデータ信号を次の2水平期間で出力するようにしてもよい。
一方、本駆動例のように、単純にダミー挿入期間を挿入するだけでは、マルチ画素駆動の場合には次のような問題が生じる。すなわち、ダミー挿入期間が挿入されることによってデータ信号波形の極性反転周期が増加することになる一方、CS信号の極性反転周期は変化していないので、両者の位相の関係がずれてしまうことになる。よって、副画素の明暗の状態が一定しないことになり、表示品位が低下するという問題が生じる。
例えば図20において、後半の1/2Fでは、CS信号の波形の鈍りが大きい期間でゲートオンパルスPwが印加されているので、CS信号の電圧が所定の値に到達していない状態で表示が行われることにより、表示ムラが生じることになる。また、同図に示すようなゲートオンパルスPwとデータ信号波形とCS信号波形の関係では、奇数行と偶数行との間の各副画素の明暗の順序が、明、暗、暗、明、明、暗、…というように、暗または明がそれぞれ2行ずつ連続した状態となっている。図中、ハッチングをかけたものが暗画素、ハッチングをかけていないものが明画素に対応している。この場合、明暗が1行ごとに反転する場合と比較して、表示品位としてギザギザ感(ジャギー)が目立つ問題が生じる。
このCS信号の極性反転周期と、データ信号波形の極性反転周期との相違による問題を改善する駆動方式として、図21に示す駆動例が挙げられる。同図は、データ信号電圧がVscを基準として極性反転する飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とするとともに、ダミー挿入期間を挿入した期間におけるCS信号にも2H分のCS信号ダミー期間を挿入する場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。同図に示す飛び越し走査方式では、1フレーム期間を前半の1/2フレーム期間(1/2F)と後半の1/2フレーム期間に分け、前半1/2Fにおいてデータ信号の極性を+極性として奇数行を飛び越し走査し、次に後半1/2Fにおいてデータ信号の極性を−極性に反転させて偶数行を走査している。なお、ここでは簡便のため、20行の走査信号線からなると仮定した実施例としている。
同図に示す例では、ダミー挿入期間を挿入しない状態では、CS信号における1つの極性が継続する期間(極性継続期間)は5Hとなっている。これに対して、データ信号の極性反転が行われた直後に存在しているCS信号における極性継続期間に、ダミー挿入期間を挿入する期間、すなわち2Hを加えている。すなわち、データ信号の極性反転が行われた直後に存在しているCS信号における極性継続期間を7Hとし、それ以外のCS信号の極性継続期間を5Hとしている。
上記のような駆動によれば、ダミー挿入期間が挿入されることによってデータ信号波形の極性反転周期が増加するとともに、CS信号の極性反転周期も増加することになるので、両者の位相の関係は保たれることになる。また、それぞれのCS信号に関し、少なくとも隣接行書込時間差期間において、極性反転タイミングが連続するフレーム間で等しくなる。よって、副画素の明暗の状態が一定し、表示品位の乱れを防止することができる。そして、奇数行と偶数行との間の各副画素の明暗の順序を1行ごとに反転した状態とすることができるので、前記したジャギーの発生の問題も抑制することができる。
また、全てのCSライン52…において、CS信号の極性が反転してから同一の時間が経過した後であって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。これにより、CS信号の波形の鈍りによる表示上のムラを抑制することができる。
このような駆動は、データ信号波形が同じ極性で継続している期間においては、CSライン52のn+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1H遅れた状態とすることによって実現できる。
なお、CSライン52…を上10行と下11行との2つのブロックに分け、上10行における2行ごとの組のCS信号を、下10行において、各組ごとに順序を逆にすることと、下11行目のCS信号を上1行目のCS信号と同じにすることによって、10種類(位相)のCS信号によって上記のような駆動を実現している。
また、上記の例では、ダミー挿入期間を2Hとしているが、データ信号の波形鈍りの程度に応じて、1Hでもよく、また3H以上としても構わない。
一方、上記の駆動例では、CS信号の波形において、一方の極性の極性継続期間と他方の極性の極性継続期間とが異なる長さとなっている。この場合、副画素における実効電位が極性継続期間の相違に伴って異なることがあり、これにより縞状の表示ムラが生じる場合があるという問題がある。
この極性継続期間の相違による問題を改善する駆動方式として、図22に示す駆動例が挙げられる。同図は、データ信号電圧がVscを基準として極性反転する飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とするとともに、CS信号の極性継続期間をそれぞれ1H増加させる場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。同図に示す飛び越し走査方式では、1フレーム期間を前半の1/2フレーム期間(1/2F)と後半の1/2フレーム期間に分け、前半1/2Fにおいてデータ信号の極性を+極性として奇数行を飛び越し走査し、次に後半1/2Fにおいてデータ信号の極性を−極性に反転させて偶数行を走査している。なお、ここでは簡便のため、20行の走査信号線からなると仮定した実施例としている。
同図に示す例では、ダミー挿入期間を挿入しない状態では、CS信号における1つの極性が継続する期間(極性継続期間)は5Hとなっている。これに対して、挿入されたダミー挿入期間の2Hのうち、1Hの分をCS信号の一方の極性継続期間に加えて6Hとし、残りの1Hの分をCS信号の他方の極性継続期間に加えて6Hとしている。すなわち、CS信号の極性反転周期を、ダミー挿入期間を加えたデータ信号波形の極性反転周期の半分の長さとするとともに、CS信号における極性継続期間を極性によらず一定にしている。
なお、ダミー挿入期間を加えたデータ信号波形の極性反転周期の半分の長さが、1水平期間の正の整数個分の長さとなるようにダミー挿入期間を設定することが必要である。これによって、CS信号の極性継続期間を1水平期間単位の長さで設定することが可能となる。こうすることでCS信号波形の生成回路が複雑になることを抑制することができる。
上記のような駆動によれば、図21に示した駆動例と同様に、副画素の明暗の状態が一定し、表示品位の乱れを防止することができるという効果、前記したジャギーの発生の問題も抑制することができるという効果、CS信号の波形の鈍りによる表示上のムラを抑制することができるという効果に加えて、次の効果を奏する。すなわち、CS信号の波形において、一方の極性の極性継続期間と他方の極性の極性継続期間とが等しくなっているので、副画素における実効電位をほぼ均一にすることが可能となり、縞状の表示ムラの発生を抑制することができる。
なお、本駆動例では、CSライン52…を上12行と下9行との2つのブロックに分け、上12行のブロックの上8行における2行ごとの組のCS信号を、下8行において、各組ごとに順序を逆にすることと下9行目のCS信号を上10行目のCS信号と同じにすることによって、12種類(位相)のCS信号によって上記のような駆動を実現している。
次に、図21に示した駆動例における極性継続期間の相違による問題を改善する別の駆動方式について説明する。図23は、データ信号電圧がVscを基準として極性反転する飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の2水平期間(2H)を第1のダミー挿入期間とし、データ信号の極性反転が行われた時点の5水平期間(5H)前の2水平期間(2H)を第2のダミー挿入期間とするとともに、第1および第2のダミー挿入期間を挿入した期間におけるCS信号にもそれぞれ2H分のCS信号ダミー期間を挿入する場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。同図に示す飛び越し走査方式では、1フレーム期間を前半の1/2フレーム期間(1/2F)と後半の1/2フレーム期間に分け、前半1/2Fにおいてデータ信号の極性を+極性として奇数行を飛び越し走査し、次に後半1/2Fにおいてデータ信号の極性を−極性に反転させて偶数行を走査している。なお、ここでは簡便のため、20行の走査信号線からなると仮定した実施例としている。
この駆動例では、まずデータ信号の極性反転周期の半分の期間、すなわち、データ信号極性POLにおける1つの極性が継続する期間において、極性反転が行われた直後に加えて、さらに別のタイミングでダミー挿入期間を挿入している。そして、このダミー挿入期間が挿入されるタイミングではゲートオンパルスPwを印加しないようになっている。
また、CS信号の極性反転周期を、全てのダミー挿入期間を加えたデータ信号極性POLの極性反転周期の半分の長さとするとともに、CS信号における極性継続期間を極性によらず一定にしている。
上記のような駆動によれば、図22に示した駆動例と同様に、CS信号の波形において、一方の極性の極性継続期間と他方の極性の極性継続期間とが等しくなっているので、副画素における実効電位をほぼ均一にすることが可能となり、縞状の表示ムラの発生を抑制することができる。
また、上記の駆動例では、ダミー挿入期間が挿入された直後にゲートオンパルスPwが印加されるゲートラインGLjに対応する2つのCSライン52・52のうち、副走査順序で前側となるCSライン52に印加されるCS信号の位相が、該CSライン52のさらに副走査順序で前側となるCSライン52に印加されるCS信号の位相から2H(挿入されたダミー挿入期間の長さ)+1H遅れた位相となっている一方、その他のCSライン52では、n+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1H遅れた状態となっている。
このような駆動によれば、全てのCSライン52…において、CS信号の極性が反転してから同一の時間が経過した後であって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。これにより、CS信号の波形の鈍りによる表示上のムラを抑制することができる。
また、上記の駆動例では、上記第1のダミー挿入期間と、その次に挿入される第2のダミー挿入期間との間で実際に書き込みが行われる水平期間の数(5H)と、上記第2のダミー挿入期間と、その次の第1のダミー挿入期間との間で実際に書き込みが行われる水平期間の数(5H)とが同数となっている。
これにより、CSライン52…を上10行と下11行との2つのブロックに分け、上10行における2行ごとの組のCS信号を、下10行において、各組ごとに順序を逆にすることと下11行目のCS信号を上1行目のCS信号と同じにすることによって、10種類(位相)のCS信号によって上記のような駆動を実現することができる。この点において、図22における12種類(位相)のCS信号を用いた構成と比較して、CS信号の種類およびCS幹配線52Mの数を低減することができる。
次に、図22に示した駆動例において、データ信号の極性反転時における画素の充電不足を抑制するための駆動例について説明する。図24は、データ信号電圧がVscを基準として極性反転する飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とするとともに、CS信号の極性継続期間をそれぞれ1H増加させる場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。
図22に示した駆動例との相違点は、データ信号の極性反転が行われた後に最初に印加されるゲートオンパルスPwのパルス幅を、それ以外のゲートオンパルスPwのパルス幅よりも長くしている点である。前記したように、データ信号の極性反転が行われた直後は、データ信号の波形に鈍りが生じている。このデータ信号の波形の鈍りによる画素の充電不足を低減するためにダミー挿入期間の挿入が行われているが、ゲートオンパルスPwのパルス幅を長くすることによって、この画素の充電不足の問題をさらに低減することができる。すなわち、ゲートオンパルスPwのパルス幅を長くすると、画素に対する充電期間が長くなるので、画素の充電率を上げることができる。
(ブロック分割飛び越し走査方式の駆動例)
実施の形態1において、通常の飛び越し走査方式で駆動が行われる場合のコーミングの不具合を抑制する手法として、ブロック分割飛び越し走査方式について説明した。以下に、本実施形態においてブロック分割飛び越し走査方式を適用した場合の駆動例について説明する。
図25は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とする(○印の部分)場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行およびCSライン52…の各行を示している。
この駆動例では、ゲートラインの1行目から20行目までの第1のブロックでは、奇数行、偶数行の順で書き込みが行われ、21行目から40行目までの第2のブロックでは、偶数行、奇数行の順で書き込みが行われている。よって、ゲートラインの40行目までにおいては、第1のブロックにおける奇数行から偶数行への切り替わり時、および、第2のブロックにおける偶数行から奇数行への切り替わり時に極性反転が生じている。詳しくは、ゲートラインの1〜40行の偶数行20H分はデータ信号の極性が同極性(ここでは−極性)で維持されて走査される。以後21行目からの奇数行20行分もデータ信号の極性を同極性(ここでは+極性)で維持されて走査されていく。したがって、初めの走査を除いて、20行走査毎にデータ信号の極性が反転されて走査が行われることになる。
この例では、実際のデータ信号波形は、極性反転直後から1水平期間分程度の時間をかけて所定の電圧に到達している。よって、この極性反転時のデータ信号の波形の鈍りに起因するムラが生じる場合がある。
したがって、上記のように、データ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLnの、印加電圧に対する実際の電圧の到達率を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因する約20行毎のムラを防止できる。
また、前記した順次走査方式と比較して、表示上、画素にかかる電圧は1行毎に極性反転するため、フリッカを低減でき、また、上下画素のカップリング容量によるムラも低減できる。加えて、ブロック分割飛び越し走査方式を採用していることにより、前記したコーミングの発生を抑制することができる。
また、互いに隣接する2つのゲートラインに関し、先にゲートオンパルスが印加される奇数行目のゲートラインに対するゲートオンパルス印加時点から、後にゲートオンパルスが印加される偶数行目のゲートラインに対するゲートオンパルス印加時点までの期間を隣接行書込時間差期間とすると、少なくとも隣接行書込時間差期間において、CS信号の極性反転が偶数回(2k(kは1以上の整数))行われている。言い換えれば、CS信号の極性反転周期を第1の極性継続期間と第2の極性継続期間の和とすると、(CS信号の極性反転周期)=(隣接行書込時間差期間)/k(kは1以上の整数)となるように設定されていれば、列方向に隣接する副画素間で明暗状態が全て逆転するようになる。また、それぞれのCS信号に関し、少なくとも隣接行書込時間差期間において、極性反転タイミングが連続するフレーム間で等しくなる。すなわち、副画素の明暗の状態が一定し、表示品位の乱れを防止することができる。そして、奇数行と偶数行との間の各副画素の明暗の順序を1行ごとに反転した状態とすることができるので、前記したジャギーの発生の問題も抑制することができる。
また、同図に示す例では、k=1となっており、CS信号の極性反転周期は、隣接行書込時間差期間と等しく(11H)となっている。なお、この場合、単純に極性反転周期の1/2の期間を極性継続期間とすると、各極性継続期間は5.5Hとなる(この場合については後述する図28にて説明する)が、これを5Hと6Hの長さに分けている。これは1H単位にした方が、波形の生成が簡単だからである。このk=1の場合、CS信号の極性反転周期が最も長くなるので、CS信号の極性が反転してから次の反転の直前にゲートオンパルスPwを印加することによって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。
また、データ信号波形が同じ極性で継続している期間においては、CSライン52のn+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1Hまたは2H遅れた状態となっているので、全てのCSライン52…において、CS信号の極性が反転してから4H以上の時間が経過した後であって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。これにより、CS信号の波形の鈍りによる表示上のムラを抑制することができる。
なお、CSライン52…を10行ごとのブロックに分け、副走査順序で1つ前の10行のブロックにおける2行ごとの組のCS信号を、次のブロックの10行において、各組ごとに順序を逆にすることによって、10種類(位相)のCS信号によって上記のような駆動を実現している。
なお、データ信号は、図示したようなブロック分割飛び越し走査(インターレース)に対応して、表示制御回路200が備えるデータ信号組み替え回路によって予め順序が並び替えられており、タイミング処理など必要な処理を行ってデジタル画像信号DAとしてソースドライバ300に入力される。データ信号組み替え回路は、外部の信号源から時系列で表示制御回路200に入力されるデジタルRGB信号としてのデジタルビデオ信号Dvを、メモリに一旦蓄積した後、駆動される走査信号線に対応する信号を読み出すことによって順序の並び替えを行う。これは以下に示す他の駆動例でも同様である。
一方、上記の駆動例では、CS信号の波形において、一方の極性の極性継続期間と他方の極性の極性継続期間との比率が異なっている。例えば、CS_AとしてのCSライン52において、データ信号波形の極性が(−)となっている期間では、Hレベルの期間は5H+5H=10Hである一方、Lレベルの期間は5H+6H=11Hとなっている。このような偏りが各CSライン52で異なっていることによって、副画素における実効電位が極性継続期間の相違に伴って異なることがあり、これにより縞状の表示ムラが生じる場合があるという問題がある。
図26は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の1水平期間(1H)を第1のダミー挿入期間とし、データ信号の極性反転が行われた時点の5水平期間(5H)前の1水平期間(1H)を第2のダミー挿入期間とするとともに、第1および第2のダミー挿入期間を挿入した期間におけるCS信号にもそれぞれ1H分のCS信号ダミー期間を挿入する場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。
以下、図25に示した駆動例との相違点について説明する。この駆動例では、まずデータ信号の極性反転周期の半分の期間、すなわち、データ信号波形における1つの極性が継続する期間において、極性反転が行われた直後に加えて、さらに別のタイミングでダミー挿入期間を挿入している。そして、このダミー挿入期間が挿入されるタイミングではゲートオンパルスPwを印加しないようになっている。
また、ダミー挿入期間が挿入されるタイミングに存在するCS信号の極性継続期間に、ダミー挿入期間を挿入する期間、すなわち1Hを加えている。すなわち、ダミー挿入期間が挿入されるタイミングに存在するCS信号における極性継続期間を6Hとし、それ以外のCS信号の極性継続期間を5Hとしている。
上記のような駆動によれば、CS信号の波形において、一方の極性の極性継続期間と他方の極性の極性継続期間との比率が等しくなる。例えば、CS_AとしてのCSライン52において、データ信号波形の極性が(−)となっている期間では、Hレベルの期間は5H+6H=11Hであり、Lレベルの期間は5H+6H=11Hとなっている。よって、副画素における実効電位をほぼ均一にすることが可能となり、縞状の表示ムラの発生を抑制することができる。
また、上記の駆動例では、ダミー挿入期間が挿入された直後にゲートオンパルスPwが印加されるゲートラインGLjに対応する2つのCSライン52・52のうち、副走査順序で前側となるCSライン52に印加されるCS信号の位相が、該CSライン52のさらに副走査順序で前側となるCSライン52に印加されるCS信号の位相から1H(挿入されたダミー挿入期間の長さ)+1H遅れた位相となっている一方、その他のCSライン52では、n+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1H遅れた状態となっている。
このような駆動によれば、全てのCSライン52…において、CS信号の極性が反転してから4H以上の時間が経過した後であって、CS信号の波形が十分に落ち着いた時点での各副画素へのデータ書き込みが可能となる。これにより、CS信号の波形の鈍りによる表示上のムラを抑制することができる。
また、上記の駆動例では、上記第1のダミー挿入期間と、その次に挿入される第2のダミー挿入期間との間で実際に書き込みが行われる水平期間の数(5H)と、上記第2のダミー挿入期間と、その次の第1のダミー挿入期間との間で実際に書き込みが行われる水平期間の数(5H)とが同数となっている。
これにより、CSライン52…を10行ごとのブロックに分け、副走査順序で1つ前の10行のブロックにおける2行ごとの組のCS信号を、次のブロックの10行において、各組ごとに順序を逆にすることによって、10種類(位相)のCS信号によって上記のような駆動を実現することができる。
なお、上記の例では、第1のダミー挿入期間および第2のダミー挿入期間のそれぞれを1Hとしているが、2H以上に設定してもよい。図30は、第1のダミー挿入期間および第2のダミー挿入期間のそれぞれを2Hとした場合の駆動例を示している。この場合、ダミー挿入期間が挿入されるタイミングに存在するCS信号の極性継続期間に、ダミー挿入期間を挿入する期間、すなわち2Hを加えている。すなわち、ダミー挿入期間が挿入されるタイミングに存在するCS信号における極性継続期間を7Hとし、それ以外のCS信号の極性継続期間を5Hとしている。
同図に示す例では、実際のデータ信号波形は、極性反転直後から2水平期間分程度の時間をかけて所定の電圧に到達している。このように、データ信号の電圧波形が鈍る程度は、液晶表示装置の仕様によって異なるものである。これは、例えば液晶表示装置の画面サイズ、および画素数によってソースラインSL1〜SLnに対する負荷の度合いが異なることによるものである。
したがって、上記のように、データ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。
図27は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とするとともに、以下に示すようにCS信号における極性継続期間を設定する場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。
この駆動例では、各ブロックにおいて、互いに隣接する2つのゲートラインに関し、先にゲートオンパルスPwが印加される奇数行または偶数行におけるゲートオンパルスPw印加時点から、後にゲートオンパルスPwが印加される偶数行または奇数行におけるゲートオンパルスPw印加時点までの期間(隣接行書込時間差期間)においてのみ、CS信号のいずれか1つの極性継続期間にCS信号ダミー期間がデータ信号のダミー挿入期間分(1H)挿入される。この場合、それぞれのCS信号に関し、少なくとも隣接行書込時間差期間において、極性反転タイミングが連続するフレーム間で等しくなる。
この場合、隣接行書込時間差期間以外では、CS信号は一定の極性継続期間となる周期信号であってもよいし、共通電極と同電位の一定値の信号であってもよい。ただし、ゲートオンパルスPwは、データ信号にダミー挿入期間が挿入されている期間以外で印加されるようにするとともに、CS信号の極性継続期間の後半部分で印加されるように、ゲートオンパルスPwおよびCS信号の印加が制御される必要がある。また、全てのCS信号は独立しているので、CSライン52…の数と同数のCS信号の種類およびCS幹配線52M…が必要となる。なお、CS幹配線52M…を用いずに、各CSライン52に対して独立して信号を供給するようにしてもよい。
上記のような駆動例によれば、CS信号においてダミー挿入期間が挿入される極性継続期間の数は、1フレームあたり1個となるので、一方の極性の極性継続期間と他方の極性の極性継続期間との比率の相違はわずかなものとなる。よって、副画素における実効電位をほぼ均一にすることが可能となり、縞状の表示ムラの発生を抑制することができる。
なお、上記の駆動例では、隣接行書込時間差期間において、CS信号のいずれか1つの極性継続期間にCS信号ダミー期間をダミー挿入期間分(1H)挿入しているが、上記期間に含まれるCS信号の極性継続期間の全てに、ダミー挿入期間を均等に割り振って挿入する(0.5Hずつ)ようにしてもよい。
図28は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とするとともに、上記のように、隣接行書込時間差期間(11H)に含まれるCS信号の2つの極性継続期間のそれぞれを5.5Hとする場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。
この駆動例の場合、CS信号における極性継続期間は全て5.5Hで統一されているので、副画素における実効電位をほぼ均一にすることが可能となり、縞状の表示ムラの発生を抑制することができる。
また、CSライン52のn+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1H遅れた状態となっており、極性継続期間が全て5.5Hとなっている。よって、CS信号は22ライン周期で同一の波形が現れることになるので、22本のCS幹配線52M…によって、各CSライン52にCS信号を供給することができる。
なお、上記の例では、ダミー挿入期間を1Hとしているが、2H以上に設定してもよい。図31は、ダミー挿入期間を2Hとした場合の駆動例を示している。この場合、隣接行書込時間差期間(12H)に含まれるCS信号の2つの極性継続期間のそれぞれを6Hとしている。図28の実施形態に比べ、CS信号の極性継続期間が1H単位となるので、CS幹線数52Mを半分に、また、CS信号波形の生成回路も簡略化できる。
同図に示す例では、データ信号波形は、極性反転直後から2水平期間分程度の時間をかけて所定の電圧に到達している。このように、データ信号の電圧波形が鈍る程度は、液晶表示装置の仕様によって異なるものである。これは、例えば液晶表示装置の画面サイズ、および画素数によってソースラインSL1〜SLnに対する負荷の度合いが異なることによるものである。
したがって、上記のように、データ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。
また、CSライン52のn+2行目に印加されるCS信号の位相が、n行目に印加されるCS信号の位相に対して1H遅れた状態となっており、極性継続期間が全て6Hとなっている。この場合、CS信号は24ライン周期で同一の波形が現れることになるが、互いに位相が反転しているCS信号同士を利用することによって、12種類(位相)のCS信号によって上記のような駆動を実現している。すなわち、12本のCS幹配線52M…によって、各CSライン52にCS信号を供給することができる。なお、CS幹配線52M…を用いずに、各CSライン52に対して独立して信号を供給するようにしてもよい。
ここで、この駆動例における、CS信号の極性継続期間c(=6H)、およびCS信号ダミー期間b(=1H)とすると、データ信号の基本極性反転周期n2は、n2=(c−b)×4k(kは自然数)=(6−1)×4×1=20(H)として算出される。また、ダミー挿入期間mは、m=2b×k=2×1×1=2(H)として算出される。また、CS信号の相数は2×c=2×6=12(相)として算出される。逆に、CS信号の極性継続期間cは、c=n2/4k+bなる式で算出される。また、隣接行書込時間差期間におけるCS信号の極性反転回数は、2kなる式で算出される。
図32は、図28に示す駆動例において、ダミー挿入期間を4Hとした場合の駆動例を示している。この場合、CS信号の極性継続期間c(=6H)、およびCS信号ダミー期間b(=1H)とすると、データ信号の基本極性反転周期n2は、n2=(c−b)×4k(kは自然数)=(6−1)×4×2=40(H)として算出される。また、ダミー挿入期間mは、m=2b×k=2×1×2=4(H)として算出される。また、CS信号の相数は2×c=2×6=12(相)として算出される。逆に、CS信号の極性継続期間cは、c=n2/4k+bなる式で算出される。また、隣接行書込時間差期間におけるCS信号の極性反転回数は、2kなる式で算出される。
次に、図28に示した駆動例において、データ信号の極性反転時における画素の充電不足を抑制するための駆動例について説明する。図29は、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とするとともに、上記のように、隣接行書込時間差期間(11H)に含まれるCS信号の2つの極性継続期間のそれぞれを5.5Hとする場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。
図28に示した駆動例との相違点は、データ信号の極性反転が行われた後に最初に印加されるゲートオンパルスPwのパルス幅を、それ以外のゲートオンパルスPwのパルス幅よりも長くしている点である。前記したように、データ信号の極性反転が行われた直後は、データ信号の波形に鈍りが生じている。このデータ信号の波形の鈍りによる画素の充電不足を低減するためにダミー挿入期間の挿入が行われているが、ゲートオンパルスPwのパルス幅を長くすることによって、この画素の充電不足の問題をさらに低減することができる。すなわち、ゲートオンパルスPwのパルス幅を長くすると、画素に対する充電期間が長くなるので、画素の充電率を上げることができる。
(水平走査期間の設定方法)
次に、水平走査期間の設定方法について説明する。なお、ここでの説明では、前記した水平期間を水平走査期間と称する。この水平走査期間は、水平表示期間と水平帰線期間との和に相当するものとする。
まず、順次走査を行い、1本のソースラインに供給する信号電位の極性を複数データ(複数画素)分ごとに反転させ、かつ極性反転直後にダミー走査期間(前記したダミー挿入期間に相当)を1以上挿入する構成について説明する。該構成によって、列方向については隣り合う複数画素毎に信号電位の極性が反転する(なお、行列方向については隣り合う1画素毎に信号電位の極性が反転する)ブロック反転駆動(nh/1v反転駆動)を実現することができる。
図53は、入力順に10映像データごとに組としていくとともに各組の先頭に1つのダミーデータを挿入し、組単位で信号電位の極性を反転させる場合(反転周期は、1ダミー走査期間+10水平走査期間)の、出力されるデータ列および各データに対応する信号電位の波形と、ラッチストローブ信号LSおよびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングチャートとを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。図2と異なるのは、ダミー走査期間においても、LS信号パルスを立てている点である。図53の利点は、ダミー走査期間のデータを自由に設定できる点である。本例では、簡単のため、直後の水平走査期間と同じデータを入力している。
この場合、入力される映像データは、N行目のゲートラインに対応する映像データをNとして、1,2,3,4,5,6,7,8,9,10,さらに、11,12,13,14,15,16,17,18,19,20,さらに、21,22,・・・というように並べられている。ここで、表示制御回路200内の例えばダミーデータ挿入回路は、これら映像データを、1,2,3,・・・8,9,10,さらに、11,12,13,・・・18,19,20,さらに、21,22・・・というように組にしていくとともに各組の先頭にダミーデータを挿入していく。この結果、同図に示されるように、出力されるデータ(映像データ・ダミーデータ)は、N行目のゲートラインに対応する映像データを<N>、ダミーデータを<D>として、<D>,<1>,<2>,<3>,<4>,<5>,<6>,<7>,<8>,<9>,<10>,さらに、<D>,<11>,<12>,<13>,<14>,<15>,<16>,<17>,<18>,<19>,<20>,さらに、<D>,<21>,<22>,・・・という順序になり、<D>,<1>,<2>・・・<10>の各データ(映像データ・ダミーデータ)に対応するプラス極性の信号電位がこの順に1本のソースラインに出力され、ついで、<D>,<11>,<12>・・・<20>の各データに対応するマイナス極性の信号電位がこの順に該ソースラインに出力され、ついで、<D>,<21>,<22>・・・の各データに対応するプラス極性の信号電位がこの順に該ソースラインに出力される。
なお、ダミーデータ<D>には、所望のデータを自由に設定することができる。例えば、挿入箇所直後の映像データと等しくしてもよいし、ソースラインの充電効果を高める観点から挿入直後の映像データより高い電圧に対応するデータを別途設定してもよい。
信号電位の極性反転直後はその波形に鈍りが生じるが、本構成ではここにダミー走査期間を設けて所定の信号電位(ダミーデータに対応する信号電位)を与えているため、この期間にソースラインを充電することができる。これにより、ダミー走査期間に続く水平走査期間では、所望の信号電位(映像データに対応する電位)を画素に書き込むことが可能となる。この結果、極性反転直後の信号電位波形の鈍りに起因する10行毎の表示ムラを防止することができる。
ここで、本液晶表示装置では、上記のように、10映像データが含まれる各組にダミーデータを1つずつ挿入し、各ダミーデータにダミー走査期間を割り当てても1フレームの垂直表示期間が変わらない(すなわち、入力されるデータ列に設定された垂直帰線期間VblankXと、実際の出力における垂直帰線期間VblankYとが等しくなる)ように、入力されるデータ列に設定された一水平走査期間HtotalXよりも、実際の出力における一水平走査期間HtotalYを短くしている。これを以下に説明する。
図33は、本液晶表示装置において、10映像データ(1本のソースラインに対応する映像データ)ごとに組としていくとともに各組の先頭に1つのダミーデータを挿入し、走査信号線の順次走査に合わせて、データ(映像データ・ダミーデータ)の並び順に、該データに対応する信号電位の出力を行い、かつ、各映像データに対応する信号電位の出力には一水平期間を割り当てるとともにダミーデータに対応する信号電位の出力にはダミー走査期間を割り当て、組単位で信号電位の極性を反転させる(反転周期は、1ダミー走査期間+10水平走査期間)場合の、データ列の入力と該データに対応する信号電位の出力の関係について示している。なお、入力されるデータ列の設定をフルHDの標準仕様、すなわち、ドットクロック=148.5MHz、1フレーム期間VtotalX=垂直表示期間VdispX(1080line)+垂直帰線期間VblankX(45line)、水平走査期間HtotalX(データの入力間隔)=2200dot、水平走査期間HtotalX=水平表示期間HdispX(1920dot)+水平帰線期間HblankX(280dot)とする。
同図に示されるように、本液晶表示装置では、入力されるデータ列に設定された1水平走査期間HtotalX(2200dot)に対し、実際の出力における1水平走査期間HtotalYを2000dotとし、ダミー走査期間DtotalYも2000dotとしている。こうすれば、10ライン(各ラインに対応する10データ)を1組として、各組のデータ列に設定された総水平走査期間は2200dot×10=22000dotであり、各組の実際の出力における総水平走査期間にダミー走査期間を加えた期間は2000dot×10+2000dot×1=22000dotであり、両者は一致する。
より具体的には、図34に示すように、入力されるデータ列に設定された水平走査期間HtotalX(2200dot)=入力されるデータ列に設定された水平表示期間HdispX(1920dot)+入力されるデータ列に設定された水平帰線期間HblankX(280dot)に対して、実際の出力における水平走査期間HtotalYを上記のようにHtotalXよりも少ない2000dotとし、その内訳を、実際の出力における水平表示期間HdispYが1920dot、実際の出力における水平帰線期間HblankYが80dotとする。また、ダミー走査期間DtotalYを上記のようにHtotalXよりも少ない2000dotとし、その内訳を、ダミー表示期間DdispYが1920dot、ダミー帰線期間DblankYが80dotとする。
ここで、ソースラインへの信号電位の出力は、水平帰線期間(HblankY)を含め水平走査期間(HtotalY)中ずっと行われ、各水平走査期間に対応して画素のトランジスタがONとなる(対応するゲートラインにゲートオンパルスが送られている)期間に画素への書き込みが行われる。また、ダミー帰線期間(DblankY)を含めダミー走査期間(DtotalY)中もずっとソースラインへの信号電位の出力が行われている。なお、図53ではこのダミー走査期間に画素への書き込みを行っていないが、このダミー走査期間に画素への書き込みを行う構成でもよい。
また、図53において、ラッチストローブ信号の立下りによってあるデータ(映像データ・ダミーデータ)に対応する信号電位がラッチされ、次のラッチストローブ信号の立下りによって次のデータ(映像データ・ダミーデータ)に対応する信号電位がラッチされる。これは、ダミー走査期間についても同様である。また、ゲートオンパルスPwの幅は例えば一水平走査期間HtotalY未満に設定される。
上記構成によれば、入力されるデータ列に設定された水平表示期間HdispXと実際の出力における水平表示期間HdispYとを等しくすることができる。これにより、ドットクロックはそのままで、液晶表示装置の垂直表示期間を増やすことなく、また垂直帰線期間を減らすことなく(VdispX=VdispY、VblankX=VblankYを維持しながら)10水平走査期間ごとに1つのダミー走査期間を挿入することができる。
また、上記構成では、ダミー走査期間DtotalYと水平走査期間HtotalYとが等しい(2000dot)ため、信号処理あるいはそのための構成が容易になるという利点がある。
なお、1組の総水平期間数(映像データ数)および総ダミー走査期間数(ダミーデータ数)と、一水平走査期間HtotalYと、ダミー走査期間DtotalYとの組み合わせは、表示制御回路200(液晶パネル駆動装置)によって設定され、表示制御回路200は、この組み合わせに基づいて、上記の各種信号(POL、LS、SSP、SCK、GCK,GSP,GOE)等を生成する。また、入力された映像データへのダミーデータの挿入も表示制御回路200で行われる。
なお、上記の構成では、順次入力された映像データにダミーデータを挿入しているがこれに限定されない。ダミーデータを挿入せず(データ列は入力されたままにして)例えばラッチパルスを1つ抜くことでダミー走査期間を1つ作るような構成も可能である。ただこの構成では、同一のデータがダミー走査期間およびそれに続く一水平走査期間にわたって出力されることになる。
図35は、20映像データ(1本のソースラインに対応する映像データ)ごとに組としていくとともに各組の先頭に1つのダミーデータを挿入し、走査信号線の順次走査に合わせて、データ(映像データ・ダミーデータ)の並び順に、該データに対応する信号電位の出力を行い、かつ、各映像データに対応する信号電位の出力には一水平期間を割り当てるとともにダミーデータに対応する信号電位の出力にはダミー走査期間を割り当て、組単位で信号電位の極性を反転させる場合(反転周期は、1ダミー走査期間+20水平走査期間)の、入力されるデータ列と該データに対応する信号電位の出力の関係について示している。
同図に示されるように、本液晶表示装置では、20映像データが含まれる各組にダミーデータを1つずつ挿入し、各ダミーデータにダミー走査期間を割り当てながらも、入力されるデータ列に設定された垂直表示期間VdispX(1080line)と実際の出力における垂直表示期間VdispYとを等しく、したがって、入力されるデータ列に設定された垂直帰線期間VblankX(45line)と実際の出力における垂直帰線期間VblankYとを等しくしている。これを実現するため、入力されるデータ列に設定された1水平走査期間HtotalX(2200dot)に対し、実際の出力における1水平走査期間HtotalYを2096dotとし、ダミー走査期間DtotalYを2080dotとしている。こうすれば、入力される20映像データ分(20ゲートライン分)につき、各組に設定された総水平走査期間は2200dot×20=44000dotであり、各組の実際の出力における総水平走査期間にダミー走査期間を加えた期間は2096dot×20+2080dot×1=44000dotであり、両者は一致する。
より具体的には、図36に示すように、入力されるデータ列に設定された水平走査期間HtotalX(2200dot)=入力されるデータ列に設定された水平表示期間HdispX(1920dot)+入力されるデータ列に設定された水平帰線期間HblankX(280dot)に対して、実際の出力における水平走査期間HtotalYを上記のようにHtotalXよりも少ない2096dotとし、その内訳を、実際の出力における水平表示期間HdispYが1920dot、実際の出力における水平帰線期間HblankYが176dotとする。また、ダミー走査期間DtotalYを上記のようにHtotalXよりも少ない2080dotとし、その内訳を、ダミー表示期間DdispYが1920dot、ダミー帰線期間DblankYが160dotとする。
なお、ソースラインへの信号電位の出力は、水平帰線期間(HblankY)を含め水平走査期間(HtotalY)中ずっと行われ、各水平走査期間に対応して画素のトランジスタがONとなる(対応するゲートラインにゲートオンパルスが送られている)期間に画素への書き込みが行われる。また、ダミー帰線期間(DblankY)を含めダミー走査期間(DtotalY)中もずっとソースラインへの信号電位の出力が行われている。なお、図13ではこのダミー走査期間に画素への書き込みを行っていないが、このダミー走査期間に画素への書き込みを行う構成でもよい。
こうすれば、入力されるデータ列に設定された水平表示期間HdispXと実際の出力における水平表示期間HdispYとを等しくすることができる。これにより、ドットクロックはそのままで、液晶表示装置の垂直表示期間を増やすことなく、また垂直帰線期間を減らすことなく(VdispX=VdispY、VblankX=VblankYを維持しながら)20水平走査期間ごとにダミー走査期間を設けることができる。
また、ダミー走査期間DtotalYが2080dot、水平走査期間HtotalYが2096dotとなって水平走査期間を長くとれるため、画素の充電に有利である。
なお、20映像データが含まれる各組にダミーデータを1つずつ挿入し、各ダミーデータにダミー走査期間を割り当てる場合には、図37に示されるように、入力されるデータ列に設定された1水平走査期間HtotalX(2200dot)に対し、実際の出力における1水平走査期間HtotalYを2094dotとし、ダミー走査期間DtotalYを2120dotとしてもよい。こうすれば、入力される20映像データ分(20ゲートライン分)につき、各組に設定された総水平走査期間は2200dot×20=44000dotであり、各組の実際の出力における総水平走査期間にダミー走査期間を加えた期間は2094dot×20+2120dot×1=44000dotであり、両者は一致する。より具体的には、図37に示すように、入力されるデータ列に設定された水平走査期間HtotalX(2200dot)=入力されるデータ列に設定された水平表示期間HdispX(1920dot)+入力されるデータ列に設定された水平帰線期間HblankX(280dot)に対して、実際の出力における水平走査期間HtotalYを上記のようにHtotalXよりも少ない2094dotとし、その内訳を、実際の出力における水平表示期間HdispYが1920dot、実際の出力における水平帰線期間HblankYが174dotとする。また、ダミー走査期間DtotalYを上記のようにHtotalXよりも少ない2120dotとし、その内訳を、ダミー表示期間DdispYが1920dot、ダミー帰線期間DblankYが200dotとする。
この場合にも、入力されるデータ列に設定された水平表示期間HdispXと実際の出力における水平表示期間HdispYとを等しくすることができる。これにより、ドットクロックはそのままで、液晶表示装置の垂直表示期間を増やすことなく、また垂直帰線期間を減らすことなく(VdispX=VdispY、VblankX=VblankYを維持しながら)20水平走査期間ごとにダミー走査期間を設けることができる。
また、上記構成では、ダミー走査期間DtotalYが2120dot、水平走査期間HtotalYが2094dotとなってダミー走査期間を長くとれるため、極性反転後の信号電圧波形の鈍りが大きい場合において、ソースラインの充電に有利である。
なお、入力側の設定がHtotalX=2200(HdispX1920+HblankX280)の場合に、20映像データが含まれる各組にダミーデータを1つずつ挿入し、各ダミーデータにダミー走査期間を割り当てるには、HtotalY(=HdispY+HblankY)とDtotalY(=DdispY+DblankY)とを、図38のいずれかの組み合わせに設定すればよい。
ただ、ダミー走査期間と水平走査期間との差は小さい方が、その他の信号とのタイミング調整が簡素化できて(例えば後述する画素分割方式への適用において、保持容量配線の電位波形の設定が容易になる)好ましいため、網掛け部分の組み合わせ、すなわち、HtotalYが2094(HdispY1920+HblankY174)でDtotalYが2120(DdispY1920+DblankY200)の組み合わせ(上述)、もしくはHtotalYが2095(HdispY1920+HblankY175)でDtotalYが2100(DdispY1920+DblankY180)の組み合わせ、またはHtotalYが2096(HdispY1920+HblankY176)でDtotalYが2080(DdispY1920+DblankY160)の組み合わせ(上述)が好ましい。
次に、入力順に複数の映像データ(1本のソースラインに対応する映像データ)ごとに組としていくとともに少なくとも各組の先頭に1以上のダミーデータを挿入し、走査信号線のインターレース走査(1ゲートラインずつ飛び越していく飛び越し走査)に合わせて、データ(映像データ・ダミーデータ)の並び順に、該データに対応する信号電位の出力を行い、かつ、各映像データに対応する信号電位の出力には一水平期間を割り当てるとともに各ダミーデータに対応する信号電位の出力にはダミー走査期間を割り当て、組単位で信号電位の極性を反転させる構成について説明する。該構成によって、列方向については隣り合う1画素毎に信号電位の極性が反転する(行列方向については隣り合う1画素毎に信号電位の極性が反転する)ドット反転駆動(1h/1v反転駆動)を実現することができる。なお、この構成では、表示制御回路200内にデータ並べ替え回路が設けられており、ここで、入力されたデータの並べ替えとダミーデータの挿入が行われている(後述)。
図54は、10映像データ(1本のソースラインに対応する映像データ)ごとに組としていくとともに各組の先頭に1つのダミーデータを挿入し、走査信号線のインターレース走査に合わせて、データ(映像データ・ダミーデータ)の並び順に、該データに対応する信号電位の出力を行い、かつ、各映像データに対応する信号電位の出力には一水平期間を割り当てるとともにダミーデータに対応する信号電位の出力にはダミー走査期間を割り当て、組単位で信号電位の極性を反転させる場合(反転周期は、1ダミー走査期間+10水平走査期間)の、出力されるデータ列および各データ(映像データ・ダミーデータ)に対応する信号電位の波形と、ラッチストローブ信号LSおよびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングチャートとを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。図13と異なるのは、ダミー走査期間においても、LS信号パルスを立てている点である。図54の利点は、ダミー走査期間のデータを自由に設定できる点である。本例では、簡単のため、直後の水平走査期間と同じデータを入力している。
この場合、入力される映像データ(図示せず)は、N行目のゲートラインに対応する映像データをNとして、1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24・・・というように並んでいる。ここで、並べ替え回路は、これら映像データを、2,4,6,8,10,12,14,16,18,20,さらに、1,3,5,7,9,11,13,15,17,19,さらに、22,24・・・というように組にしていくとともに各組の先頭にダミーデータを挿入していく。これにより、出力されるデータ(映像データ・ダミーデータ)は、N行目のゲートラインに対応する映像データを<N>、ダミーデータを<D>として、<D>,<2>,<4>,<6>,<8>,<10>,<12>,<14>,<16>,<18>,<20>,さらに、<D>,<1>,<3>,<5>,<7>,<9>,<11>,<13>,<15>,<17>,<19>,さらに、<D>,<22>,<24>,・・・という順序になり、<D>,<2>,<4>・・・<20>の各データに対応するプラス極性の信号電位がこの順に1本のソースラインに出力され、ついで、<D>,<1>,<3>・・・<19>の各データに対応するマイナス極性の信号電位がこの順に該ソースラインに出力され、ついで、<D>,<22>,<24>・・・の各データに対応するプラス極性の信号電位がこの順に該ソースラインに出力される。
なお、ダミーデータ<D>には、所望のデータを自由に設定することができる。例えば、挿入箇所直後の映像データと等しくしてもよいし、ソースラインの充電効果を高める観点から挿入直後の映像データより高い電圧に対応するデータを別途設定してもよい。
信号電位の極性反転直後はその波形に鈍りが生じるが、本構成ではここにダミー走査期間を設けて所定の信号電位(ダミーデータに対応する信号電位)を与えているため、この期間にソースラインを充電することができる。これにより、ダミー走査期間に続く水平走査期間では、所望の信号電位(映像データに対応する電位)を画素に書き込むことが可能となる。さらに、隣接する2つのソースラインに印加される信号電圧の極性を互いに反転させることで、表示上、各画素の極性をドット反転させることができる。このため、フリッカなどに対して有利となる。
本液晶表示装置では、10映像データが含まれる各組にダミーデータを1つずつ挿入し、各ダミーデータにダミー走査期間を割り当てながらも1フレームの垂直表示期間が変わらない(すなわち、入力されるデータ列に設定された垂直帰線期間VblankXと、実際の出力における垂直帰線期間VblankYとが等しくなる)ように、入力されるデータ列に設定された1水平走査期間HtotalXよりも、実際の出力における1水平走査期間HtotalYを短くしている。
具体的には、図39に示されるように、入力されるデータ列に設定された水平走査期間HtotalX(2200dot)=入力されるデータ列に設定された水平表示期間HdispX(1920dot)+入力されるデータ列に設定された水平帰線期間HblankX(280dot)に対して、実際の出力における水平走査期間HtotalYを上記のようにHtotalXよりも少ない2000dotとし、その内訳を、実際の出力における水平表示期間HdispYが1920dot、実際の出力における水平帰線期間HblankYが80dotとする。また、ダミー走査期間DtotalYを上記のようにHtotalXよりも少ない2000dotとし、その内訳を、ダミー表示期間DdispYが1920dot、ダミー帰線期間DblankYが80dotとする。
図40は、20映像データ(1本のソースラインに対応する映像データ)ごとに組としていくとともに各組の先頭および中途にそれぞれダミーデータを挿入し、走査信号線のインターレース走査に合わせて、データ(映像データ・ダミーデータ)の並び順に、該データに対応する信号電位の出力を行い、かつ、各映像データに対応する信号電位の出力には一水平期間を割り当てるとともにダミーデータに対応する信号電位の出力にはダミー走査期間を割り当て、組単位で信号電位の極性を反転させる場合(反転周期は、2ダミー走査期間+20水平走査期間)の、データ列の入力と該データに対応する信号電位の出力の関係について示している。なお、極性反転直後以外のダミー走査期間は、各種信号処理のタイミング調整等を目的として設けられる。
この場合も、図40に示すように、実際の出力における水平走査期間HtotalYをHtotalXよりも少ない2000dotとし、また、ダミー走査期間DtotalYをHtotalXよりも少ない2000dotとすれば、1フレームの垂直表示期間が変えることなく、ダミー走査期間を設けることができる。
図55は、1組目は10映像データ(1本のソースラインに対応する映像データ)を組として各組の先頭にダミーデータを1つ挿入するとともに2組目以降は20映像データごとに組として各組の先頭にダミーデータを1つ挿入し、走査信号線のインターレース走査に合わせて、データ(映像データ・ダミーデータ)の並び順に、該データに対応する信号電位の出力を行い、かつ各映像データに対応する信号電位の出力には一水平期間を割り当てるとともにダミーデータに対応する信号電位の出力にはダミー走査期間を割り当てる場合の、出力されるデータ列および各データ(映像データ・ダミーデータ)に対応する信号電位の波形と、ラッチストローブ信号LS、ゲートオンパルス(画素データ書き込みパルス)Pw、およびCS信号のタイミングチャートとを示している。なお、同図中のCS_A・CS_B,CS_B・CS_C,CS_C・CS_D・・・は上記保持容量配線Csi・Csjに対応する。図28と異なるのは、ダミー走査期間においても、LS信号パルスを立てている点である。図55の利点は、ダミー走査期間のデータを自由に設定できる点である。本例では、簡単のため、直後の水平走査期間と同じデータを入力している。
この場合、入力される映像データ(図示せず)は、N行目のゲートラインに対応する映像データをNとして、1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,・・・43,44,45,46,47,48,49というように並んでいるが、並べ替え回路は、これら映像データを、1,3,5,7,9,11,13,15,17,19,さらに、2,4,6,8,10,12,・・・36,38,40,さらに、21,23,25・・・45,47,49,さらに、42,44・46,48・・・というように組にしていくとともに各組の先頭にダミーデータを挿入していく。これにより、出力されるデータ(映像データ・ダミーデータ)は、N行目のゲートラインに対応する映像データを<N>、ダミーデータを<D>として、<D>,<1>,<3>,<5>,<7>,<9>,<11>,<13>,<15>,<17>,<19>,さらに、<D>,<2>,<4>,<6>,<8>,<10>,<12>・・・<36>,<38>,<40>,さらに、<D>,<21>,<23>,<25>,<27>,・・・<45>,<47>,<49>,さらに、<D>,<42>,<44>・・・という順序になり、<D>,<1>,<3>,<5>,・・・<17>,<19>の各データに対応するプラス極性の信号電位がこの順に1本のソースラインに出力され、ついで、<D>,<2>,<4>,<6>,・・・<36>,<38>,<40>,の各データに対応するマイナス極性の信号電位がこの順に該ソースラインに出力され、ついで、<D>,<21>,<23>,<25>,・・・<47>,<49>の各データに対応するプラス極性の信号電位がこの順に該ソースラインに出力され、ついで、<D>,<42>,<44>・・・の各データに対応するマイナス極性の信号電位がこの順に該ソースラインに出力される。
なお、ダミーデータ<D>には、所望のデータを自由に設定することができる。例えば、挿入箇所直後の映像データと等しくしてもよいし、ソースラインの充電効果を高める観点から挿入直後の映像データより高い電圧に対応するデータを別途設定してもよい。
この場合では、1組目については、実際の出力における水平走査期間HtotalYをHtotalXよりも少ない2000dotとし、ダミー走査期間DtotalYをHtotalXよりも少ない2000dotとし、2組目以降については、例えば実際の出力における水平走査期間HtotalYをHtotalXよりも少ない2094dotとし、ダミー走査期間DtotalYをHtotalXよりも少ない2120dotとすれば、1フレームの垂直表示期間が変えることなく、ダミー走査期間を設けることができる。
以下に、図56〜図58を用いてデータの並べ替え方法について説明する。ここでは、垂直走査期間Vtotalが1125H、垂直表示期間Vdispが1080H、垂直帰線期間が45Hの例を示す。
図56は並べ替え回路を示す概略ブロック図である。図57はデータの並べ変えの方法を説明するための模式図であり、図58は図56の点線で囲った部分の拡大図である。図56に示すように、並べ替え回路550は、並べ替え制御回路552、奇数ライン用並べ替え用メモリ554A、および偶数ライン用並べ替え用メモリ554Bを備えている。並べ替え回路550は、前記した表示制御回路200内に設けられる。
並べ替え制御回路552には、表示すべき映像データと、映像データと同期する垂直同期信号および水平同期信号と、表示動作を制御するための制御信号とが入力される。並べ替え制御回路552は、入力された映像データをライン毎に奇数ラインと偶数ラインに分離し、それぞれの映像データを奇数ライン用の並べ替え用メモリ554Aと偶数ライン用の並べ替え用メモリ554Bとに書き込んでいき、これを一定期間行った後、奇数ライン用の並べ替え用メモリ554Aからデータを連続して読み出し、これに続けて、偶数ライン用の並べ替え用メモリ554Bからデータを読み出す。
このとき、並べ替え制御回路552は、各組のライン数に応じて映像データ数をカウントし、奇数・偶数の各並べ替え用メモリ554Aおよび554Bから映像データを読み出すとともに、所定箇所(例えば、各組の先頭)にダミーデータ<D>を挿入する。なお、映像データを出力する一水平走査期間およびダミーデータを出力するダミー走査期間はそれぞれ、入力される映像データに設定された一水平走査期間(各映像データの入力間隔)よりも短く設定する。映像データの書き込み、読み出し順は、たとえば、あらかじめ用意した参照テーブルを用いることで所定の順序に行うようにしておく。こうすることで、1画面分の映像データを記憶するフレームメモリを使わず、並べ替えメモリ554A、554Bの規模を小さくできるとともに、映像データの入力出力の時間的なずれを抑制することができる。
例えば図58に示すように、並べ替え制御回路552に、映像データ列(a)が入力されると、これを、奇数ライン用の並べ替え用メモリと偶数ライン用の並べ替え用メモリとに順次データを振り分けて書き込む。ここでは、少なくとも11ライン以上の映像データを並べ替え用メモリに取り込んだ後に、順次入力される映像データを並べ替え用メモリに取り込む作業を継続したまま、奇数ライン用の並べ替え用メモリからの映像データの読み出しを開始する。また、簡単のため、ダミーデータ<D>を挿入箇所直後の映像データと一致させている。
具体的には、まず奇数ライン用の並べ替え用メモリから、1番目の映像データ(1番目のゲートラインに対応する映像データ)をダミーデータ<D>として読み出し、その後、10ゲートライン分(1、3、5、・・・、19ライン目に対応する)映像データを連続して読み出し、これを1組目とする。続いて、2番目の映像データ(2番目のゲートラインに対応する映像データ)をダミーデータ<D>として読み出し、その後、10ゲートライン分(2、4、6、・・・、20ライン目に対応する)の映像データを連続して読み出し、さらに、偶数ライン用の並べ替え用メモリから10ライン分(22、24、26、・・・、40ライン目に対応する)の映像データを連続して読み出し、これを2組目とする。そして、再び、奇数ライン用の並べ替え用メモリから、21番目の映像データ(21番目のゲートラインに対応する映像データ)をダミーデータ<D>として読み出し、その後、10ゲートライン分(21、23、25、・・・、39ライン目に対応する)映像データを連続して読み出し、これを3組目とする。この一連の動作を繰り返し行うように並べ替え制御回路552によって制御することで、最終行まで順次、並べ替え用メモリからの読み出しを行う。
なお、本例では、先頭のダミーデータ<d>(先頭の1ライン目と等しいデータ)を有効表示期間VdispYに含めているが、この先頭のダミーデータ<d>については、前フレームの垂直帰線期間VblankYの最後に含めてもよい。
次に、上記各形態において、M個のデータを1組とする場合に、1組にダミー走査期間aをいくつ設け、実際の出力における水平走査期間HtotalYおよびダミー走査期間DtotalYの組み合わせをどのように算出するかについて説明する。なお、この算出工程は、上記のように表示制御回路200(液晶パネル駆動装置)によって行われてもよい。この場合、所定のプログラムをコンピュータが実行することでこれを実現することもできる。
図41は上記組み合わせの算出法の一例を示すフローチャートである。同図に示されるように、まず極性反転周期M(1組の映像データ数)を取得する。そして、S1に進み、仮のダミー水平走査期間数a(1組のダミーデータ数)を1とする。ついで、Mとaとの和をAとする(S2)。ついで、HtotalXとMとの積をAで割ったものをBとする(S3)。なお、極性反転周期M取得後、S1と並行して、極性反転周期Mでの充電特性に基づき、必要最小限のダミー水平走査期間数Cを決めておいてもよい。ここで、BがHdispX以上か否かを判定し(S4)、YesであればS7に進み、No(BがHdispX未満)であればエンドとなる。S7ではBが整数か否かを判定し、YesであればS8に進み、NoであればS5に進み、aに1を加えてS2に戻る。S8では、aが、Mにおける充電特性から得られる必要最小限のダミー走査期間数C以上か否かを判定し、YesであればS9に進み、NoであればS5に進む。S9では、ダミー走査期間数=a、HtotalY=DtotalY=Bに決定し、エンドとなる。
上記の算出法を用いることで、例えば、M=10の場合は、ダミー走査期間数=1、HtotalY=DtotalY=2000dot、M=30の場合は、ダミー走査期間数=3、HtotalY=DtotalY=2000dot、M=40の場合は、ダミー走査期間数=4、HtotalY=DtotalY=2000dotとなり、HtotalY=DtotalYとなる組み合わせを速やかに算出することができる。
ただ、上記算出法ではM=20の場合は算出できないため、以下の算出法を用いてもよい。これを図42に示す。同図に示されるように、まず極性反転周期M(1組の映像データ数)を取得する。そして、S10に進み、仮のダミー水平走査期間数a(1組のダミーデータ数)を1とする。ついで、Mとaとの和をA’とする(S11)。ついで、HtotalXとMとの積をA’で割ったものをB’とする(S12)。なお、極性反転周期M取得後、S1と並行して、極性反転周期Mでの充電特性に基づき、必要最小限のダミー水平走査期間数Cを決めておいてもよい。ここで、B’がHdispX以上か否かを判定し(S14)、YesであればS15に進み、No(B’がHdispX未満)であればS21に進む。S15ではB’の小数点以下を切り捨てた整数をDとする。ついで、DとA’との積をEとし(S16)、ついで、HtotalXとMとの積からEを引いたものをPとし、Pをaで割ったものをFとする(S17)。ここで、Fが整数か否かを判定し(S18)、整数であればS19に進み、整数でなければS13に進み、aに1を加えてS11に戻る。S19では、aが、Mにおける充電特性から得られる必要最小限のダミー走査期間数C以上か否かを判定し、YesであればS20に進み、NoであればS13に戻る。S20ではダミー走査期間数=a、HtotalY=D、DtotalY=D+Fとして保存し、その後S13に戻る。また、S21では、保存された組み合わせがあるか否かを判定し、YesであればS22に進み、Noであれば、S23に進んで再計算(後述)を行う。S22では、保存された組み合わせから1つを選択し、エンドとなる。
S23の再計算では、C(Mにおける充電特性から得られる必要最小限のダミー走査期間数C)を用い、HtotalX(2200)×M=M×α+C×βを満たすα、βを求め、ダミー走査期間数=C、HtotalY=α、DtotalY=βとする。
図42のフローチャートによる算出結果を図43に示す。同図に示されるように、M=30の場合は、ダミー走査期間数=1、HtotalY=2129、DtotalY=2130の組み合わせと、ダミー走査期間数=2、HtotalY=2062、DtotalY=2070の組み合わせと、ダミー走査期間数=3、HtotalY=2000、DtotalY=2000の組み合わせが求められる。また、M=40の場合は、ダミー走査期間数=1、HtotalY=2146、DtotalY=2160の組み合わせと、ダミー走査期間数=2、HtotalY=2095、DtotalY=2100の組み合わせと、ダミー走査期間数=4、HtotalY=2000、DtotalY=2000の組み合わせと、ダミー走査期間数=5、HtotalY=1955、DtotalY=1960の組み合わせとが求められ、この中から1つが選択される。
なお、図42の算出法では、例えば、M=40でダミー走査期間数a=3の場合は算出されないため、このような場合(ダミー走査期間数が予め決定している場合)に上記の再計算を行ってもよい。図44はM=40、ダミー走査期間数=3の場合の、再計算の結果である。同図に示されるように、この場合は7つの組み合わせが得られ、この中から1つ(例えば、M=40、ダミー走査期間数=3、HtotalY=2044、DtotalY=2080の組み合わせ)が選択される。
(CS信号にオーバーシュートをかける駆動例)
上記において、偶数行と奇数行とで極性が反転するブロック分割飛び越し走査方式で、CS配線を隣接するゲートラインで共有するマルチピクセル駆動(MPD)をする場合について説明した。この場合において、上記のように、データ信号の極性反転時の波形の鈍りの影響を防ぐためにダミー走査期間を設けると、それに伴って明暗を正しく表示させるために、CS信号についても、データ信号の極性反転時に同じ期間分だけ波形を伸ばす必要がある。
この場合、CS信号の立上りまたは立下りからゲートオンパルスがオフするまでの期間が異なることになる。図59に示す例では、2Hのダミー走査期間が挿入されている。この例において、CS信号の立上りまたは立下りからゲートオンパルスがオフするタイミング(ゲートオフタイミング)までの期間を30行目と32行目とを比較すると、CS_Kのポイント(3)では5H、CS_Bのポイント(4)では4H、CS_Aのポイント(5)では7H、CS_Dのポイント(6)では6Hとなる。このときそれぞれのポイントでCS信号の電圧の到達率が微妙に異なることになり、明暗副画素の輝度変化の度合いが異なってくる。
狙いとする輝度変化からのズレが顕著なところとしては、ポイント(4)に相当するところである。すなわち、図59における画素P30暗副画素の電圧変化において、ΔVp_30’で示される電位差は他に比べて小さくなる。水平期間が短い場合にはこの傾向はより顕著となり、CS信号の電圧の到達率の差が輝度差に現れてくるポイントが増大する。この結果、図60に示すように、表示画面上に周期的な表示ムラが発生することになる。
上記の問題に対して、図61に示すように、CS信号の立上りまたは立下りのタイミングで、所定の幅のオーバーシュートパルスPocを立てる制御を行う。CSコントロール回路90は、CS信号のH、Lレベルの2値に加え、Hレベルよりも高いオーバーシュートH電位およびLレベルより低いオーバーシュートL電位の2値をさらに加えた4値を制御する。詳しくは、CSコントロール回路90は、CS信号の極性継続期間において、第1の電圧を印加する期間と、第1の電圧と同極性で第1の電圧よりも絶対値の大きい第2の電圧を印加する期間とを設ける。
このようなCS信号によれば、パルスの立上りまたは立下りにおける波形の鈍りを改善することができる。言い換えれば、CS信号の極性反転時からゲートオフタイミングまでの時間が短い場合でも、ゲートオフタイミングのCS電圧の到達度を上げることができる。これにより、CS信号の立上りまたは立下りからゲートオフタイミングまでの期間の差異によるCS信号の電圧の到達率の差異を低減することができる。また、CS信号の極性反転時からゲートオフタイミングまでの時間が短い行と長い行がある場合でも、CS信号の電圧の到達度の差に起因するムラを防止できる。すなわち、図60に示すような周期的な表示ムラを改善できる。
なお、本例ではPocの幅を1Hとしているが、2Hにしてもよい。ただし、ゲートオンパルスがオフする時のCS信号の電位を安定させるため、CS信号の立上りまたは立下りからゲートオフタイミングまでの期間の半分以下にする方が好ましい。
一方、図62は、高精細パネルやフレームレートが高い場合のように、水平期間Hが短い場合のCS信号の設定波形(実線)と実際の波形(点線)とを示している。同図において、ゲートオンパルスの横に示す数値は、CS信号の極性反転時からゲートオフタイミングまでの時間を水平期間Hで表したものである。なお説明を簡単にするため、行情報等は省略している。
パルスPocの電圧の大きさは、CSコントロール回路90の耐圧以上に設定することはできない。よって、水平期間Hが短い場合には、最大電圧のパルスPocをかけても、CS信号の電圧の到達率が不十分となる場合がある。この場合、各ゲートオフタイミングでCS信号の電圧の到達率が異なり、前記した周期的な表示ムラが残ってしまうことになる。
ここで、CS信号の極性反転時からゲートオフタイミングまでの時間が4H、5Hの場合と6H、7Hの場合とで、CS信号の電圧の到達率を近づけることができれば、上記の表示ムラをさらに低減できることになる。図63は、これを実現するCS信号の駆動例を示している。同図に示す例では、CS信号における極性反転周期の長さに応じて、オーバーシュートパルスのパルス幅および印加タイミングを変化させている。具体的には、極性反転周期が5Hの期間においては、CS信号の立上りまたは立下りのタイミングで所定のパルス幅のオーバーシュートパルスPocが印加される一方、極性反転周期が7Hの期間においては、CS信号の立上りまたは立下りのタイミングから所定の期間経過したタイミングで、オーバーシュートパルスPocのパルス幅よりも短いパルス幅のオーバーシュートパルスPoc’が印加される。
極性反転周期が7Hの期間は、極性反転周期が5Hの期間よりもCS信号の電圧の到達率が高くなるので、オーバーシュートパルスPoc’のパルス幅を、オーバーシュートパルスPocのパルス幅よりも小さくすることによって、両者のCS信号の電圧の到達率を近づけることが可能となる。また、オーバーシュートパルスPoc’の印加タイミングを変化させることによっても、両者のCS信号の電圧の到達率を近づけることが可能となる。これにより、上記の表示ムラをさらに低減できる。
また、図64に示す例では、オーバーシュートパルスPocとオーバーシュートパルスPoc’の電圧を異ならせている。オーバーシュートパルスPoc’の電圧を、オーバーシュートパルスPocよりも小さくすることによって、極性反転周期が7Hの期間と、極性反転周期が5Hの期間とのCS信号の電圧の到達率を近づけることが可能となる。
なお、CS信号における極性反転周期の長さに応じて、オーバーシュートパルスのパルス幅、印加タイミング、および、電圧値の少なくともいずれか一方を変化させれば、上記のような効果を得ることが可能である。
(ダミー挿入期間におけるムラを低減する構成例)
図65は、1つのブロックに含まれる走査線数αを24としたブロック分割飛び越し走査方式の駆動において、第1のダミー挿入期間および第2のダミー挿入期間のそれぞれを2Hとした場合のCS幹配線と各CSラインとの接続状態、ならびに、CS信号およびゲートオンパルスのタイミングチャートを示している。なお、同図では、1行目から24行目までのゲートラインに関連する図を示しているが、実際には24行目までのゲートラインによって1つのブロックが構成され、このブロックが列方向に繰り返されることによってブロック分割飛び越し走査方式が実現されることになる。
この場合、ダミー挿入期間が挿入されるタイミングに存在するCS信号の極性継続期間に、ダミー挿入期間を挿入する期間、すなわち2Hを加えている。すなわち、ダミー挿入期間が挿入されるタイミングに存在するCS信号における極性継続期間を8Hとし、それ以外のCS信号の極性継続期間を6Hとしている。また、1つのブロックに含まれる走査線数αが偶数の24であるので、CS信号の位相の数が12相あれば、全てのCSラインに対応することができる。
この形態のブロック反転駆動では、極性反転部分とその付近にブランク挿入を行っている。この影響により、12ライン目および24ライン目における、ゲートオンパルスがオフしてからCS信号の極性が反転するまでの時間が、他のラインと大きく異なっている。例えば、12ライン目の上側の副画素のゲートオンパルスがオフしてからCS信号の極性が反転するまでの時間t1と、12ライン目の下側の副画素のゲートオンパルスがオフしてからCS信号の極性が反転するまでの時間t2とを比較すると、t1に比べt2は3H分長くなっている。このため、CS信号の突き上げ突き下げ電圧による画素電極の電圧変動の1フレームあたりの平均値が、特定のラインにおける副画素とそれ以外のラインにおける副画素とで異なってくるため、スジムラとして見えてしまう場合があった。
図66は、上記課題を解決するための実施例を説明する図であり、図65と同様に、1つのブロックに含まれる走査線数αを24としたブロック分割飛び越し走査方式の駆動において、第1のダミー挿入期間および第2のダミー挿入期間のそれぞれを2Hとした場合のCS幹配線と各CSラインとの接続状態、ならびに、CS信号およびゲートオンパルスのタイミングチャートを示している。
図65との相違点としては、新たに2つのCS信号の位相を導入する点にある。具体的には、CS幹配線が2本追加され、CS信号の位相の種類としてCS_NとCS_Oとが追加されている。図66において太線で示すように、ゲートラインの12行目の下側の副画素に対応するCSラインにCS_Nを接続し、ゲートラインの24行目の下側の副画素にCS_Oを接続する。12ライン目の太線の波形に着目すると、12ライン目の下側の副画素のゲートオンパルスがオフしてからCS信号の極性が反転するまでの時間t2’は、図65におけるt2’に比べ2H短くなっている。これにより、他のラインとの差が無くなるため、スジムラを抑制できる。
CS_Nの波形とCS_Oの波形とは互いに逆位相の波形となっている。24ライン目も同様に下側の副画素のゲートオンパルスがオフしてからCS信号の極性が反転するまでの時間が他のラインとの差が無くなるため、スジムラを抑制できる。
上記の内容を一般化すると次のようになる。1つのブロックに含まれる走査信号線の数がα(αは自然数)であり、1つのブロックの走査中に2箇所以上のダミー挿入期間を挿入する駆動方法で、少なくともα/k(kは自然数:αとkはα/kが整数となるように選ばれる)+2相の上記保持容量信号によって上記保持容量配線が駆動される構成とすればよい。図66の例では、α=24、k=2となり、24/2+2=14相のCS信号によってCSラインが駆動されている。
(CS信号の位相の種類を低減する構成例)
図67は、1つのブロックに含まれる走査線数αを48としたブロック分割飛び越し走査方式の駆動において、第1のダミー挿入期間および第2のダミー挿入期間のそれぞれを2Hとした場合のCS幹配線と各CSラインとの接続状態、ならびに、CS信号およびゲートオンパルスのタイミングチャートを示している。なお、同図では、1行目から24行目までのゲートラインに関連する図を示しているが、実際には48行目までのゲートラインによって1つのブロックが構成され、このブロックが列方向に繰り返されることによってブロック分割飛び越し走査方式が実現されることになる。
同図に示す例では、A〜H、J〜Mの計12本のCS幹配線を用いている。また、各CS信号の極性継続期間は6Hと8Hとし、隣合う偶数行と奇数行とにおけるゲートオンパルスの印加タイミングの間で、CS信号の極性が4回反転している。これは、隣接行書込時間差期間の長さに比べ、CS信号の極性反転周期が短いためである。
駆動周波数が高い場合、上記のようにCS信号の極性継続期間が短いと、CS信号の鈍りの影響により、ゲートオフ時にCS信号の電圧の目標値への到達率が低くなり、ムラに見えるという問題が生じる。これを改善するには、CS信号の極性反転の期間を長くすることによってCS信号の鈍りの影響を低減することができる。しかしながら、CS信号の極性反転の期間を長くするためには、CS信号の位相の種類を増やす必要が生じるので、CS幹配線の本数を増やす必要がある。よって、配線が増えたり、配線の引き回しが複雑になることにより、基板面積を増大させる必要が生じたり、短絡のリスクが増大したりなどの問題が生じる。
図68は、CS幹配線の本数を増やすことなく、CS信号の極性継続期間を延ばす駆動例を示している。同図は、CS信号の波形が12相の場合のCS幹配線と各CSラインとの接続状態、ならびに、CS信号およびゲートオンパルスのタイミングチャートを示している。また、図68おけるゲートON位置(1)〜(14)は、CS信号の極性反転タイミングとゲートオンパルスとのタイミングの全てを記載している。なお、同図では、1行目から48行目までのゲートラインに関連する図を示しているが、実際には48行目までのゲートラインによって1つのブロックが構成され、このブロックが列方向に繰り返されることによってブロック分割飛び越し走査方式が実現されることになる。
この例では、間に1本のCSラインを挟んだ2本のCSラインが同一のCS幹配線に接続されている。具体的には、CS幹配線のAには、CSラインの0、2、25、27、48、50、73、75が接続され、CS幹配線のBには、CSライン1、3、24、26、49、51、72、74が接続されている。CS幹配線のC、D以降には、それぞれCS幹配線のA、Bに接続されるCSラインの4ライン毎下のCSラインに接続されている。また、CSラインの48本ごとに、CS幹配線とCSラインとの接続関係が繰り返されている。
また、この駆動例では、走査線の48行ごとのブロックで、偶数行、奇数行(あるいは奇数行、偶数行)の順に飛び越し走査(インターレース)が行われており、データ信号の極性反転時に、ダミー走査期間として2Hが挿入されている。また、マルチ画素の明暗を正しく表示するため、極性反転しない部分にもダミー走査期間が2H挿入されている。CS信号は、極性継続期間が14HのLレベル期間およびHレベル期間、および、12HのLレベル期間およびHレベル期間の信号を含んでいる。
図68に示す例によれば、CS信号の波形の相数を増やさずに、CS信号の極性継続期間を長くとることができる。すなわち余分な配線や回路を増やすことなくゲートオフ時のCS電圧の到達度を高くすることができ、CS電圧の実際の波形の鈍りに起因するムラを低減できる。
なお、図87に示すような駆動が行われてもよい。図68との相違点としては、ダミー挿入期間が挿入される箇所を含む極性継続期間が14Hとなっており、それ以外の極性継続期間が12Hとなっている点である。
図68および図87におけるCS信号の極性反転タイミングとゲートオンパルスとのタイミングとをそれぞれ波形1および波形2として図88に示す。同図に示すように、(a)ゲートON位置(1)(2)(3)の後にCS信号の電圧レベルが変化すること、(b)ゲートON位置(13)(4)(5)(6)の後にCS信号の電圧レベルが変化すること、(c)ゲートON位置(14)(7)(8)(9)の後にCS信号の電圧レベルが変化すること、(d)ゲートON位置(10)(11)(12)の後にCS信号の電圧レベルが変化すること、(e)極性継続期間が14Hである期間の長さと12Hである期間の長さとがLレベルおよびHレベルでともに等しくなっていること、の5点を満たしていればよいことになる。
(CS信号の極性の偏りを解消する構成例)
一方、ブロック分割飛び越し走査方式によってダミー水平期間の挿入を行う場合、上記のように、挿入するダミー水平期間の長さに応じて、CS信号の極性継続期間を長くする必要がある。例えば、挿入するダミー水平期間が2Hの場合、図68に示す例では、極性継続期間が14Hとなる部分と12Hとなる部分とが混在する。この場合、CS信号の極性反転タイミングと、ゲートオフタイミングとの関係に応じて、CS信号による各画素への電圧の突き上げ効果が変化し、液晶印加電圧の実効値が異なる。上記の例では、CS信号の極性反転タイミングと、ゲートオフタイミングとの関係が、隣り合うブロック同士で異なることになり、ブロック単位で明るさが異なるムラが生じることになる。以下、この理由を説明する。
図70の(a)および(b)は、CS信号の極性反転タイミングと、ゲートオフタイミングとの関係が互いに異なる駆動例を示している。まず、両者ともに、CS信号は、極性継続期間が14Hとなる部分が2回連続し、極性継続期間が12Hとなる部分が2回連続し、これらが繰り返されるような極性反転タイミングとなっている。そして、図70の(a)では、極性継続期間が14Hとなる部分が2回連続するうちの1回目の14H(図中(A))においてゲートオンパルスが印加される一方、図70の(b)では、極性継続期間が14Hとなる部分が2回連続するうちの2回目の14H(図中(B))においてゲートオンパルスが印加されている。なお、図70の(a)は図68のゲートON位置の(2)のタイミングについての駆動例であり、図70の(b)は図68のゲートON位置の(5)のタイミングについての駆動例を記載している。
ここで、1フレーム期間でCS信号が「H」(Hレベル)になる期間の長さについて着目する。図70の(a)と(b)とのCS信号が「H」(Hレベル)になる期間(突き上げ期間)が1フレーム期間内で異なる部分は、ハッチングで示されている部分である。この部分で両者を比較すると、ハッチングで示されるCS信号が「H」(Hレベル)になる期間は、(a)では14H(14水平期間)+9H(19水平期間)=23H(23水平期間)、(b)では12H(12水平期間)+9H(9水平期間)=21H(21水平期間)であり、(a)が(b)よりも2H分(2水平期間分)「H」(Hレベル)の期間が長いことになる。すなわち、(a)の方が液晶印加電圧の実効値が高くなる。これにより、(a)のタイミングとなる1〜24行目のゲートラインに対応する画素の表示が、(b)のタイミングとなる25〜48行目のゲートラインに対応する画素の表示よりも明るくなり、隣接するブロック間で輝度差が生じる。
この問題を解決するCS信号の波形例を図70の(c)および(d)に示す。同図に示すように、CS信号において、極性継続期間が14Hである部分を、12Hの部分と2Hの部分とに分けるとともに、2Hの部分を、「H」(Hレベル)となっている期間と「L」(Lレベル)となっている期間とが等しくなるように設定する。このようにすれば、ゲートオンパルスの印加タイミングによらず、1フレーム内でのCS信号の「H」期間と「L」期間とを等しくすることができるので、突き上げ時間の偏りが解消される。同図に示す例では、2Hの部分を1Hの「H」(Hレベル)期間と1Hの「L」(Lレベル)期間とに分割しているが、「H」(Hレベル)期間と「L」(Lレベル)期間とが均等になるように、もっと短い周期で分割させてもよい。
同図に示す例において、ハッチングで示される突き上げ時間は、(c)では1H+12H+9H=22H、(d)では12H+1H+9H=22Hであり、(c)と(d)との突き上げ時間が等しくなる。よって、(c)における(A)でゲートオンパルスが印加された場合と(d)における(B)でゲートオンパルスが印加された場合とで、液晶印加電圧の実効値が等しくなる。
上記の(c)および(d)で示されるCS信号が印加される場合の、CS幹配線と各CSラインとの接続状態、ならびに、CS信号およびゲートオンパルスのタイミングチャートを図69に示す。ダミー挿入期間を含め1ブロックを走査する期間(48H+2H+2H=52H)において、記保持容量信号において、保持容量信号がHレベルとなっている期間(1H+12H+1H+12H=26H)とLレベルとなっている期間(1H+12H+1H+12H=26H)との差が等しくなるように設定されている。
なお、図69におけるゲートON位置(1)〜(14)は、CS信号の極性反転タイミングとゲートオンパルスとのタイミングの全てを記載している。図70の(c)は図69のゲートON位置の(2)のタイミングについての駆動例であり、図70の(d)は図69のゲートON位置の(5)のタイミングについての駆動例を記載している。このような駆動が行われる場合、(c)のタイミングを使用する1行目から24行目までのゲートラインと、(d)のタイミングを使用する25行目から48行目までのゲートラインとの輝度差が解消される。
また、ダミー挿入期間を含め1ブロックを走査する期間において保持容量信号がHレベルとなっている期間とLレベルとなっている期間との差は完全に等しくなくとも1H以内であれば輝度差はほぼ抑制できる。さらに上記保持容量信号において、1フレーム内での保持容量信号のHレベル期間とLレベル期間の差の絶対値の各保持容量配線での差が1H以内であることが望ましい。
なお、上記の例では、図68に示す駆動例に基づいて図69に示す駆動例を導き出しているが、図87に示す駆動例に基づいた場合でも、同様に図69に示す駆動例となる。
また、図89の評価結果表に示すように、異なる走査線数で検討を行った結果、保持容量信号において、1フレーム内での保持容量信号のHレベル期間とLレベル期間の差の絶対値の各保持容量配線での差(同図中で「差」と記載)と、1フレーム期間との比(同図中で「比」と記載)が0.13%以下であれば、輝度ムラを抑制できる。より好ましくは0.09%以下すればさらに良好な表示とすることができる。なお、同図の「ムラ(目視評価)」の欄において、二重丸は輝度ムラがなく良好な状態、一重丸は若干輝度ムラがあるが表示としては良好な状態、三角は輝度ムラがやや目立つ状態、×は輝度ムラがかなり目立つ状態を示している。
[ゲートドライバの構成および動作]
次に、前記した各実施の形態で用いられるゲートドライバ400の構成の詳細について説明する。図46は、ゲートドライバ400の構成例を示すブロック図である。同図に示すように、ゲートドライバ400は、複数のゲートドライバ用IC411〜41qを備えている。また、図45は、1つのゲートドライバ用IC41nの構成例を示している。
ゲートドライバ用IC41nは、第1および第2シフトレジスタ42・43、第1および第2ANDゲート441・442、および、出力部45を備えている。第1シフトレジスタ42は、奇数段用シフトレジスタであり、第2シフトレジスタ43は、偶数段用シフトレジスタである。第1ANDゲート441は、第1シフトレジスタ42からの出力に対応して設けられており、第2ANDゲート442は第2シフトレジスタ43からの出力に対応して設けられている。出力部45は、第1ANDゲート441および第2ANDゲート442の出力信号g1〜gpに基づいて走査信号G1〜Gpを出力する。
ゲートドライバ用IC41nには、外部から各シフトレジスタに入力されるスタートパルス信号SPia・SPib、クロック信号CKa・CKb、および出力制御信号OEa・OEbが入力されている。スタートパルス信号SPia・SPibは、それぞれ第1シフトレジスタ42および第2シフトレジスタ43の入力端に入力され、第1シフトレジスタ42および第2シフトレジスタ43の出力端からは、後続のゲートドライバ用ICに入力されるべきスタートパルス信号SPoa、SPobが出力される。
また、第1ANDゲート441には第1シフトレジスタ42からの奇数段出力信号Qk(kは奇数)と出力制御信号OEaの論理反転信号とが入力される。一方、当第2のANDゲート442には第2シフトレジスタ43からの奇数段出力信号Qk(kは偶数)と出力制御信号OEbの論理反転信号とが入力される。
本構成例によるゲートドライバ400は、上記構成の複数(q個)のゲートドライバ用IC411〜41qが、縦続接続されることによって実現される。すなわち、ゲートドライバ用IC411〜41q内の第1および第2シフトレジスタ42・43が1つのシフトレジスタを形成するように(以下、このように縦続接続によって形成されるシフトレジスタを「結合シフトレジスタ」という)、各ゲートドライバ用IC41n内の第1および第2シフトレジスタ42・43の出力端(スタートパルス信号SPoa・SPobの出力端子)が次のゲートドライバ用IC内の第1および第2シフトレジスタ42・43の入力端(スタートパルス信号SPia・SPibの入力端子)に接続される。
ただし、先頭のゲートドライバ用IC411内の第1および第2シフトレジスタ42・43の入力端には、表示制御回路200からゲートスタートパルス信号GSPa、GSPbが入力され、最後尾のゲートドライバ用IC41q内の第1および第2シフトレジスタ42・43の出力端は外部と未接続となっている。また、表示制御回路200からのゲートクロック信号GCKa・GCKbおよび出力制御信号GOEa・GOEbは、各ゲートドライバ用IC41nにクロック信号CKa・CKb、および出力制御信号OEa・OEbとして共通に入力される。
次に、図47に示す波形図を参照しながら、前記構成例によるゲートドライバ400の動作について説明する。表示制御回路200は、波形図に示すように、画素データ書込パルスPwに対応する期間TspwだけHレベル(アクティブ)となる信号をゲートスタートパルス信号GSP(奇数段用GSPaおよび偶数段用GSPb)として生成するとともに、1水平走査期間(1H)毎に所定期間だけHレベルとなるゲートクロック信号GCK(奇数段用GCKaおよび偶数段用GCKb)を生成する。
このようなゲートスタートパルス信号GSPおよびゲートクロック信号GCK(GCKa・GCKb)がゲートドライバ400に入力されると、先頭のゲートドライバ用IC411における第1および第2シフトレジスタ42・43の初段の出力信号Q1・Q2が出力される。この出力信号Q1・Q2は、各フレーム期間において、画素データ書込パルスPwに対応するパルスPqwを含む。ここでは、最初の出力信号Q1・Q2を形成するために、最初のGCKaおよびGCKbは2Hの間隔でHレベルとなる。
このようなパルスPqwがゲートクロック信号GCKに従ってゲートドライバ400の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、信号波形がGCKの立ち上がりに合わせてHレベルとなり次のGCKの立ち上がりに合わせてLレベルとなる出力信号Qnが順次ずれて出力される。
また、表示制御回路200は、前述したように、ゲートドライバ400を構成するゲートドライバ用IC411〜41qに与えるべきゲートドライバ出力制御信号GOE(GOEa・GOEb)を生成する。ここで、n番目のゲートドライバ用IC41nに与えるべきゲートドライバ出力制御信号GOEは、当該ゲートドライバ用IC41n内における第1および第2シフトレジスタ42・43のいずれかの段から画素データ書込パルスPwに対応するパルスPqwが出力されている期間で、画素データ書込パルスPwの調整のためにLレベルまたはHレベルとなる。これは上記所定期間でHレベルとなることに相当し、以下「書込期間調整パルス」と称する。
なお、画素データ書込パルスPwの調整のためにゲートドライバ出力制御信号GOEに含まれるパルス(書込期間調整パルス)は、必要な画素データ書込パルスPwに応じて、適宜調整することができる。ここでは、データ信号波形の極性(POL)が反転する際、極性反転直前の信号電位を書き込まないように、GOEが制御されている。また同様に、データ信号波形の極性(POL)が反転する際、極性反転直前のパルスPwが極性反転直後の信号電位を書き込まないようにパルスPwの幅を制御することができる。このGOEで制御される幅を調整することで、データ信号波形の極性(POL)が反転する際、上述のすべての実施形態に対応した画素データ書き込みパルスPwを形成することができる。
さらに、GCKは奇数段出力を制御するGCKaと偶数段出力を制御するGCKbとからなるが、これらのクロック信号は、データ信号の極性POLが反転するのと連動してHレベルを維持し、次にデータ信号の極性が再度反転後ダミー挿入期間(1H)が経過するとクロック信号がLレベルとなり、1H毎に所定期間だけHレベルとなる基本動作を再開する。このクロック(GCKa・GCKb)の動作に伴い、出力信号Qkの波形Pqwの長さが変動することを利用して、各Pqwのうち画素データ書き込みパルスPwの出力させたい期間をそれぞれ出力制御信号GOEa・GOEb(「書込期間調整パルス」)で制御する。
各ゲートドライバ用ICチップ41n(n=1〜q)では、上記のようなシフトレジスタ各段の出力信号Qk(k=1〜p)、ゲートクロック信号GCKおよびゲートドライバ出力制御信号GOEに基づき、第1および第2のANDゲート441・442により、内部走査信号g1〜gpが生成され、それらの内部走査信号g1〜gpが出力部45でレベル変換されて、ゲートラインGL1〜GLmに印加すべき走査信号G1〜Gpが出力される。これにより、波形図に示すように、ゲートラインGL1〜GLmには、順次画素データ書込パルスPwが印加される。
図48は、図47とは異なる駆動動作を示す波形図である。以下、図47に示した駆動動作と異なる点のみ説明する。
GCKは奇数段出力を制御するGCKaと偶数段出力を制御するGCKbからなる。これらクロック信号は、データ信号極性POLが反転するのと連動してLレベルを維持し、次にデータ信号の極性が再度反転後ダミーの水平期間(1H)と画素データを書き込むための水平期間(1H)が経過すると、クロック信号が1H毎に所定期間だけHレベルとなる基本動作を再開する。
このクロック信号(GCKa・GCKb)の動作に伴い、出力信号Qkの波形Pqwの長さが変動することを利用して、各Pqwのうち画素データ書き込みパルスPwの出力させたい期間をそれぞれ出力制御信号GOEa・GOEb(書込期間調整パルス)で制御する。
なお、画素データ書込パルスPwの調整のためにゲートドライバ出力制御信号GOEに含まれるパルス(書込期間調整パルス)は、必要な画素データ書込パルスPwに応じて、適宜調整することができる。
(ダブルパルス駆動の例)
例えば走査周波数を高めるために、水平走査期間を短く設定する必要が生じた場合、ゲートオンパルスのパルス幅も短くなることにより、各画素に対する充電時間が短くなり、充電が不十分となることがある。これに対応するために、ソースラインから各画素に対して電圧を印加するようにゲートラインを選択状態とする本充電期間と、該本充電期間よりも前のタイミングで同じゲートラインを選択状態とするプレ充電期間とにおいて画素の充電を行う構成が考えられる。
このように、本充電期間とプレ充電期間とを設ける駆動を、上記した図47に示す駆動動作に適用した場合、例えば図71のような駆動が行われることになる。同図に示すように、プレ充電期間および本充電期間は、ゲートクロックGCKのL期間、すなわち、ゲートクロックGCKのパルスの間の幅で設定される。
この場合、データ信号の波形における極性反転部では、ダミーデータの挿入を行うために、ゲートクロックGCKのL期間が長くなっている。よって、ゲートクロックGCKのL期間が長い部分を用いてプレ充電期間または本充電期間が設定されるゲートラインの行と、それ以外のゲートラインの行とでゲートオンパルスの波形が異なることになり、これにより、行によって充電率が異なり輝度差が生じる場合がある。この輝度差による表示のムラの状態の例を図72に示す。
なお、図71に示す例では、インターレースブロック反転の場合となっているが、順次走査ブロック反転(nH反転)の場合も同様の問題が生じる。ただし、図72に示すように、インターレースの場合には1行間隔でムラが生じるので、順次走査の場合よりもムラが目立つことになる。
この問題に対する対策として、ゲートオンパルスの幅を、GCKのL時間で決めるのではなく、GCKとGOEとの2つの信号の組合せによって任意に設定する駆動方法について以下に説明する。まず、ゲートオンパルスPwの元となるパルスPqwの幅を所定の値(例えば2Hなど)に予め設定しておく。また、GOEでマスクすることでゲートオンパルスの長さを微調整できるようにする。また、本充電期間はGOEパルスが立っていても(H(ハイレベル)であっても)、ゲートオンパルスはハイのままとなるようにすることによって、GOEパルスによらず本充電期間を全てのラインで共通に設けることができる。この場合、GOEをHで固定にすれば、シングルパルスの駆動を実現することも可能である。
図73は、ゲートオンパルスPwのパルス幅を制御する例を示している。これらの例において、本充電期間は、GOEの影響を受けずに、GCKのL期間によって設定されている。これに対して、プレ充電期間は、GOEのパルス波形の影響を受けるようになっている。例1では、プレ充電期間は、GOEのパルスによってパルスPqwの最初の部分がマスクされることによって短くなっている。例2では、プレ充電期間は、GOEのパルスによってパルスPqwの途中部分がマスクされることにより、2つの期間に分断されるとともに、トータルの期間も短くなっている。例3では、プレ充電期間は、GOEのパルスによってパルスPqwの最後の部分がマスクされることによって短くなっているとともに、プレ充電期間と本充電期間との間にギャップが挿入されることになる。例4では、GOEがL固定となっていることによって、プレ充電期間が最大の長さになっている。例5では、GOEがH(ハイレベル)固定となっていることによって、プレ充電期間が0となり、シングルパルス駆動が実現されている。
(ダブルパルスを実現するゲートドライバの構成および動作(1))
図74は、上記のようなダブルパルス駆動で、順次走査nH反転駆動を実現するゲートドライバ用IC41nの構成例を示している。ゲートドライバ用IC41nは、同図に示すように、シフトレジスタ46と、当該シフトレジスタ46の各段に対応して設けられた第1、第2および第3のANDゲート441、442、443と、第1のORゲート444と、第3のANDゲート443の出力信号g1〜gpに基づき走査信号G1〜Gpを出力する出力部45とを備えている。また、ゲートドライバ用IC41nは、外部からスタートパルス信号SPi、クロック信号CK、出力制御信号OE、および選択信号SELを受け取る。スタートパルス信号SPiはシフトレジスタ46の入力端に与えられ、シフトレジスタ46の出力端からは、後続のゲートドライバ用IC41n+1に入力されるべきスタートパルス信号SPoを出力する。
また、シフトレジスタ46の奇数段(Qk;k=1〜pのうち、kが奇数に相当する段)では、第1のANDゲート441には出力制御信号OEと選択信号SELの論理反転信号とが入力され、第2のANDゲート442にはクロック信号CKと選択信号SELとが入力され、第1のORゲート444には第1のANDゲート441と第2のANDゲート442との出力が入力され、第3のANDゲート443には第1のORゲート444の出力の論理反転信号とシフトレジスタ46の奇数段出力信号Qk(kは奇数)とが入力される。
一方、シフトレジスタ46の偶数段(Qk;k=1〜pのうち、kが偶数に相当する段)では、第1のANDゲート441には出力制御信号OEと選択信号SELとが入力され、第2のANDゲート442にはクロック信号CKと選択信号SELの論理反転信号とが入力され、第1のORゲート444には第1のANDゲート441と第2のANDゲート442の出力が入力され、第3のANDゲート443には第1のORゲート444の出力の論理反転信号とシフトレジスタの偶数段出力信号Qk(kは偶数)とが入力される。
本構成例によるゲートドライバ400は、上記構成の複数(q個)のゲートドライバ用IC411〜41qが縦続接続されることによって実現される。すなわち、ゲートドライバ用IC411〜41q内のシフトレジスタ46が1つのシフトレジスタを形成するように、各ゲートドライバ用IC41n内のシフトレジスタ46の出力端が次のゲートドライバ用IC41n+1内のシフトレジスタ46の入力端に接続される。
ただし、先頭のゲートドライバ用IC411内のシフトレジスタ46の入力端には、表示制御回路200からゲートスタートパルス信号GSPが入力され、最後尾のゲートドライバ用ICチップ41q内のシフトレジスタ46の出力端は外部と未接続となっている。また、表示制御回路200からのゲートクロック信号GCK、GOE、およびSELは、各ゲートドライバ用IC411〜41qにクロック信号CK、出力制御信号OEおよび選択信号SELとして共通に入力される。
次に、図75に示す波形図を参照しながら、前記構成例によるゲートドライバ400の動作について説明する。表示制御回路200は、波形図に示すように、画素データ書込パルスPwに対応する期間TspwだけHレベルとなる信号をゲートスタートパルス信号GSPとして生成するとともに、データ信号の極性反転直後を除き基本的に1水平走査期間(1H)毎に所定期間だけHレベルとなるゲートクロック信号GCKを生成する。
このようなゲートスタートパルス信号GSPおよびゲートクロック信号GCKがゲートドライバ400に入力されると、先頭のゲートドライバ用IC411におけるシフトレジスタ46の初段の出力信号Q1が出力される。この出力信号Q1は、各フレーム期間において、画素データ書込パルスPwに対応するパルスPqwを含む。
このようなパルスPqwがゲートクロック信号GCKに従ってゲートドライバ400の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、信号波形がGCKの立ち上がりに合わせてHレベルとなりそのGCKの2つ後のGCKの立ち上がりに合わせてLレベルとなる出力信号Qnが順次ずれて出力される。
また、GCKがHレベルになった後にデータ信号の極性が反転するタイミングでは、次にGCKがHレベルになるまでの間隔が2Hとなっている。このクロックGCKの動作に伴い、出力信号Qkの波形Pqwの長さが変動する。
また、表示制御回路200は、前述したように、ゲートドライバ400を構成するゲートドライバ用IC411〜41qに与えるべきゲートドライバ出力制御信号GOEおよび選択信号SELを生成する。選択信号SELによってGCKおよびGOEのいずれかが選択され、この選択された方によってパルスPqwのパルス幅が調整され、画素データ書込パルスPwが設定される。図において、PqwおよびPwのパルス幅中に記載されている「OE」「CK」は、それぞれGOEによって制御されている部分、GCKによって制御されている部分を示している。
各ゲートドライバ用ICチップ41n(n=1〜q)では、上記のようなシフトレジスタ各段の出力信号Qk(k=1〜p)、ゲートクロック信号GCK、ゲートドライバ出力制御信号GOE、および選択信号SELに基づき、第1および第2のANDゲート441・442、第1のORゲート444、および第3のANDゲート443により、内部走査信号g1〜gpが生成され、それらの内部走査信号g1〜gpが出力部45でレベル変換されて、ゲートラインGL1〜GLmに印加すべき走査信号G1〜Gpが出力される。
これにより、ゲートラインGL1〜GLmには、順次同じパルス幅の画素データ書込パルスPwが印加される。よって、データ信号の極性が反転するゲートラインの行と、それ以外のゲートラインの行とで、充電期間の長さを等しくすることができるので、上記したような表示ムラを防止することができる。
なお、図76に示すように、GCKがHレベルになった後にデータ信号の極性が反転するタイミングで、GCKのHレベルを1H期間継続させるようにしてもよい。この場合も、クロックGCKの動作に伴い、出力信号Qkの波形Pqwの長さが変動する。そして、ゲートドライバ出力制御信号GOEおよび選択信号SELを適宜設定することによって、上記と同様に、ゲートラインGL1〜GLmに、順次同じパルス幅の画素データ書込パルスPwを印加することができる。
ここで、以下に示す図77から図79のデータ信号波形の極性反転時のゲートオンパルスPwの形成は、図74に示したゲートドライバ用ICを用いることによりゲートクロックGCK、ゲートドライバ出力制御信号GOEのパルス幅、および選択信号SELを適宜選択することにより実現することが可能である。例えば、極性直前のゲートオンパルスの立下りをGCKでマスクし、極性反転直後のゲートオンパルスの立ち上がりをGOEでマスクすればよい。
図77は、上記のようなダブルパルス駆動で、データ信号電圧がデータ信号電圧の中央値Vscを基準として10行毎に極性反転する順次走査方式の駆動において、極性反転が行われた直後の1水平期間(1H)をダミー挿入期間とする場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルス(画素データ書き込みパルス)Pwのタイミングチャートを示している。同図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。
極性反転が行われた直後は、実際のデータ信号の波形に鈍りが生じている、すなわち、データ信号波形が極性反転後の所定の電圧に到達するまでに時間がかかっている。これに対して、上記の駆動方式では、極性反転直後の1水平期間においては本充電期間を設けないことにより、ダミーの水平期間を設けている。よって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。
このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLn(データ信号線)の、印加電圧に対する実際の電圧の到達率(充電率)を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因する10行毎のムラを防止できる。
また、図78に示すように、上記の駆動では、極性反転時点よりも前の時点で印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの最後端から、該ゲートオンパルスPwが印加される水平期間の終了時点までの時間を第1の期間、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの印加開始時点までの時間を第2の期間とすると、この第2の期間が上記第1の期間よりも長くなっている。
このような駆動によれば、極性反転時点にはゲートオンパルスPwが印加されないことになるので、極性反転前後にゲートオンパルスPwが印加される隣接する2つのゲートラインにおいて、極性が互いに反転しているデータ信号が同時に印加されないようにすることができる。これにより、極性反転時の画像表示の乱れを防止することができる。
また、極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwは、極性反転時点から上記第1の期間よりも長い期間の後にゲートオンされている。よって、極性反転時に生じるデータ信号の波形の鈍りが大きい期間でプレ充電が行われないようにすることができるので、表示ムラなどを抑制した表示品位の高い表示を行うことが可能となる。
図79は、上記のようなダブルパルス駆動で、データ信号電圧がVscを基準として10行毎に極性反転する順次走査方式の駆動において、極性反転が行われた直後の2水平期間(2H)をダミー挿入期間とする場合のデータ信号波形、データ信号、ラッチストローブ信号LS、およびゲートオンパルスPwのタイミングチャートを示している。これらの図において、横方向は時間経過を示しており、縦方向はゲートオンパルスが印加されるゲートライン(書き込み行)GL1〜GLmの各行を示している。
上記のように、実際のデータ信号が極性反転後から所定の電圧に到達するまでの時間を含むようにダミー挿入期間の長さを設定することによって、ダミー挿入期間の次の水平期間では、データ信号が所定の電圧に到達した状態でデータ信号の各画素への書き込みが行われることになる。このように、ダミー挿入期間を設けることで、極性反転後の画素データ書き込み時におけるソースラインSL1〜SLnの、印加電圧に対する実際の電圧の到達率を上げることができる。よって、極性反転時のデータ信号波形の鈍りに起因する10行毎のムラを防止できる。
なお、上記の例では、ダミー挿入期間を2Hまたは3Hとしているが、極性反転後のデータ信号波形の鈍りの程度に応じて、4H以上に設定してもよい。
また、上記の駆動では、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスPwのうち、極性反転時点に最も近いゲートオンパルスPwの印加開始時点までの時間が、水平期間から水平帰線期間を引いた期間としての水平表示期間の時間以上となるようにゲートオンパルスが印加されている。
前記したように、通常、ソースラインに印加されるデータ信号は、1水平表示期間内で画素が充電されるような信号波形となるように設計される。よって、極性反転時点から1水平表示期間以上経過した時点では、極性反転時に生じるデータ信号の波形の鈍りの影響は抑えられていることになる。よって、極性反転時に生じるデータ信号の波形の鈍りが大きい期間で画素充電が行われないようにすることができるので、表示ムラなどを抑制した表示品位の高い表示を行うことが可能となる。
なお、上記の構成例では、ゲートクロックGCK、ゲートドライバ出力制御信号GOEのパルス幅、および選択信号SELを適宜選択することによってダブルパルスとしてのゲートオンパルスPwを印加するようにしているが、選択信号SELを用いない構成とすることも可能である。図90は、選択信号SELを用いずにダブルパルスのゲートオンパルスPwを印加するゲートドライバ用ICの要部構成を示している。同図に示す構成は、ゲートドライバ用IC41nのうち、1本のゲートラインに対する走査信号Gを出力するための構成としてのゲートドライバユニットを示している。
同図に示すように、このゲートドライバユニットは、第1フリップフロップ461、第2フリップフロップ462、第1出力マスク463、第2出力マスク464、およびORゲート465を備えている。第1フリップフロップ461は、ゲートスタートパルス信号GSPを入力し、ゲートクロック信号GCKに従って動作し、出力信号QAを出力する。第1フリップフロップ462は、出力信号QAを入力し、ゲートクロック信号GCKに従って動作し、出力信号QBを出力する。
第1出力マスク463は、出力信号QAに対してゲートドライバ出力制御信号GOEによるマスクを行った信号を出力する。第2出力マスク464は、出力信号QBをゲートクロック信号GCKがLレベルとなっている期間のみ出力する。そして、ORゲート465は、第1出力マスク463からの出力信号と第2出力マスク464からの出力信号とのOR論理演算結果を走査信号Gとして出力する。なお図示はしていないが、第1フリップフロップ461は次段のゲートドライバユニットの第1フリップフロップに出力信号QAを出力し、順次繰り返すことで、シフトレジスタを構成し、ゲートドライバとして機能する。
次に、図91に示す波形図を参照しながら、前記構成例によるゲートドライバ400の動作について説明する。表示制御回路200は、波形図に示すように、画素データ書込パルスPwに対応する期間TpsだけHレベルとなる信号をゲートスタートパルス信号GSPとして生成するとともに、データ信号の極性反転直後では1水平走査期間(1H)の期間だけHレベルとなる一方、それ以外の期間では1水平走査期間(1H)毎に所定期間だけHレベルとなるゲートクロック信号GCKを生成する。
このようなゲートスタートパルス信号GSPおよびゲートクロック信号GCKがゲートドライバ400に入力されると、先頭のゲートドライバユニットにおける第1フリップフロップ461の出力信号QA1が出力される。
また、ゲートスタートパルスGSPがゲートクロック信号GCKに従ってゲートドライバユニットを順次転送されていく。それに応じて各ゲートドライバユニットから、信号波形がGCKの立ち下がりに合わせてHレベルとなりそのGCKの1つ後のGCKの立ち下がりに合わせてLレベルとなる出力信号QAkが順次ずれて出力される。
また、GCKがHレベルになった後にデータ信号の極性が反転するタイミングでは、GCKがHレベルで継続する期間が1Hとなっている。このクロックGCKの動作に伴い、出力信号QAkのパルス幅が変動する。
また、第1フリップフロップ461から出力信号QAkが出力されると、これに従って第2フリップフロップ462がGCKに従って出力信号QBkが出力される。すなわち、出力信号QAkが1Hだけずれた信号が出力信号QBkとなる。
また、表示制御回路200は、前述したように、ゲートドライバ400を構成するゲートドライバ用IC411〜41qに与えるべきゲートドライバ出力制御信号GOEを生成する。このGOEは、データ信号の極性反転直前の1H期間だけHレベルとなり、それ以外の期間はLレベルとなる信号である。このGOEのHレベルとなるパルス幅を制御することによって、第1出力マスク463によるマスク作用により、走査信号Gkのプレ充電期間の長さが制御される。また、出力信号QBkとGCKとに基づいて、第2出力マスク464によるマスク作用により、走査信号Gkの本充電期間が設定される。
これにより、選択信号SELを用いることなく、ゲートラインGL1〜GLmには、順次同じパルス幅の画素データ書込パルスPwが印加される。よって、データ信号の極性が反転するゲートラインの行と、それ以外のゲートラインの行とで、充電期間の長さを等しくすることができるので、上記したような表示ムラを防止することができる。
また、ゲートドライバユニットを奇数行用と偶数行用に2系統用意し、後述する図80に示す構成と同様に、それぞれ、奇数行用と偶数行用の入力信号GSPa、GSPb、GCKa、GCKb、GOEa、GOEbを入力することで、ブロック分割インターレース駆動を実現することもできる。
(ダブルパルスを実現するゲートドライバの構成および動作(2))
図80は、上記のようなダブルパルス駆動で、ブロック分割インターレース駆動を実現するゲートドライバ用IC41nの構成例を示している。ゲートドライバ用IC41nは、同図に示すように、第1および第2シフトレジスタ42・43、論理回路Aおよび論理回路B、および、出力部45を備えている。
第1シフトレジスタ42は、奇数段用シフトレジスタであり、第2シフトレジスタ43は、偶数段用シフトレジスタである。論理回路Aは第1シフトレジスタ42からの出力に対応して設けられており、論理回路Bは第2シフトレジスタ43からの出力に対応して設けられている。出力部45は、論理回路Aおよび論理回路Bの出力信号g1〜gpに基づいて走査信号G1〜Gpを出力する。
ゲートドライバ用IC41nには、外部から各シフトレジスタに入力されるスタートパルス信号SPia・SPib、クロック信号CKa・CKb、出力制御信号OEa・OEb、および選択信号SELa・SELbが入力されている。スタートパルス信号SPia・SPibは、それぞれ第1シフトレジスタ42および第2シフトレジスタ43の入力端に入力され、第1シフトレジスタ42および第2シフトレジスタ43の出力端からは、後続のゲートドライバ用ICに入力されるべきスタートパルス信号SPoa、SPobが出力される。
論理回路Aおよび論理回路Bは、それぞれ第1、第2および第3のANDゲート441、442、443と、第1のORゲート444とを備えている。
論理回路Aの奇数段(Q(4k−3)(k=1,2,…)に対応)では、第1のANDゲート441には出力制御信号OEaと選択信号SELaの論理反転信号とが入力され、第2のANDゲート442にはクロック信号CKaと選択信号SELaとが入力され、第1のORゲート444には第1のANDゲート441と第2のANDゲート442との出力が入力され、第3のANDゲート443には第1のORゲート444の出力の論理反転信号とシフトレジスタの奇数段出力信号Q(4k−3)とが入力される。
論理回路Aの偶数段(Q(4k−1)(k=1,2,…)に対応)では、第1のANDゲート441には出力制御信号OEaと選択信号SELaとが入力され、第2のANDゲート442にはクロック信号CKaと選択信号SELaの論理反転信号とが入力され、第1のORゲート444には第1のANDゲート441と第2のANDゲート442の出力が入力され、第3のANDゲート443には第1のORゲート444の出力の論理反転信号とシフトレジスタの奇数段出力信号Q(4k−1)とが入力される。
論理回路Bの奇数段(Q(4k−2)(k=1,2,…)に対応)では、第1のANDゲート441には出力制御信号OEbと選択信号SELbの論理反転信号とが入力され、第2のANDゲート442にはクロック信号CKbと選択信号SELbとが入力され、第1のORゲート444には第1のANDゲート441と第2のANDゲート442との出力が入力され、第3のANDゲート443には第1のORゲート444の出力の論理反転信号とシフトレジスタ46の奇数段出力信号Q(4k−2)とが入力される。
論理回路Bの偶数段(Q(4k)(k=1,2,…)に対応)では、第1のANDゲート441には出力制御信号OEbと選択信号SELbとが入力され、第2のANDゲート442にはクロック信号CKbと選択信号SELbの論理反転信号とが入力され、第1のORゲート444には第1のANDゲート441と第2のANDゲート442の出力が入力され、第3のANDゲート443には第1のORゲート444の出力の論理反転信号とシフトレジスタの奇数段出力信号Q(4k)とが入力される。
本構成例によるゲートドライバ400は、上記構成の複数(q個)のゲートドライバ用IC411〜41qが、縦続接続されることによって実現される。すなわち、ゲートドライバ用IC411〜41q内の第1および第2シフトレジスタ42・43が1つのシフトレジスタを形成するように、各ゲートドライバ用IC41n内の第1および第2シフトレジスタ42・43の出力端が次のゲートドライバ用IC内の第1および第2シフトレジスタ42・43の入力端に接続される。
ただし、先頭のゲートドライバ用IC411内の第1および第2シフトレジスタ42・43の入力端には、表示制御回路200からゲートスタートパルス信号GSPa、GSPbが入力され、最後尾のゲートドライバ用IC41q内の第1および第2シフトレジスタ42・43の出力端は外部と未接続となっている。また、表示制御回路200からのゲートクロック信号GCKa・GCKb、出力制御信号GOEa・GOEb、および選択信号SELa・SELbは、各ゲートドライバ用IC41nにクロック信号CKa・CKb、出力制御信号OEa・OEb、および選択信号SELa・SELbとして共通に入力される。
次に、図81および図82に示す波形図を参照しながら、前記構成例によるゲートドライバ400の動作について説明する。図81は、ラッチストローブ信号LS、データ信号、データ信号の極性POL、ゲートスタートパルス信号GSPa・GSPb、ゲートクロック信号GCKa・GCKb、出力制御信号GOEa・GOEb、選択信号SELa・SELb、および、出力信号Qnのタイミングチャートを示しており、図82は、図81に対応した、ラッチストローブ信号LS、データ信号、データ信号の極性POL、および走査信号Gnのタイミングチャートを示している。
表示制御回路200は、波形図に示すように、画素データ書込パルスPwに対応する期間TspwだけHレベルとなる信号をゲートスタートパルス信号GSP(奇数段用GSPaおよび偶数段用GSPb)として生成するとともに、データ信号の極性反転直後を除き基本的に1水平走査期間(1H)毎に所定期間だけHレベルとなるゲートクロック信号GCK(奇数段用GCKaおよび偶数段用GCKb)を生成する。
このようなゲートスタートパルス信号GSPおよびゲートクロック信号GCK(GCKa・GCKb)がゲートドライバ400に入力されると、先頭のゲートドライバ用IC411における第1および第2シフトレジスタ42・43の初段の出力信号Q1・Q2が出力される。この出力信号Q1・Q2は、各フレーム期間において、画素データ書込パルスPwに対応するパルスPqwを含む。
このようなパルスPqwがゲートクロック信号GCKに従ってゲートドライバ400の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、信号波形がGCKの立ち上がりに合わせてHレベルとなりそのGCKの2つ後のGCKの立ち上がりに合わせてLレベルとなる出力信号Qnが順次ずれて出力される。
また、GCKは奇数段出力を制御するGCKaと偶数段出力を制御するGCKbとからなるが、これらのクロック信号は、データ信号の極性POLが反転するのと連動してHレベルを維持し、次にデータ信号の極性が再度反転後ダミー挿入期間(1H)が経過するとクロック信号がLレベルとなり、1H毎に所定期間だけHレベルとなる基本動作を再開する。このクロック(GCKa・GCKb)の動作に伴い、出力信号Qkの波形Pqwの長さが変動する。
また、表示制御回路200は、前述したように、ゲートドライバ400を構成するゲートドライバ用IC411〜41qに与えるべきゲートドライバ出力制御信号GOE(GOEa・GOEb)および選択信号SELa・SELbを生成する。選択信号SELによってGCKおよびGOEのいずれかが選択され、この選択された方によってパルスPqwのパルス幅が調整され、画素データ書込パルスPwが設定される。図において、PqwおよびPwのパルス幅中に記載されている「OEa(b)」「CKa(b)」は、それぞれGOEa(b)によって制御されている部分、GCKa(b)によって制御されている部分を示している。
各ゲートドライバ用ICチップ41n(n=1〜q)では、上記のようなシフトレジスタ各段の出力信号Qk(k=1〜p)、ゲートクロック信号GCK、ゲートドライバ出力制御信号GOE、および選択信号SELに基づき、第1および第2のANDゲート441・442、第1のORゲート444、および第3のANDゲート443により、内部走査信号g1〜gpが生成され、それらの内部走査信号g1〜gpが出力部45でレベル変換されて、ゲートラインGL1〜GLmに印加すべき走査信号G1〜Gpが出力される。
これにより、ゲートラインGL1〜GLmには、順次同じパルス幅の画素データ書込パルスPwが印加される。よって、データ信号の極性が反転するゲートラインの行と、それ以外のゲートラインの行とで、充電期間の長さを等しくすることができるので、上記したような表示ムラを防止することができる。
なお、図83および図84に示すように、データ信号の極性POLが反転するのと連動して、GOEaが所定の周期(1H)で所定のパルス幅でLレベルとなる期間と、GOEbが所定の周期(1H)で所定のパルス幅でLレベルとなる期間とが切り替えられるようになっていてもよい。この場合、GOEaおよびGOEbにおけるLレベルとなる期間の長さを調整することによって、画素データ書込パルスPwのパルス幅を調整することができる。
図85は、上記のようなダブルパルス駆動で、1つのブロックに含まれる走査線数αを20としたブロック分割飛び越し走査方式の駆動において、データ信号の極性反転が行われた直後の1水平期間(1H)を第1のダミー挿入期間とし、データ信号の極性反転が行われた時点の5水平期間(5H)前の1水平期間(1H)を第2のダミー挿入期間とするとともに、第1および第2のダミー挿入期間を挿入した期間におけるCS信号にもそれぞれ1H分のCS信号ダミー期間を挿入する場合のデータ信号波形、データ信号、ラッチストローブ信号LS、ゲートオンパルスPw、およびCS信号のタイミングチャートを示している。また、図86は、第1のダミー挿入期間および第2のダミー挿入期間のそれぞれを2Hとした場合の駆動例を示している。なお、ゲートオンパルスPwのパルス幅がダブルパルスである点以外は、前記した図26および図30と同様の駆動であるので、ここではその説明を省略する。
[テレビジョン受像機の構成]
次に、本発明に係る液晶表示装置をテレビジョン受像機に使用した例について説明する。図49は、このテレビジョン受像機用の表示装置800の構成を示すブロック図である。この表示装置800は、Y/C分離回路80と、ビデオクロマ回路81と、A/Dコンバータ82と、液晶コントローラ83と、液晶パネル84と、バックライト駆動回路85と、バックライト86と、マイコン(マイクロコンピュータ)87と、階調回路88とを備えている。なお、上記液晶パネル84は、本発明に係る液晶表示装置に対応するものであり、アクティブマトリクス型の画素アレイからなる表示部と、その表示部を駆動するためのソースドライバおよびゲートドライバを含んでいる。
上記構成の表示装置800では、まず、テレビジョン信号としての複合カラー映像信号Scvが外部からY/C分離回路80に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路81にて光の3原色に対応するアナログRGB信号に変換され、さらに、このアナログRGB信号はA/Dコンバータ82により、デジタルRGB信号に変換される。このデジタルRGB信号は液晶コントローラ83に入力される。また、Y/C分離回路80では、外部から入力された複合カラー映像信号Scvから水平および垂直同期信号も取り出され、これらの同期信号もマイコン87を介して液晶コントローラ83に入力される。
液晶コントローラ83は、A/Dコンバータ82からのデジタルRGB信号(前記したデジタルビデオ信号Dvに相当)に基づきドライバ用データ信号を出力する。また、液晶コントローラ83は、液晶パネル84内のソースドライバおよびゲートドライバを上記実施形態と同様に動作させるためのタイミング制御信号を、上記同期信号に基づいて生成し、それらのタイミング制御信号をソースドライバおよびゲートドライバに与える。また、階調回路88では、カラー表示の3原色R,G,Bそれぞれの階調電圧が生成され、それらの階調電圧も液晶パネル84に供給される。
液晶パネル84では、これらのドライバ用データ信号、タイミング制御信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用信号(データ信号、走査信号等)が生成され、それらの駆動用信号に基づき内部の表示部にカラー画像が表示される。なお、この液晶パネル84によって画像を表示するには、液晶パネル84の後方から光を照射する必要がある。この表示装置800では、マイコン87の制御の下にバックライト駆動回路85がバックライト86を駆動することにより、液晶パネル84の裏面に光が照射される。
上記の処理を含め、システム全体の制御はマイコン87が行う。なお、外部から入力される映像信号(複合カラー映像信号)としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号等も使用可能であり、この表示装置800では、様々な映像信号に基づいた画像表示が可能である。
上記構成の表示装置800でテレビジョン放送に基づく画像を表示する場合には、図50に示すように、当該表示装置800にチューナ部90が接続される。このチューナ部90は、アンテナ(不図示)で受信した受信波(高周波信号)の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Scvを取り出す。この複合カラー映像信号Scvは、既述のように表示装置800に入力され、この複合カラー映像信号Scvに基づく画像が当該表示装置800によって表示される。
図51は、上記構成の表示装置をテレビジョン受像機とするときの機械的構成の一例を示す分解斜視図である。図51に示した例では、テレビジョン受像機は、その構成要素として、上記表示装置800の他に第1筐体801および第2筐体806を有しており、表示装置800を第1筐体801と第2筐体806とで包み込むようにして挟持した構成となっている。第1筐体801には、表示装置800で表示される画像を透過させる開口部801aが形成されている。また、第2筐体806は、表示装置800の背面側を覆うものであり、当該表示装置800を操作するための操作用回路805が設けられると共に、下方に支持用部材808が取り付けられている。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
また、本願では説明の便宜上、列方向にデータ信号線、行方向に走査信号線と関連付けているが、画面を90°回転した構成なども含まれることは言うまでもない。
また、本発明にかかる液晶表示装置の駆動方法は、上記課題を解決するために、行方向に伸びる複数の走査信号線と、列方向に伸びる複数のデータ信号線と、上記走査信号線および上記データ信号線の交差部に対応して設けられる複数の画素とを備えるアクティブマトリクス型の液晶表示装置の駆動方法において、上記走査信号線を選択状態とするゲートオンパルスを、上記走査信号線に順次印加する走査信号駆動処理と、1フレーム期間内における所定の複数の水平期間ごとに極性が反転するようにデータ信号を上記データ信号線に印加するデータ信号駆動処理とを含み、上記走査信号駆動処理において、極性反転時点よりも前の時点で印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの最後端が、該ゲートオンパルスが印加される水平期間の終了時点よりも前となっており、該ゲートオンパルスの最後端から、該ゲートオンパルスが印加される水平期間の終了時点までの時間を第1の期間とし、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間を第2の期間とすると、上記第2の期間が上記第1の期間よりも長くなるようにゲートオンパルスが印加される方法である。
また、本発明にかかる液晶表示装置の駆動方法は、上記課題を解決するために、行方向に伸びる複数の走査信号線と、列方向に伸びる複数のデータ信号線と、上記走査信号線および上記データ信号線の交差部に対応して設けられる複数の画素とを備えるアクティブマトリクス型の液晶表示装置の駆動方法において、上記走査信号線を選択状態とするゲートオンパルスを、上記各走査信号線に順次印加する走査信号駆動処理と、1フレーム期間内における所定の複数の水平期間ごとに極性が反転するようにデータ信号を上記データ信号線に印加するデータ信号駆動処理とを含み、上記走査信号駆動処理において、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間が、水平期間から水平帰線期間を引いた期間としての水平表示期間の時間以上となるようにゲートオンパルスが印加される方法である。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号駆動部が、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間が、0.8msec以下となるようにゲートオンパルスを印加する構成としてもよい。
上記の構成では、極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスは、極性反転時点から所定の時間後にゲートオンされている。この場合、極性反転前に表示が行われる走査信号線上の画素と、極性反転後に表示が行われる走査信号線上の画素とで、表示タイミングのずれが生じることになる。このずれが0.8msecよりも大きくなると、後述する官能試験に示すように、テアリングが視認されやすくなる。すなわち、上記の構成のように、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間を0.8msec以下とすれば、テアリングの問題が生じ難い、良好な表示を行うことが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号駆動部が、全ての走査信号線に対して、同じパルス幅の上記ゲートオンパルスを印加する構成としてもよい。
上記の構成によれば、各走査信号線に印加されるゲートオンパルスのパルス幅が全て等しくなるので、各画素に対する充電条件が均一となる。よって、表示画面全体でより均一な表示が行われることにより、表示品位をより良好にすることが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号線が1以上のブロックに分かれているとともに、各ブロックに含まれる走査信号線が、さらに複数のグループに分かれており、上記走査信号駆動部が、上記走査信号線を上記ブロック単位で順次走査するとともに、各ブロックの走査においては、上記走査信号線の各グループに対する走査を順次行うことによって飛び越し走査方式による駆動を行い、上記データ信号駆動部が、走査が行われる上記走査信号線のグループの切り替わり時点で極性が反転するようにデータ信号を上記データ信号線に印加する構成としてもよい。
上記の構成によれば、飛び越し走査方式の場合、表示上、画素にかかる電圧は1行毎に極性反転するため、順次走査方式と比べて、フリッカを低減でき、また、上下画素のカップリング容量によるムラも低減できる。上記問題を抑制できることにより、順次走査方式における極性反転周期の長さにくらべ、飛び越し走査における極性反転周期の長さを長くしやすいため、消費電力の低減およびデータ信号駆動部の発熱を抑制しやすい。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号線を分割するブロックの数が1つである構成としてもよい。
上記の構成によれば、データ信号線毎にデータ信号の極性が反転する駆動を実現することができる。また極性反転する行が画面の端となるため、ムラを目立たなくできる。また、消費電力の低減、およびデータ信号駆動部の発熱の抑制をより効果的に実現できる。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号線を分割するブロックの数が2つ以上である構成としてもよい。
上記の構成によれば、走査信号線が複数のブロックに分かれており、各ブロック単位で飛び越し走査方式による駆動が行われることになる。この場合、走査信号線全体で飛び越し走査方式による駆動が行われる場合と比較して、各ブロック内でのグループ間での走査タイミングの差を小さくすることができる。よって、後述するコーミングの発生を抑制することができるので、表示品位をより良好にすることが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記各ブロックに含まれる走査信号線が、奇数行目の走査信号線からなる第1のグループと、偶数行目の走査信号線からなる第2のグループとに分かれており、上記走査信号駆動部が、隣接する2つのブロックにおいて、先行して走査が行われるブロックで後に走査が行われるグループが第1のグループである場合に、次に走査が行われるブロックで先に走査が行われるグループを第1のグループとし、先行して走査が行われるブロックで後に走査が行われるグループが第2のグループである場合に、次に走査が行われるブロックで先に走査が行われるグループを第2のグループとして走査を行うとともに、上記データ信号駆動部が、各ブロック内で走査されるグループが切り替わるときにデータ信号の極性を反転させるとともに、隣接する2つのブロック間で走査されるブロックが切り替わるときにはデータ信号の極性を反転させない構成としてもよい。
上記の構成によれば、第1のグループまたは第2のグループの走査信号線に対する走査が、隣接する2つのブロックにまたがって連続して行われることになり、この間は極性反転が行われないことになる。よって、隣接する2つのブロック間で走査されるブロックが切り替わるときに極性を反転させる場合と比較して、極性を反転させる回数を減らすことができ、消費電力を低減することができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記データ信号駆動部に対してデータ信号を供給するとともに、上記データ信号駆動部がデータ信号をデータ信号線に印加するタイミングを制御するデータ信号印加制御信号を上記データ信号駆動部に対して入力する表示制御回路をさらに備え、上記表示制御回路が、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間に、上記データ信号印加制御信号を上記データ信号駆動部に対して入力しない構成としてもよい。
上記の構成によれば、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間において書き込まれるべきデータ信号が、該ゲートオンパルスによって書き込みが行われる期間において印加されることになる。よって、表示が行われるべきデータが省かれることなく、適切に表示を行うことが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号駆動部に対して、1フレーム期間毎に所定期間だけアサートされる信号としてのゲートスタートパルス信号、水平同期信号に基づいて生成されるゲートクロック信号、および、ゲートオンパルスの印加を制御する走査信号出力制御信号を入力する表示制御回路をさらに備え、上記走査信号駆動部が、上記ゲートスタートパルス信号を受信すると、上記走査信号出力制御信号がゲートオンパルスの印加を許可している状態である期間において、上記ゲートクロック信号のクロックに従って順次走査信号線に対してゲートオンパルスを印加するとともに、上記表示制御回路が、上記走査信号線の各グループに対応した上記ゲートスタートパルス信号、上記ゲートクロック信号、および上記走査信号出力制御信号をそれぞれ出力する構成としてもよい。
上記の構成によれば、ゲートスタートパルス信号、ゲートクロック信号、および走査信号出力制御信号が、走査信号線の各グループに対応した信号としてそれぞれ独立して走査信号駆動部に入力されることになる。よって、各グループごとにゲートオンパルスの印加の仕方を設定することが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記表示制御回路が、各時点において走査を行うべきグループに対応する走査信号出力制御信号をゲートオンパルスの印加を許可している状態とし、走査を行うべきではないグループに対応する走査信号出力制御信号をゲートオンパルスの印加を許可していない状態とすることにより、上記飛び越し走査方式による駆動を上記走査信号駆動部に行わせる構成としてもよい。
上記の構成によれば、各グループに対応した走査信号出力制御信号を、飛び越し走査方式の駆動となるように制御することによって、飛び越し走査方式を実現することができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記表示制御回路が、上記データ信号の極性が反転する時点で、その後に走査を行うべきではないグループに対応するゲートクロック信号を一定の値に保持する構成としてもよい。
上記の構成によれば、データ信号の極性が反転する時点以降で走査を行うべきではないグループに対応する走査信号線に対して走査信号駆動部が動作を行わなくなるので、適切に飛び越し走査方式を実現することができる。なお、ゲートクロック信号を一定の値に保持する際には、ゲートクロック信号をアサートされた状態(Hレベル)で一定としてもよいし、ネゲートされた状態(Lレベル)で一定としてもよい(詳細は後述する)。
また、本発明に係る液晶表示装置は、上記の構成において、上記表示制御回路が、上記データ信号の極性が反転する時点以降で走査を行うべきグループに対応するゲートクロック信号を、該極性が反転する時点から所定の期間が経過するまで一定の値に保持することによって、該極性反転時点に最も近いゲートオンパルスの印加開始時点と該極性反転時点までの時間を確保する構成としてもよい。
上記の構成によれば、ゲートクロック信号のクロックを停止させることによって、極性反転時点から、該極性反転時点以降に印加されるゲートオンパルスのうち、極性反転時点に最も近いゲートオンパルスの印加開始時点までの時間が確保されることになる。よって、ゲートオンパルスの印加制御を各グループ毎に適切に行うことができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号駆動部が、上記走査信号線の各グループに対応したシフトレジスタと、各走査信号線に対応したAND論理演算部とを備え、各シフトレジスタには、上記走査信号線の各グループに対応した上記ゲートスタートパルス信号、および上記ゲートクロック信号がそれぞれ入力され、上記AND論理演算部が、各シフトレジスタの出力と、上記走査信号出力制御信号の論理反転とのAND論理演算を行い、この演算結果をゲートオンパルスとして各走査信号線に出力する構成としてもよい。
上記の構成によれば、シフトレジスタとAND論理演算部という比較的簡素な構成によって、飛び越し走査方式による駆動を適切に行うことが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記走査信号駆動部が、上記走査信号線の各ブロックにおいて、隣接する走査信号線同士の間で、あるグループに属する走査信号線に対するゲートオンパルスの印加時から、該グループとは異なるグループに属する走査信号線に対するゲートオンパルスの印加時までの時間が、0.8msec以下となるようにゲートオンパルスを印加する構成としてもよい。
上記の構成では、各ブロックの走査において、各グループに対する走査を順次行うことによって飛び越し走査方式による駆動が行われている。この場合、隣接する走査信号線同士の間で、あるグループに属する走査信号線に対するゲートオンパルスの印加時から、該グループとは異なるグループに属する走査信号線に対するゲートオンパルスの印加時までにある程度のブランク期間が生じることになる。このブランク期間が0.8msecよりも大きくなると、後述する官能試験に示すように、コーミングが視認されやすくなる。すなわち、上記の構成のように、このブランク期間を0.8msec以下とすれば、コーミングの問題が生じ難い、良好な表示を行うことが可能となる。
また、本発明に係る液晶表示装置は、上記の構成において、上記データ信号駆動部に対してデータ信号を供給するとともに、上記データ信号駆動部がデータ信号をデータ信号線に印加するタイミングを制御するデータ信号印加制御信号を上記データ信号駆動部に対して入力する表示制御回路をさらに備え、上記表示制御回路に、1本のデータ信号線に対応する映像データが外部の信号源から間隔をおいて順次入力されるとともに、該表示制御回路が、極性の反転に応じて複数の映像データごとに組としていくとともに該組内の所定箇所にダミーデータを挿入し、ダミーデータに対応する信号電位の出力にダミー挿入期間を割り当て、各映像データに対応する信号電位の出力に一水平期間を割り当て、該一水平期間を上記間隔よりも短く設定する構成としてもよい。
このように、各映像データの入力間隔(入力されるデータ列に設定された水平期間)よりも各映像データに対応する信号電位が出力される一水平期間を短くすれば、この短縮分の総和によってダミーデータを出力するためのダミー挿入期間を作り出すことができる。これにより、入力される映像データにダミーデータを挿入してこれにダミー挿入期間を割り当てながら、垂直表示期間の増加を抑えることができる。また、データ入出力の時間差の増加も抑えることができ、メモリ(バッファ)使用量を低減することができる。
また、本発明に係る液晶表示装置は、上記の構成において、1組の映像データの数と上記間隔との積が、該組におけるダミーデータに割り当てられた総ダミー挿入期間と上記映像データに割り当てられた総水平期間との和に等しい構成としてもよい。
こうすれば、垂直表示期間を変えることなく(すなわち、垂直帰線期間を減らすことなく)ダミー挿入期間を設ける(挿入する)ことができる。また、データ入出力の時間差が増加していくことがないため、メモリ(バッファ)使用量をより低減することができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記表示制御回路が、各組の先頭にダミーデータを挿入する構成としてもよい。
これにより、極性反転時に生じるデータ信号の波形の鈍りが大きい期間で画素充電が行われないようにした場合でも、データの抜けが生じることなく正確な表示を行うことができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記データ信号駆動部に対してデータ信号を供給するとともに、上記データ信号駆動部がデータ信号をデータ信号線に印加するタイミングを制御するデータ信号印加制御信号を上記データ信号駆動部に対して入力する表示制御回路をさらに備え、上記表示制御回路に、1本のデータ信号線に対応する映像データが外部の信号源から間隔をおいて順次入力されるとともに、該表示制御回路が、極性の反転に応じて複数の映像データごとに組としていき、各組の所定の映像データに対応する信号電位の出力に、一水平期間に加えて1以上のダミー挿入期間を割り当て、同組のその他の各映像データに対応する信号電位の出力に一水平期間を割り当て、構成としてもよい。
このように、実際の出力における一水平期間を、各データの入力間隔(入力されるデータ列に設定された水平期間)よりも短縮すれば、この短縮分の総和によってダミー挿入期間にあてるべき時間を作り出すことができる。これにより、ダミー挿入期間を設けつつ垂直表示期間の増加を抑えることができる。また、データ入出力の時間差の増加も抑えることができ、メモリ(バッファ)使用量を低減することができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記表示制御回路が、1つの組の映像データ数と上記間隔との積が、上記所定のデータに割り当てられた総水平期間と、上記所定のデータに割り当てられた総ダミー挿入期間と、上記その他の各データに割り当てられた総水平期間との和に等しい構成としてもよい。
こうすれば、垂直表示期間を変えることなく(すなわち、垂直帰線期間を減らすことなく)ダミー走査期間を設けることができる。また、データ入出力の時間差が増加していくことがないため、メモリ(バッファ)使用量をより低減することができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記各組の所定のデータは、各組の最初のデータである構成としてもよい。
これにより、極性反転時に生じるデータ信号の波形の鈍りが大きい期間で画素充電が行われないようにした場合でも、データの抜けが生じることなく正確な表示を行うことができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記ダミー走査期間を上記間隔よりも短く設定する構成とすることもできる。
また、本発明に係る液晶表示装置は、上記の構成において、上記ダミー挿入期間は一水平期間に等しい構成としてもよい。こうすれば、各走査期間(ダミー挿入期間・水平期間)が同一となるため、信号処理あるいはそのための構成を簡易化することができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記ダミー挿入期間は一水平期間よりも短い構成としてもよい。こうすれば、水平期間を長くできるため、画素の充電率を高めることができる。
また、本発明に係る液晶表示装置は、上記の構成において、上記ダミー挿入期間は一水平期間よりも長い構成としてもよい。こうすれば、組ごとに信号電位の極性を反転させる構成において、極性反転直後のデータ信号線の充電率を高めることができる。