JP5381251B2 - 半導体装置 - Google Patents

Description

本発明は、トランジスタなどのスイッチ素子を備え、外部回路からスイッチ素子の制御端子に電圧を印加するようにした半導体装置の製造方法に関し、特に、スイッチ素子のスイッチング損失のバラツキ低減にする。

一般に、この種の半導体装置では、制御端子に印加される電圧に応じて第１の端子から第２の端子に電流を流すようにしたスイッチ素子を備えており、このスイッチ素子の制御端子に対して、外部回路から電圧を印加することにより、スイッチ素子をオン状態として第１の端子から第２の端子に電流を流すようにしている（たとえば、特許文献１〜特許文献４等参照）。

ここで、この半導体装置においては、スイッチ素子の制御端子と電気的に接続されたリードフレームなどの接続部が備えられており、外部回路と制御端子とは、この接続部を介して電気的に接続されるようになっている。

特開平９−１３９６６０号公報 特開２００２−８３９６４号公報 特開２００２−２４６５９９号公報 特開２００７−２８８０９４号公報

本発明者は、上記従来技術に基づいて、半導体装置を試作し検討した。図７は、本発明者が試作した試作品としての半導体装置Ｊ１の回路構成を示す回路図である。

この試作品では、半導体プロセスにより製造される半導体チップなどに、スイッチ素子としてのＩＧＢＴ１０が形成されている。このＩＧＢＴ１０において、制御端子であるゲート端子１０ａには、外部回路であるドライブ回路３０から電圧が印加され、その印加電圧に応じて、第１の端子であるコレクタ端子１０ｂから第２の端子であるエミッタ端子１０ｃに電流が流れるようになっている。

ここで、従来では、図７に示されるように、ゲート抵抗３１は、半導体装置Ｊ１に接続されるドライブ回路３０に設けられており、そのゲート抵抗３１は固有値の抵抗を使用している。

このゲート抵抗３１はスイッチング時間・損失等をコントロールすることが可能であるが、ドライブ回路３０に実装されているゲート抵抗３１は固有値を使用しているため、半導体装置Ｊ１に実装されているＩＧＢＴ１０の閾値電圧のバラツキに起因するスイッチング損失にバラツキが生じる。

このスイッチング損失が大きくなると発熱も大きくなるため、半導体装置Ｊ１においては、スイッチ素子１０のサイズを大きくして熱容量を大きくしたり、ヒートシンクを設けたりするなど、装置の体格を大きくする必要があり、小型化、コストダウンができないなどの問題が生じる。

本発明は、上記問題に鑑みてなされたものであり、外部回路からスイッチ素子の制御端子に電圧を印加するようにした半導体装置において、外部回路側の構成を変更することなく、半導体装置側にてスイッチング損失のバラツキの低減が図れるようにすることを目的とする。

上記目的を達成するため、請求項１、３、４に記載の発明においては、スイッチ素子（１０）の制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間に、スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）を設けたことを特徴とする。

それによれば、半導体装置（１００）は、接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間にトリミング抵抗（１ａ、１ｂ）を内蔵するものとなり、このトリミング抵抗（１ａ、１ｂ）は、外部回路（３０）側の構成を変更することなく、半導体装置（１００）側にてスイッチング損失のバラツキの低減が図れる。

ここで、請求項１に記載の発明のように、トリミング抵抗（１ａ、１ｂ）は、それぞれダイオード（１ｃ、１ｄ）が直列に接続された第１のトリミング抵抗（１ａ）と第２のトリミング抵抗（１ｂ）とを備え、第１のトリミング抵抗（１ａ）およびこれに接続されたダイオード（１ｃ）と、第２のトリミング抵抗（１ｂ）およびこれに接続されたダイオード（１ｄ）とが、接続部（３ｅ）と制御端子（１０ａ）との間にて並列に接続されており、第１のトリミング抵抗（１ａ）に接続されたダイオード（１ｃ）と、第２のトリミング抵抗（１ｂ）に接続されたダイオード（１ｄ）とでは、接続部（３ｅ）から制御端子（１０ａ）に向かう方向において極性が反対となるように、各トリミング抵抗（１ａ、１ｂ）とダイオード（１ｃ、１ｄ）との接続が行われているものとしてもよい。

それによれば、スイッチ素子（１０）の制御端子（１０ａ）に電圧を印加するオン時では第１のトリミング抵抗（１ａ）および第２のトリミング抵抗（１ｂ）のうちの一方の抵抗による補正がなされ、電圧を印加しないオフ時では他方の抵抗による補正がなされ、当該電圧のオンとオフとで抵抗値を異ならせることができるため、当該オン時とオフ時とを分けた精密な補正が可能となる。

また、請求項２、３に記載の発明のように、スイッチ素子（１０）の制御端子（１０ａ）に電気的に接続された第１のリードフレーム（３ａ）を備え、接続部を、外部回路（３０）に電気的に接続され第１のリードフレーム（３ａ）に隣り合う第２のリードフレーム（３ｅ）よりなるものとし、トリミング抵抗（１ａ、１ｂ）を、第１及び第２のリードフレーム（３ａ、３ｅ）の間に橋渡しされるように設けられて、第１及び第２のリードフレーム（３ａ、３ｅ）を電気的に接続するものとしてもよい。

それによれば、これら互いに隣り合って配置された両リードフレーム（３ａ、３ｅ）間をトリミング抵抗（１ａ、１ｂ）で接続すればよいため、トリミング抵抗の取り付けが容易になる。

請求項４に記載の発明は、接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間に、スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）が設けられており、トリミング抵抗（１ａ、１ｂ）には、第１のダイオード（１ｃ、１ｄ）が直列に接続されており、トリミング抵抗（１ａ、１ｂ）およびこれに接続された第１のダイオード（１ｃ、１ｄ）と並列に、接続部（３ｅ）と制御端子（１０ａ）との間を短絡する短絡配線（１ｅ）が接続されており、短絡配線（１ｅ）には、第２のダイオードが設けられており、第１のダイオード（１ｃ、１ｄ）と、第２のダイオードとでは、接続部（３ｅ）から制御端子（１０ａ）に向かう方向において極性が反対となっていることを特徴とする。

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

本発明の第１実施形態に係る半導体装置の回路構成を示す回路図である。 第１実施形態に係る半導体装置の概略平面図である。 図２中のＡ−Ａ概略断面図である。 本発明の第２実施形態に係る損失補正部の種々の例を示す図である。 （ａ）は本発明の第３実施形態に係る半導体装置の概略平面図、（ｂ）は（ａ）中の損失補正部近傍の概略断面図である。 第３実施形態の他の例としての半導体装置の概略平面図である。 本発明者の試作品としての半導体装置の回路構成を示す回路図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の回路構成を示す回路図である。本半導体装置１００の回路構成は、上記図７に示される構成に加えて、損失補正部１を独自に備えたものである。

また、図２は、同半導体装置１００の概略平面構成を示す図である。ここで、図２では、モールド樹脂５はその外形を破線で示し、モールド樹脂５の内部に位置する構成要素を、モールド樹脂５を透過して示してある。

図２に示されるように、本実施形態の半導体装置１００は、大きくは、スイッチ素子１０を備える半導体チップ２と、この半導体チップ２を搭載するチップ搭載用リードフレーム３ｃと、半導体チップ２とワイヤ４を介して電気的に接続された接続用リードフレーム３ａ、３ｄ、３ｅと、損失補正部１と、これら半導体チップ２、各リードフレーム３ａ、３ｃ、３ｄ、３ｅ、ワイヤ４および損失補正部１を封止するモールド樹脂５とを備えて構成されている。

この図２に示されるように、接続用リードフレーム３ｄ、３ｅについては、半導体チップ２とは反対側の部位がモールド樹脂５から露出するアウターリードとして構成され、モールド樹脂５内部のインナーリードには、半導体チップ２とワイヤ４で結線され電気的に接続されている。これらワイヤ４は、金やアルミなどの一般的なワイヤボンディングにより形成されたものである。

また、接続用リードフレーム３ａは、その全体がモールド樹脂５に封止されており、モールド樹脂５の内部にて、接続用リードフレーム３ａとこれに隣り合う接続用リードフレーム３ｅとの間には、損失補正部１が橋渡しされている。そして、この損失補正部１を介して当該両リードフレーム３ａ、３ｅは電気的に接続されている。この損失補正部１については、後述する。

半導体チップ２は、図２に示されるチップ搭載用リードフレーム３ｃに搭載されているが、実際には、図２に示される半導体チップ２の面の上方（図２の紙面垂直方向における半導体チップ２の上方）に図示しないもう１個の板状のリードフレームが設けられている。そして、半導体チップ２は、この図示しないリードフレームとチップ搭載用リードフレーム３ｃとの間に挟み込まれた構成とされている。

そして、半導体チップ２と当該半導体チップ２を挟む両リードフレーム３ｃとは、はんだなどにより電気的・機械的および熱的に接続された構成とされている。つまり、本実施形態の半導体装置１００は、半導体チップ２の表裏両面から電気的信号の取り出し、および、放熱が可能な構成とされており、いわゆる両面放熱型のモールドパッケージとして構成されている。

ここで、半導体チップ２は、シリコン半導体基板などに対して半導体プロセスを施すことにより形成されたものであり、半導体チップ２には、スイッチ素子１０やその他の回路構成（図１参照）が形成されている。

図１に示されるように、スイッチ素子１０は、制御端子１０ａに印加される電圧に応じて第１の端子１０ｂから第２の端子１０ｃに電流を流すようにしたものである。ここでは、スイッチ素子１０は、図１に示されるように、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）１０として構成されている。

このＩＧＢＴ１０においては、ゲート端子３ａを制御端子とし、コレクタ端子３ｂを第１の端子、エミッタ端子３ｃを第２の端子とする。ここでは、ゲート端子３ａは、半導体チップ２の表面のパッドからワイヤ４を介して接続用リードフレーム３ａに電気的に接続されている（図２参照）。以下、このゲート端子１０ａと接続されている接続用リードフレーム３ａをゲート接続用リードフレーム３ａという。

また、コレクタ端子１０ｂは、上記半導体チップ２を挟む図示しないリードフレームに電気的に接続されている。具体的には、半導体チップ２の表面に、ＩＧＢＴ１０のコレクタ端子１０ｂと電気的に接続された図示しないコレクタ電極が設けられており、このコレクタ電極が上記図示しないリードフレームに対して導電性のはんだや接着剤などにより電気的に接続されている。

このようにして、当該図示しないリードフレームがコレクタ端子のコレクタ配線として構成されている。そして、当該コレクタ配線としてのリードフレームには、モータやコイルなどの図示しない負荷が電気的に接続され、さらに当該負荷には、当該負荷に電力を供給する図示しない電源が電気的に接続されるものである。

また、エミッタ端子１０ｃは、半導体チップ１を搭載するチップ搭載用リードフレーム３ｃに対して電気的に接続されている。具体的には、このチップ搭載用リードフレーム３ｃに対向する半導体チップ１の表面に、ＩＧＢＴ１０のエミッタ端子１０ｃと電気的に接続された図示しないエミッタ電極が設けられている。そして、このエミッタ電極が当該チップ搭載用リードフレーム３ｃに対して導電性のはんだや接着剤などによって、電気的に接続されている。

このようにして、チップ搭載用リードフレーム３ｃがエミッタ端子のエミッタ配線として構成されている。このエミッタ配線としてのチップ搭載用リードフレーム３ｃは、接地されることにより、ＧＮＤ電位とされるものである。

また、本実施形態のＩＧＢＴ１０は、もちろん一般的なＩＧＢＴでもよいが、ここではマルチエミッタタイプのものであり、図１に示されるように、上記エミッタ端子１０ｃの他に、このエミッタ端子１０ｃに流れる電流に比例した電流が流れるセンスエミッタ端子１０ｄを備えている。

このセンスエミッタ端子１０ｄは、エミッタ端子１０ｃに流れる電流をモニターするものである。このセンスエミッタ端子１０ｄは、半導体チップ２の表面のパッドからワイヤ４を介して、センスエミッタ接続用リードフレーム３ｄに電気的に接続されている（図２参照）。

このようなＩＧＢＴ１０においては、ゲート端子１０ａに印加される電圧がＩＧＢＴ１０の閾値電圧を超えると、オン状態となってコレクタ端子１０ｂからエミッタ端子１０ｃへ電流が流れ、当該電圧がＩＧＢＴ１０の閾値電圧よりも小さいと、当該電流は流れないようになっている。

また、半導体チップ２においては、還流ダイオード２０が設けられている。図１に示されるように、還流ダイオード２０のカソードがＩＧＢＴ１０のコレクタ端子１０ｂに接続され、アノードがエミッタ端子１０ｃに接続されている。この還流ダイオード２０は、ＩＧＢＴ１０に過大な電流が流れるのを防止して、ＩＧＢＴ１０を保護する役割を果たすものである。なお、この還流ダイオード２０が省略された構成でもよい。

ここで、半導体装置１００においては、上述したように、チップ搭載用リードフレーム３ｃの外側にて、ゲート接続用リードフレーム３ａとその隣の接続用リードフレーム３ｅとが、損失補正部１により電気的に接続されている。

ここで、当該隣の接続用リードフレーム３ｅは、ＩＧＢＴ１０のゲート端子１０ａと外部とを電気的に接続する接続部として構成されている。具体的には、ゲート端子１０ａは、ワイヤ４、ゲート接続用リードフレーム３ａ、損失補正部１、当該隣の接続用リードフレーム３ｅを介して、外部と電気的に接続されるようになっている。以下、このリードフレーム３ｅを外部回路接続用リードフレーム３ｅということとする。

この外部回路接続用リードフレーム３ｅは、外部回路としてのドライブ回路３０に電気的に接続されるようになっており、図１ではドライブ回路３０を接続した状態を示している。これによって、ドライブ回路３０は、外部回路接続用リードフレーム３ｅ、損失補正部２、ゲート接続用リードフレーム３ａを介して、ゲート端子１０ａに電気的に接続される。

このドライブ回路３０は、プリント基板などにより構成された回路であり、外部回路接続用リードフレーム３ｅ、損失補正部１、ゲート接続用リードフレーム３ａを介してゲート端子１０ａに電圧を印加し、ＩＧＢＴ１０をオン・オフさせるものである。

このＩＧＢＴ１０の作動を含む本半導体装置１００の作動について図１を参照して述べる。上記ドライブ回路３０からは、たとえば二値の矩形波電圧が入力されて、ＩＧＢＴ１０のオン・オフがなされる。

ここで、オン時には、ドライブ回路３０からＩＧＢＴ１０の閾値電圧を超える電圧をゲート端子１０ａに印加すると、ＩＧＢＴ１０の作動によりコレクタ端子１０ｂからエミッタ端子１０ｃへ電流が流れる。それにより、コレクタ端子１０ｂに接続された上記負荷が作動する。

一方、オフ時には、ドライブ回路３０からゲート端子１０ａに印加する電圧を、ＩＧＢＴ１０の閾値電圧より小さくする。それにより、コレクタ端子１０ｂからエミッタ端子１０ｃへ電流は流れなくなり、上記負荷の作動が停止する。

ここで、本実施形態においても、上記図７の場合と同様に、ドライブ回路３０に固有値のゲート抵抗３１が設けられており、このゲート抵抗３１だけでは、上記したようなＩＧＢＴ１０の閾値電圧のバラツキに起因するスイッチング損失バラツキを低減することは難しい。

そこで、本実施形態では、上記したように半導体装置１００に損失補正部１を設けて、このスイッチング損失バラツキの対策を施している。ここで、図３は、図２中の一点鎖線Ａ−Ａに沿った断面構成を示す概略断面図であり、この図３および上記図１、図２を参照し、損失補正部１について述べる。

図１に示されるように、損失補正部１は、トリミング抵抗１ａ、１ｂとダイオード１ｃ、１ｄとを備えている。トリミング抵抗１ａ、１ｂは、レーザトリミングなどにより切れ込みを入れることで抵抗値を調整可能な抵抗体であり、たとえばチップ抵抗や薄膜・厚膜の抵抗体などが挙げられる。

このトリミング抵抗１ａ、１ｂは、接続部である外部回路接続用リードフレーム３ｅとゲート端子（制御端子）１０ａとの間に設けられ、ＩＧＢＴ１０のスイッチング損失のバラツキを補正するものである。具体的には、トリミング抵抗１ａ、１ｂは、上記オン・オフ時におけるスイッチング損失のバラツキを吸収するようにトリミングされ、当該バラツキの補正がなされている。

また、ダイオード１ｃ、１ｄとしては、半導体ダイオードなど、整流作用を有する一般的なものを採用できる。そして、本実施形態の損失補正部１においては、図１に示されるように、トリミング抵抗１ａ、１ｂは、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間で並列に接続された第１のトリミング抵抗１ａと第２のトリミング抵抗１ｂとよりなる。

そして、第１のトリミング抵抗１ａ、第２のトリミング抵抗１ｂのそれぞれには、ダイオード１ｃ、１ｄが直列に接続されている。ここで、第１のトリミング抵抗１ａに接続されたダイオード１ｃを第１のダイオード１ｃ、第２のトリミング抵抗１ｂに接続されたダイオード１ｄを第２のダイオード１ｄとする。

具体的に、第１のトリミング抵抗１ａの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側は第１のダイオード１ｃのアノードに接続され、第１のダイオード１ｃのカソードはゲート接続用リードフレーム３ａに接続されている。

一方、第２のトリミング抵抗１ｂの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側は第２のダイオード１ｄのカソードに接続され、第２のダイオード１ｄのアノードはゲート接続用リードフレーム３ａに接続されている。

このように、第１のトリミング抵抗１ａおよびこれに直列接続された第１のダイオード１ｃの組と、第２のトリミング抵抗１ｂおよびこれに直列接続された第２のダイオード１ｄの組とは、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａ（つまりゲート端子１０ａ）との間にて並列に接続されている。

そして、第１のダイオード１ｃと第２のダイオード１ｄとでは、外部回路接続用リードフレーム３ｅからゲート接続用リードフレーム３ａ（つまりゲート端子１０ａ）に向かう方向において極性が反対とされている。

この場合、上記オン時では、ドライブ回路３０からの電流は、外部回路接続用リードフレーム３ｅから第１のトリミング抵抗１ａ、第１のダイオード１ｃを通ってゲート端子１０ａに流れるが、第２のトリミング抵抗１ｂ、第２のダイオード１ｄの方には流れない。一方、上記オフ時には、第１のトリミング抵抗１ａ、第１のダイオード１ｃには電流が流れずに、第２のトリミング抵抗１ｂ、第２のダイオード１ｄの方に流れる。

また、上述したが、このような損失補正部１は、図１および図３に示されるように、上記外部回路接続用リードフレーム３ｅとこれに隣り合うゲート接続用リードフレーム３ａとの間に橋渡しされ、これら互いに隣り合って配置された両リードフレーム３ａ、３ｅを電気的に接続している。

具体的には、損失補正部１は、たとえばトリミング抵抗１ａ、１ｂおよびダイオード１ｃ、１ｄを絶縁性のセラミック基板上に形成して互いに電気的に接続したモジュールよりなる。

そして、このモジュールを、図３に示されるように、導電性のバンプやはんだ、接着剤などよりなる導電性接続部材４０を介して、当該両リードフレーム３ａ、３ｅに電気的に接続することで、損失補正部１の設置が行われている。

このように、本実施形態によれば、接続部である外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間にトリミング抵抗１ａ、１ｂを設けることで、半導体装置１００は、当該接続部３ｅとゲート端子１０ａとの間にトリミング抵抗１ａ、１ｂを内蔵するものとされている。

そして、このトリミング抵抗１ａ、１ｂはスイッチ素子であるＩＧＢＴ１０のスイッチング損失のバラツキを吸収するようにトリミングされたものにできる。そのため、ドライブ回路３０側の構成の変更、たとえばゲート抵抗３１を変更することなく、半導体装置１００側にて上記閾値電圧バラツキに起因するスイッチング損失バラツキの低減が図れる。

また、本実施形態によれば、上述したように、直列接続されたトリミング抵抗１ａ、１ｂおよびダイオード１ｃ、１ｄよりなる２個の組が、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間にて並列に接続され、且つ、互いの組のダイオード１ｃ、１ｄ同士が、外部回路接続用リードフレーム３ｅからゲート接続用リードフレーム３ａに向かう方向において極性が反対とされている。

それによれば、ＩＧＢＴ１０のゲート端子１０ａに電圧を印加するオン時では、第１のトリミング抵抗１ａによる補正がなされ、電圧を印加しないオフ時では、第２のトリミング抵抗１ｂによる補正がなされる。

そのため、第１のトリミング抵抗１ａと第２のトリミング抵抗１ｂとで互いの抵抗値を異ならせれば、当該電圧のオンとオフとでトリミング抵抗の抵抗値を異ならせることができ、当該オン時とオフ時とを分けた精密な補正を行うことが可能となる。

なお、上記図１における互いの組のダイオード１ｃ、１ｄの向きを、当該図１の向きとは反対にして、オンとオフとで電流の流れる抵抗を図１とは逆にしてもよい。つまり、オン時では、第２のトリミング抵抗１ｂによる補正がなされ、オフ時では第１のトリミング抵抗１ａによる補正がなされるようにしてもよい。

次に、本実施形態の半導体装置１００の製造方法について述べる。まず、チップ搭載用リードフレーム３ｃに、はんだ等のダイボンド材を介して半導体チップ２を搭載し、接続用リードフレーム３ａ、３ｄと半導体チップ２との間でワイヤボンディングを行う。

一方で、ゲート接続用リードフレーム３ａと外部回路接続用リードフレーム３ｅとの間に、損失補正部１を橋渡すように搭載する。その後、上記図示しないリードフレームを用い、チップ搭載用リードフレーム３ｃとともに、半導体チップ２を挟み込む
こうして、上記両リードフレーム３ａと３ｅとの間に、トリミング抵抗１ａ、１ｂを含む損失補正部１が設けられ、トリミング抵抗１ａ、１ｂを介して両リードフレーム３ａと３ｅとが電気的に接続される。

その後、ＩＧＢＴ１０の閾値電圧を測定し、求められた値に基づいて、トリミング抵抗１ａ、１ｂをトリミングし、抵抗値を調整する。たとえば、当該閾値電圧が大きい方にばらつくときにはトリミング抵抗１ａ、１ｂの抵抗値を小さくし、当該閾値電圧が小さい方にばらつくときには、トリミング抵抗１ａ、１ｂの抵抗値を大きくするように、トリミングを行う。

このようにすることで、ＩＧＢＴ１０のスイッチング損失のバラツキを補正する。その後、このものを、金型成形法などによってモールド樹脂５で封止することにより、本実施形態の半導体装置１００ができあがる。

以上のように、本実施形態によれば、スイッチ素子であるＩＧＢＴ１０の閾値電圧バラツキに伴って、スイッチング損失にバラツキが生じても、各素子に対応して補正されたトリミング抵抗１ａ、１ｂが備えてあるので、ドライブ回路３０側からみれば、どの半導体装置１００もスイッチング損失バラツキの小さいものとみなせるとともに、システム全体からみても半導体装置１００の損失バラツキが小さくなり使いやすい。また、当該損失バラツキが小さいので当該損失の冗長分を考慮する必要がなくなるので、スイッチ素子の小型化も実現することができ、コストダウンにつながる。

（第２実施形態）
本発明の第２実施形態では、上記損失補正部１の変形例を示す。図４（ａ）、（ｂ）、（ｃ）は、損失補正部１の種々の変形例を示す図であり、これらは上記第１実施形態の損失補正部１に置き換えて適用できるものである。

上記図１では、損失補正部１は、トリミング抵抗１ａ、１ｂとこれに直列接続されたダイオード１ｃ、１ｄより構成されたが、図４（ａ）の例のように、トリミング抵抗１ａのみよりなる損失補正部１であってもよい。この場合も、上記同様に、トリミングによる補正を行うことにより、上記オン・オフ時におけるスイッチング損失のバラツキを低減することができる。

図４（ｂ）、（ｃ）に示される例では、損失補正部１は、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間で直列に接続されたトリミング抵抗１ａおよびダイオード１ｃの１組と、両リードフレーム３ａ、３ｅ間を短絡する短絡配線１ｅとが並列に接続されてなる。なお、図４（ｂ）、（ｃ）に示されるように、短絡配線１ｅには、ダイオードが設けられている。

ここで、図４（ｂ）では、トリミング抵抗１ａの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側はダイオード１ｃのアノードに接続され、ダイオード１ｃのカソードはゲート接続用リードフレーム３ａに接続されている。そのため、この例では、上記オン時のみトリミング抵抗１ａによる補正が可能とされている。

一方、図４（ｃ）では、トリミング抵抗１ｂの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側はダイオード１ｄのカソードに接続され、ダイオード１ｄのアノードはゲート接続用リードフレーム３ａに接続されている。そのため、この例では、上記オフ時のみトリミング抵抗１ｂによる補正が可能とされている。

なお、これら図４（ａ）〜（ｃ）に示される各例についても、上記同様に、たとえばトリミング抵抗１ａ、１ｂおよびダイオード１ｃ、１ｄを絶縁性のセラミック基板上に形成してモジュール化し、このモジュール化された損失補正部１を、当該両リードフレーム３ａ、３ｅに電気的に接続すればよい。

（第３実施形態）
上記第１実施形態では、半導体装置を製造するにあたって、半導体チップ２の搭載、ワイヤボンディング、損失補正部１の設置を行い、次に、トリミングによるトリミング抵抗１ａ、１ｂの抵抗値調整を行い、その後、モールド樹脂５による封止を行っていたが、損失補正部１の設置およびトリミングは、モールド後に行ってもよい。

本発明の第３実施形態は、半導体チップ２の搭載、ワイヤボンディング、モールドを行った後、損失補正部１の設置およびトリミングを行って、半導体装置を製造する例を示すものである。

図５において（ａ）は本実施形態の半導体装置の概略平面図、（ｂ）は（ａ）中の一点鎖線Ｂ−Ｂに沿った断面のうち損失補正部１近傍の概略断面図である。

図５に示される例では、上記同様に、半導体チップ２の搭載、ワイヤボンディングを行った後、損失補正部１を接続する両接続用リードフレーム３ａ、３ｅの部分が露出するように、モールド樹脂５による封止を行う。

ここでは、上記第１実施形態の半導体装置に対して、モールド樹脂５の一部を切り欠きし、この切り欠き部にて損失補正部１を露出させた構成としている。そのため、損失補正部１は、モールド樹脂５の平面形状の内側に位置するものされている。なお、このようなモールド樹脂５の成形は、モールド金型の形状を変更する等により容易に行える。

このモールド後に、図５に示されるように、たとえば導電性接続部材４０を介して、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとに、損失補正部１を接続する。その後、損失補正部１のトリミング抵抗をトリミングし、上記同様の補正を行うことで、半導体装置ができあがる。この場合、損失補正部１はモールド樹脂５より露出した構成となる。

このように、本実施形態の製造方法によっても、接続部３ｅとゲート端子１０ａとの間すなわち上記両接続用リードフレーム３ａ、３ｅの間に、トリミング抵抗１ａ、１ｂを設け、これを介して当該両リードフレーム３ａ、３ｅを電気的に接続した後、ＩＧＢＴ１０のスイッチング損失のバラツキを補正するように、トリミング抵抗をトリミングするため、ドライブ回路３０側の構成を変更することなく、半導体装置側にてスイッチング損失のバラツキの低減が図れる。

図６は、本実施形態の他の例としての半導体装置の概略平面構成を示す図である。上記図５の例では、モールド樹脂５の切り欠き部にて損失補正部１を露出させることで、損失補正部１をモールド樹脂５の平面形状の内側に位置させたが、図６に示される例では、損失補正部１を、モールド樹脂５の平面形状の外側に突出させて配置している。

この場合、ゲート接続用リードフレーム３ａについてもモールド樹脂５より突出するアウターリードを構成し、外部回路接続用リードフレーム３ｅおよびゲート接続用リードフレーム３ａの両者のアウターリードに、損失補正部１を接続するようにしている。そのため、この例においても、モールド後に、トリミング抵抗の配置およびトリミングを行うという本実施形態の製造方法を適用することができる。

（他の実施形態）
なお、上記各実施形態では、スイッチ素子１０は、ゲート端子１０ａを制御端子とし、コレクタ端子１０ｂを第１の端子、エミッタ端子１０ｃを第２の端子とするＩＧＢＴ１０であったが、これに限定されるものではない。

スイッチ素子１０は、制御端子に印加される電圧に応じて第１の端子から第２の端子に電流を流すようにしたものであればよく、たとえば、ベース端子を制御端子とし、コレクタ端子を第１の端子、エミッタ端子を第２の端子とするバイポーラトランジスタなどでもよい。

また、スイッチ素子の制御端子と外部回路とを電気的に接続する接続部や、スイッチ素子の各端子としては、上記したリードフレームに限定されるものではなく、適宜変更が可能である。たとえば、接続部としてはフレキシブル配線などであってもよい。

また、損失補正部１としては、少なくともトリミング抵抗を備えるものであればよく、トリミング抵抗やダイオードの接続構成等については、上記各実施形態に限定されるものではない。また、半導体装置としては、モールド樹脂５で封止されないもの、たとえば上記図１においてモールド樹脂５を省略した構成であってもよい。

１ 損失補正部
１ａ 第１のトリミング抵抗
１ｂ 第２のトリミング抵抗
１ｃ 第１のダイオード
１ｄ 第２のダイオード
３ａ 制御端子としてのゲート接続用リードフレーム
３ｂ 第１の端子としてのコレクタ端子
３ｃ 第２の端子としてのエミッタ端子であるチップ搭載用リードフレーム
３ｅ 接続部としての外部回路接続用リードフレーム
１０ スイッチ素子としてのＩＧＢＴ
３０ 外部回路としてのドライブ回路

Claims (4)

1. 制御端子（１０ａ）に印加される電圧に応じて第１の端子（１０ｂ）から第２の端子（１０ｃ）に電流を流すようにしたスイッチ素子（１０）と、
   前記スイッチ素子（１０）の前記制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とを備え、
   前記接続部（３ｅ）を介して外部回路（３０）から前記スイッチ素子（１０）の前記制御端子（１０ａ）に前記電圧を印加するようにした半導体装置において、
   前記接続部（３ｅ）と前記スイッチ素子（１０）の前記制御端子（１０ａ）との間に、前記スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）が設けられており、
   前記トリミング抵抗（１ａ、１ｂ）は、それぞれダイオード（１ｃ、１ｄ）が直列に接続された第１のトリミング抵抗（１ａ）と第２のトリミング抵抗（１ｂ）とを備え、
   前記第１のトリミング抵抗（１ａ）およびこれに接続された前記ダイオード（１ｃ）と、前記第２のトリミング抵抗（１ｂ）およびこれに接続された前記ダイオード（１ｄ）とは、前記接続部（３ｅ）と前記制御端子（１０ａ）との間にて並列に接続されており、
   前記第１のトリミング抵抗（１ａ）に接続された前記ダイオード（１ｃ）と、前記第２のトリミング抵抗（１ｂ）に接続された前記ダイオード（１ｄ）とでは、前記接続部（３ｅ）から前記制御端子（１０ａ）に向かう方向において極性が反対となるように、前記各トリミング抵抗（１ａ、１ｂ）と前記ダイオード（１ｃ、１ｄ）との接続が行われていることを特徴とする半導体装置。
2. 前記スイッチ素子（１０）の前記制御端子（１０ａ）に電気的に接続された第１のリードフレーム（３ａ）を備え、
   前記接続部は、前記外部回路（３０）に電気的に接続され前記第１のリードフレーム（３ａ）に隣り合う第２のリードフレーム（３ｅ）よりなり、
   前記トリミング抵抗（１ａ、１ｂ）は、前記第１及び第２のリードフレーム（３ａ、３ｅ）の間に橋渡しされるように設けられ、前記第１及び第２のリードフレーム（３ａ、３ｅ）を電気的に接続していることを特徴とする請求項１に記載の半導体装置。
3. 制御端子（１０ａ）に印加される電圧に応じて第１の端子（１０ｂ）から第２の端子（１０ｃ）に電流を流すようにしたスイッチ素子（１０）と、
   前記スイッチ素子（１０）の前記制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とを備え、
   前記接続部（３ｅ）を介して外部回路（３０）から前記スイッチ素子（１０）の前記制御端子（１０ａ）に前記電圧を印加するようにした半導体装置において、
   前記接続部（３ｅ）と前記スイッチ素子（１０）の前記制御端子（１０ａ）との間に、前記スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）が設けられており、
   前記スイッチ素子（１０）の前記制御端子（１０ａ）に電気的に接続された第１のリードフレーム（３ａ）を備え、
   前記接続部は、前記外部回路（３０）に電気的に接続され前記第１のリードフレーム（３ａ）に隣り合う第２のリードフレーム（３ｅ）よりなり、
   前記トリミング抵抗（１ａ、１ｂ）は、前記第１及び第２のリードフレーム（３ａ、３ｅ）の間に橋渡しされるように設けられ、前記第１及び第２のリードフレーム（３ａ、３ｅ）を電気的に接続していることを特徴とする半導体装置。
4. 制御端子（１０ａ）に印加される電圧に応じて第１の端子（１０ｂ）から第２の端子（１０ｃ）に電流を流すようにしたスイッチ素子（１０）と、
   前記スイッチ素子（１０）の前記制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とを備え、
   前記接続部（３ｅ）を介して外部回路（３０）から前記スイッチ素子（１０）の前記制御端子（１０ａ）に前記電圧を印加するようにした半導体装置において、
   前記接続部（３ｅ）と前記スイッチ素子（１０）の前記制御端子（１０ａ）との間に、前記スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）が設けられており、
   前記トリミング抵抗（１ａ、１ｂ）には、第１のダイオード（１ｃ、１ｄ）が直列に接続されており、
   前記トリミング抵抗（１ａ、１ｂ）およびこれに接続された前記第１のダイオード（１ｃ、１ｄ）と並列に、前記接続部（３ｅ）と前記制御端子（１０ａ）との間を短絡する短絡配線（１ｅ）が接続されており、
   前記短絡配線（１ｅ）には、第２のダイオードが設けられており、
   前記第１のダイオード（１ｃ、１ｄ）と、前記第２のダイオードとでは、前記接続部（３ｅ）から前記制御端子（１０ａ）に向かう方向において極性が反対となっていることを特徴とする半導体装置。

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