JP4050763B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4050763B2 JP4050763B2 JP2005360738A JP2005360738A JP4050763B2 JP 4050763 B2 JP4050763 B2 JP 4050763B2 JP 2005360738 A JP2005360738 A JP 2005360738A JP 2005360738 A JP2005360738 A JP 2005360738A JP 4050763 B2 JP4050763 B2 JP 4050763B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- output
- chip driver
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Description
この発明は、チップ内部のデータを外部に出力するオフチップドライバ回路を有する半導体集積回路に係り、特にオフチップドライバ回路におけるデータ出力制御に用いる内部クロックを発生するオフチップドライバ用制御信号発生回路を備えた半導体集積回路に関する。
DRAMなどの半導体メモリを始めとする半導体集積回路のI/O部では、近年、外部クロックの立上がりと立ち下がりの両方のエッジに同期してデータの入出力を行なうようにしている。このような方式をDDR(Double Data Rate)方式と称しており、外部クロックの立上がりと立ち下がりのいずれか一方のエッジに同期してデータの入出力を行う場合に比べて、2倍の速度でデータの入出力を行うことができる。
また、外部クロックの立上がりと立ち下がりの両方のエッジに同期してデータの入出力を行なうために、チップ内部では、外部クロックの立上がりエッジに同期した内部クロックTuと、外部クロックの立下がりエッジに同期した内部クロックTdと、外部クロックの立上がりと立ち下がりの両エッジに同期した内部クロックTwの3種類を発生する。
また、チップのI/O部に設けられているデータ出力回路であるオフチップドライバ(off chip driver、OCD)回路において、データの出力制御を行う内部クロックの入力からデータ出力までの遅延時間が大きい場合に、このOCD回路における上記遅延時間を考慮して上記内部クロックを発生させる必要がある。すなわち、OCD回路における遅延時間が無視できない場合には、このOCD回路の動作を制御するための内部クロックを、OCD回路における遅延時間分だけ先行して発生させる必要がある。
ところで、外部クロックに対して内部クロックの同期を取るための同期回路方式は種々考えられているが、なかでも、非特許文献1で用いられるSMD(Synchronous Mirror Delay)や特許文献1に開示されているSTBD(Synchronous Traced Backward Delay)等を含むSAD(Synchronous Adjustable Delay、同期型調整遅延回路)方式は、同期速度が速く、消費電力が少ないことからよく用いられている。
ここで、特許文献1に開示されているSAD方式の同期回路の原理について説明する。
図19はSAD方式の同期回路のブロック図である。
この同期回路は、入力バッファ11、ディレイモニタ回路12、多段縦続接続された複数の単位遅延素子13で構成された前進パルス用遅延線14、前進パルス用遅延線14内の単位遅延素子13と同数の多段縦続接続された単位遅延素子15で構成された後退パルス用遅延線16、前進パルス用遅延線14内及び後退パルス用遅延線16内にそれぞれ設けられた単位遅延素子と同数の状態保持回路(図示せず)を有し、前進パルス用遅延線14におけるパルス遅延状態に応じて後退パルス用遅延線16におけるパルス遅延動作を制御する制御回路17、及び後退パルス用遅延線16からの出力が入力される出力バッファ18とから構成されている。なお、図19において、前進パルス用遅延線14、後退パルス用遅延線16及び制御回路17からなる回路はSAD回路SADと称されている。
図20は、図19に示した同期回路の動作の一例を示すタイミングチャートである。いま、図20に示すように周期τを有する外部クロックCKが入力バッファ11に入力された場合を考える。外部クロックCKは、入力バッファ11により波形整形及び増幅され、パルスCLKとして出力される。いま、入力バッファ11における遅延時間をD1とすると、図20に示すようにパルスCLKは、外部クロックCKに対してD1だけ遅延する。入力バッファ11から出力されるパルスCLKは、ディレイモニタ回路12及びSAD回路SADの制御回路17に入力される。
ディレイモニタ回路12は、入力バッファ11における遅延時間D1と、出力バッファ18における遅延時間D2の和に等しい遅延時間A(=D1+D2)を持つ。従って、ディレイモニタ回路12から出力されるパルスは、図20に示すように、入力バッファ11から出力されるパルスCLKからAの期間遅れて、前進パルス用遅延線14に信号Dinとして入力される。
前進パルス用遅延線14は、前述したように多段縦続接続された複数の単位遅延素子13で構成されている。そして、次のサイクルのパルスCLKが制御回路17に入力されるまでの期間、信号Dinがこれら多段縦続接続された複数の単位遅延素子13により順次遅延される。また、後退パルス用遅延線16は制御回路17に次のサイクルのパルスCLKが入力された後にこの次のサイクルのパルスCLKを順次遅延するが、その遅延動作は制御回路17によって制御される。ここで、制御回路17は、前進パルス用遅延線14における前進パルスの伝播状態に基づいて、後退パルスの伝播時間が前進パルスの伝播時間と等しくなるように、後退パルス用遅延線16の動作を制御する。従って、次のサイクルのパルスCLKは、後退パルス用遅延線16により(τ−A)の時間だけ遅延される。後退パルス用遅延線16からの出力Doutは出力バッファ18によってD2の時間だけ遅延され、内部クロックCK′として出力される。
ここで、外部クロックCKが入力してから内部クロックCK′が出力されるまでの遅延時間をΔtotalとすると、Δtotalは下記のように表される。
Δtotal=D1+A+2(τ−A)+D2 … (1)
ここで、D1+D2=Aなので、Δtotalは2τとなり、内部クロックCK′は外部クロックCKの3クロック目から外部クロックCKに同期したものとなる。
ここで、D1+D2=Aなので、Δtotalは2τとなり、内部クロックCK′は外部クロックCKの3クロック目から外部クロックCKに同期したものとなる。
また、図19の同期回路において、後退パルス用遅延線16における単位遅延素子15の数を前進パルス用遅延線14における単位遅延素子13の数の半数に減らして後退パルス用遅延線16における遅延時間が前進パルス用遅延線14における遅延時間の半分になるように設定し、かつディレイモニタ回路12における遅延時間を図19の場合の2倍の遅延時間(2A)に設定すると、内部クロックCK′は外部クロックCKに対して180°シフトしたものとなる。
図21は、このようなSAD方式の同期回路を用いて構成した従来のオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックCKからこの外部クロックCKに同期した内部クロックTuを発生する同期回路21と、外部クロックCKからこの外部クロックCKに対して位相が180°シフトした内部クロックTdを発生する同期回路22と、上記内部クロックTuとTdとが入力され内部クロックTwを発生するOR回路23と、上記内部クロックTwから外部クロックCKの2倍の周波数を持つ内部クロックTxを発生する同期回路24とから構成されている。
上記同期回路21は、図22に示すように、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD1及び出力バッファ18で構成されている。この同期回路21では、ディレイモニタ回路12はそれぞれ1個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。そして、この同期回路21からは、外部クロックCKに同期した内部クロックTuが出力される。
上記同期回路22は、図23に示すように、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD2及び出力バッファ18で構成されている。この同期回路21では、ディレイモニタ回路12はそれぞれ2個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。また、SAD回路SAD2の後退パルス用遅延線16の単位遅延素子の数は単位遅延素子の数の半数に減らされている。従って、この同期回路22からは、外部クロックCKに対して位相が180°シフトした内部クロックTdが出力される。
そして、上記両内部クロックTu、Tdが図21中のOR回路23に入力されることにより、外部クロックCKの2倍の周波数を持つ内部クロックTwが出力される。ただし、このOR回路23から出力される内部クロックTwは、このOR回路23における信号遅延時間を含んでいるために、オフチップドライバ回路を制御するための制御クロックとして用いることはできない。
そこで、OR回路23から出力される内部クロックTwを同期回路24に入力し、ここでOR回路23における信号遅延時間を補償した内部クロックTxを得るようにする。
この同期回路24は、図24に示すように、ディレイモニタ回路12、SAD回路SAD3及び出力バッファ18で構成されている。この場合、ディレイモニタ回路12はOR回路23と等価な遅延時間を持つOR回路25と出力バッファ18と等価な遅延時間を持つ出力バッファ26とから構成されている。
図24に示す同期回路24では、図21中のOR回路23における信号遅延時間と内部クロックTxを出力する出力バッファ18における信号遅延時間とが補償され、外部クロックCKの2倍の周波数を持つ内部クロックTxが得られる。
ところで、内部クロックTxはチップの各部分に分配されるために大きな駆動能力を持っていなければならない。このため、同期回路24内の出力バッファ18としては大きなバッファ能力を持つものが必要となり、この出力バッファ18における遅延時間を補償するためにも、図24に示すようなSAD回路を用いた同期回路24が必要となる。
また、OCDにおける遅延時間が大きく、外部クロックに対してその遅延量だけ内部クロックTxを先行させる必要がある場合にも、この同期回路24が必要となる。
T.Saeki et al. "A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay" ISSCC Digest of technical papers 特開平10−69326号公報
T.Saeki et al. "A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay" ISSCC Digest of technical papers
ところで、各同期回路では同期が合っていても、それぞれの同期回路ではオフセットとしての同期誤差が存在している。例えば、図22中のSAD回路SAD1がΔτ1、図23中のSAD回路SAD2がΔτ2の同期誤差を含んでいたとする。この場合には、図25のタイミングチャートに示すように、内部クロックTuは、破線で示す同期誤差のない理想の内部クロックTuに対してΔτ1の同期誤差が生じる。同様に、内部クロックTdについても、同期誤差のない破線で示す理想の内部クロックTdに対してΔτ2の同期誤差が生じる。そして、両内部クロックTu、TdのOR論理を取った後の内部クロックTwは、周期がτ1とτ2で交互に変動することになる。なお、上記両周期τ1、τ2はそれぞれ次式で表される。
τ1=(1/2)τ+(Δτ1−Δτ2) … (2)
τ2=(1/2)τ−(Δτ1−Δτ2) … (3)
そして、図25中のC1で示される周期τ1の内部クロックTwと次のC2で示される周期τ2の内部クロックTwから、図24の同期回路24を用いて、図25中のC3で示される内部クロックTxを作ろうとすると、SAD回路SAD3で同期誤差がない場合の破線で示す理想の内部クロックTxに対するクロックC3のずれは−Δτ1+2Δτ2となる。ここで、図25に示すようにΔτ1とΔτ2のずれが互いに逆方向のずれであるとすると、内部クロックTx(C3)と理想的なTxとの間のずれは非常に大きくなる。
τ2=(1/2)τ−(Δτ1−Δτ2) … (3)
そして、図25中のC1で示される周期τ1の内部クロックTwと次のC2で示される周期τ2の内部クロックTwから、図24の同期回路24を用いて、図25中のC3で示される内部クロックTxを作ろうとすると、SAD回路SAD3で同期誤差がない場合の破線で示す理想の内部クロックTxに対するクロックC3のずれは−Δτ1+2Δτ2となる。ここで、図25に示すようにΔτ1とΔτ2のずれが互いに逆方向のずれであるとすると、内部クロックTx(C3)と理想的なTxとの間のずれは非常に大きくなる。
例えば、Δτ1=Δτ、Δτ2=−Δτであれば、たとえSAD回路SAD3での同期誤差がないと仮定しても、位相のずれはSAD回路SAD3において3Δτと3倍に増幅される。そしてSAD回路SAD3でさらにΔτの同期誤差が発生すると、4Δτと各SAD回路で生じる誤差の4倍の同期誤差が内部クロックTxに生じるという問題がある。
このように図21に示した従来のオフチップドライバ用制御信号発生回路では、同期誤差が各SAD回路で増幅される。このため、この増幅された誤差がチップの動作上問題となる場合は、SAD回路SAD3の代わりにPLL(Phase Locked Loop)回路やDLL(Delay Locked Loop)回路を用いる必要があった。
しかし、PLL回路やDLL回路は、SAD回路に比べて消費電力が大きくかつ同期速度が遅いため、全体としての消費電力の増大や同期速度が遅くなるという問題がある。
この発明は上記のような事情を考慮してなされたものであり、その目的は、オフチップドライバ回路の出力データが“H”レベルと“L”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償することができるオフチップドライバ用制御信号発生回路を備えた半導体集積回路を提供することである。
本発明の半導体集積回路は、出力制御信号に基づいてデータを出力し、“H”レベルデータ出力時と“L”レベルデータ出力時における出力制御信号からデータ出力までの信号遅延時間が異なるオフチップドライバ回路と、上記オフチップドライバ回路で“H”レベルデータの出力時に使用される第1の出力制御信号を発生する第1の出力制御信号発生回路と、上記オフチップドライバ回路で“L”レベルデータの出力時に使用される第2の出力制御信号を発生する第2の出力制御信号発生回路とを具備したことを特徴とする。
この発明によれば、オフチップドライバ回路の出力データが“H”レベルと“L”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償することができるオフチップドライバ用制御信号発生回路を備えた半導体集積回路を提供することができる。
以下図面を参照してこの発明を実施の形態により説明する。
図1はこの発明の第1の実施の形態に係る半導体集積回路内に設けられたオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックCKからこの外部クロックCKに同期した内部クロックTuを出力する同期回路31と、外部クロックCKからこの外部クロックCKに対して位相が180°シフトした内部クロックTdを出力する同期回路32と、上記内部クロックTuが入力され、この内部クロックTuに同期し、少なくともオフチップドライバ回路における信号遅延時間分だけ位相が早められた内部クロックaTx1を出力する同期回路33と、上記内部クロックTdが入力され、この内部クロックTdに同期し、少なくともオフチップドライバ回路における信号遅延時間分だけ位相が早められた内部クロックaTx2を出力する同期回路34と、上記両内部クロックaTx1及びaTx2が入力されるOR回路35と、このOR回路35から出力される内部クロックaTxが入力され、内部クロックTxを出力する出力バッファ36とから構成されている。
ここで、上記出力バッファ36から出力される内部クロックTxは、同じ半導体集積回路内に設けられるオフチップドライバ回路におけるデータ出力動作を制御するための制御クロックとして使用される。また、この場合、上記内部クロックTxは、外部クロックCKの2倍の周波数を有しており、先のDDR方式による制御クロックとして使用される。
図2は、図1中の同期回路31の詳細な回路構成を示している。この同期回路31は、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD11及び出力バッファ18で構成されている。この同期回路31では、ディレイモニタ回路12はそれぞれ1個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。また、SAD回路SAD11の後退パルス用遅延線16内には複数の単位遅延素子が設けられている。そして、この同期回路31からは、外部クロックCKに同期した内部クロックTuが出力される。
図3は、図1中の同期回路32の詳細な回路構成を示している。この同期回路32は、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD12及び出力バッファ18で構成されている。この同期回路32では、ディレイモニタ回路12はそれぞれ2個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。
具体的には、ディレイモニタ回路12は、この同期回路32における入力バッファ11とそれぞれ等価な回路構成の2個の入力バッファ37、38と、この同期回路32における出力バッファ18とそれぞれ等価な回路構成の出力バッファ39、40とが縦列接続された構成にされている。
また、SAD回路SAD12の後退パルス用遅延線16の単位遅延素子の数は単位遅延素子の数の半数に減らされている。従って、この同期回路32からは、外部クロックCKに対して位相が180°シフトした内部クロックTdが出力される。
図4は、図1中の同期回路33及び34の詳細な回路構成を示している。この同期回路33及び34は、同期回路33の入力クロックがTuで、同期回路34の入力クロックがTdと入力クロックが異なるだけなのでまとめて説明を行う。
この同期回路33及び34は、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD13及び出力バッファ18で構成されている。この同期回路33及び34では、ディレイモニタ回路12はそれぞれ1個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量と、図1中のOR回路35における信号遅延時間に相当する遅延量と、このOR回路35の出力が入力される図1中の出力バッファ36における信号遅延時間に相当する遅延量と、オフチップドライバ回路における信号遅延時間に相当する遅延量の総和の遅延量を持つように設定されている。
具体的には、ディレイモニタ回路12は、この同期回路33及び34における入力バッファ11と等価な回路構成の入力バッファ41と、この同期回路33及び34における出力バッファ18と等価な回路構成の出力バッファ42と、図1中のOR回路35と等価な回路構成を有し一端が接地されたOR回路43と、図1中の出力バッファ36と等価な回路構成の出力バッファ44と、内部クロックTxが供給され、この内部クロックTxに基づいてデータ出力動作が制御される図示しないオフチップドライバ回路と等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路45とが縦列接続された構成にされている。
この同期回路33及び34からは、基本的には内部クロックTuまたはTdに同期した内部クロックaTx1またはaTx2が出力される。
ところが、ディレイモニタ回路12におけるクロックの伝播経路の途中には、図1中のOR回路35と等価な回路構成を有し、信号遅延量がこのOR回路35と実質的に等しいOR回路43と、出力バッファ36と等価な回路構成を有し、信号遅延量がこの出力バッファ36と実質的に等しい出力バッファ44と、オフチップドライバと等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路45とが挿入されているので、これら各回路の遅延時間の総和の分だけSAD回路SAD13に対する入力が遅延され、この結果、出力バッファ18から出力される内部クロックaTx1またはaTx2は、内部クロックTuまたはTdに対し、OR回路35における信号遅延時間分と出力バッファ44における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
そして、このようにして得られた内部クロックaTx1及びaTx2が図1中のOR回路35に入力されることによりクロックaTxが得られる。このクロックaTxは出力バッファ36に入力され、この出力バッファ36から内部クロックTxが出力される。
ここで、先の内部クロックaTx1及びaTx2がOR回路35を通過することにより、予めこのOR回路35における信号遅延時間分だけ早められていた内部クロックaTx1及びaTx2の位相がその分だけ遅れてクロックaTxとなり、クロックaTxが出力バッファ36を通過することにより、予めこの出力バッファ36における信号遅延時間分だけ早められている内部クロックaTxの位相がその分だけ遅れてクロックTxとなる。従って、得られる内部クロックTxは外部クロックCKの2倍の周波数を持ち、かつ外部クロックCKに対しオフチップドライバ回路における信号遅延時間だけ位相が早められたものとなる。
すなわち、このクロックTxを用いてオフチップドライバ回路におけるデータ出力動作を制御すれば、このオフチップドライバ回路からのデータ出力タイミングは外部クロックCKに同期したものとなり、外部クロックCKに対してデータ出力動作を遅れなくすることができる。
図5は、上記第1の実施の形態回路における動作の一例を示すタイミングチャートである。ここで、例えば、図2の同期回路31中のSAD回路SAD11がΔτ1、図3の同期回路32中のSAD回路SAD12がΔτ2の同期誤差を含んでいたとする。この場合には、図5に示すように、内部クロックTuは、破線で示す同期誤差のない理想の内部クロックTuに対してΔτ1の同期誤差が生じる。同様に、内部クロックTdについても、同期誤差のない破線で示す理想の内部クロックTdに対してΔτ2の同期誤差が生じる。また、図4に示す一方の同期回路33では、内部クロックTuに含まれる同期誤差Δτ1に対して、SAD回路SAD13に含まれる同期誤差(例えばこれをδ3とする)が加算されるのみであるため、その出力クロックaTx1には、破線で示す同期誤差のない理想の内部クロックaTx1に対してΔτ1+δ3の同期誤差が生じる。
同様に、図4に示す他方の同期回路34では、内部クロックTdに含まれる同期誤差Δτ2に対して、SAD回路SAD13に含まれる同期誤差(例えばこれをδ4とする)が加算されるのみであるため、その出力クロックaTx2には、破線で示す同期誤差のない理想の内部クロックaTx2に対してΔτ2+δ4の同期誤差が生じる。そして、上記クロックaTx1とaTx2は、その後、OR回路35によってOR論理が取られ、SAD回路を通過しないので、クロックTxに含まれる同期誤差は、元々クロックaTx1とaTx2に含まれているΔτ1+δ3もしくはΔτ2+δ4となる。
ここで、例えば、各SAD回路における同期誤差を従来と同様にΔτとすると、内部クロックTxに含まれる同期誤差は高々2Δτとなり、従来に比べて同期誤差を小さくすることができる。
図6はこの発明の第2の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックCKから内部クロックaTx1を出力する同期回路51と、外部クロックCKから内部クロックaTx2を出力する同期回路52と、上記両内部クロックaTx1及びaTx2が入力されるOR回路53と、このOR回路53から出力される内部クロックaTxが入力され、オフチップドライバ回路を制御するための内部クロックTxを出力する出力バッファ54とから構成されている。
上記一方の同期回路51は、外部クロックCKと同期し、この外部クロックCKに対して、OR回路53における信号遅延時間分と出力バッファ54における信号遅延時間分及びオフチップドライバ回路における信号遅延時間分の総和の信号遅延時間分だけ位相が早められた内部クロックaTx1を出力する。
上記他方の同期回路52は、外部クロックCKに対して位相が180°シフトした内部クロックと同期し、さらにこの内部クロックCKに対して、OR回路53における信号遅延時間分と出力バッファ54における信号遅延時間分及びオフチップドライバ回路における信号遅延時間分の総和の信号遅延時間分だけ位相が早められた内部クロックaTx2を出力する。
図7は、図6中の同期回路51の詳細な回路構成を示している。この同期回路51は、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD21及び出力バッファ18で構成されている。この同期回路31では、ディレイモニタ回路12はそれぞれ1個の入力バッファ11と出力バッファ18における信号遅延時間に相当する遅延量と、OR回路53における信号遅延時間に相当する遅延量と、出力バッファ54における信号遅延時間に相当する遅延量と、オフチップドライバ回路における信号遅延時間に相当する遅延量の総和の遅延量を持つように設定されている。
具体的には、ディレイモニタ回路12は、この同期回路51における入力バッファ11と等価な回路構成の入力バッファ61と、この同期回路51における出力バッファ18と等価な回路構成の出力バッファ62と、図6中のOR回路53と等価な回路構成を有し一端が接地されたOR回路63と、図6中の出力バッファ54と等価な回路構成の出力バッファ64と、内部クロックTxが供給され、この内部クロックTxに基づいてデータ出力動作が制御される図示しないオフチップドライバ回路と等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路65とが縦列接続された構成にされている。
この同期回路51からは、基本的には外部クロックCKに同期した内部クロックaTx1が出力される。
ところが、ディレイモニタ回路12におけるクロックの伝播経路の途中には、図6中のOR回路53と等価な回路構成を有し、信号遅延量がこのOR回路53と実質的に等しいOR回路63と、出力バッファ54と等価な回路構成を有し、信号遅延量がこの出力バッファ54と実質的に等しい出力バッファ64と、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路65とが挿入されているので、これら各回路の遅延時間の総和の分だけSAD回路SAD21に対する入力が遅延され、この結果、出力バッファ18から出力される内部クロックaTx1は、外部クロックCKに対し、OR回路63における信号遅延時間分と出力バッファ54における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
図8は、図6中の同期回路52の詳細な回路構成を示している。この同期回路52は、図19の同期回路と同様に、入力バッファ11、ディレイモニタ回路12、SAD回路SAD22及び出力バッファ18で構成されている。この同期回路52では、ディレイモニタ回路12はそれぞれ1個の入力バッファ11と出力バッファ18における信号遅延時間にの2倍に相当する遅延量と、OR回路53における信号遅延時間の2倍に相当する遅延量と、出力バッファ54における信号遅延時間の2倍に相当する遅延量と、オフチップドライバ回路における信号遅延時間の2倍に相当する遅延量の総和の遅延量を持つように設定されている。
具体的には、ディレイモニタ回路12は、この同期回路52における入力バッファ11と等価な回路構成の入力バッファ71、72と、この同期回路52における出力バッファ18と等価な回路構成の出力バッファ73、74と、図6中のOR回路53と等価な回路構成を有し一端が接地されたOR回路75、76と、図6中の出力バッファ54と等価な回路構成の出力バッファ77、78と、内部クロックTxが供給され、この内部クロックTxに基づいてデータ出力動作が制御される図示しないオフチップドライバと等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路79、80とが縦列接続された構成にされている。
また、SAD回路SAD22の後退パルス用遅延線16の単位遅延素子の数は単位遅延素子の数の半数に減らされている。
従って、この同期回路52からは、基本的には外部クロックCKに対して位相が180°シフトした内部クロックが出力される。しかし、そのディレイモニタ回路12におけるクロックの伝播経路の途中には、図6中のOR回路53と等価な回路構成を有し、信号遅延量がこのOR回路53と実質的に等しい2個のOR回路75、76と、出力バッファ54と等価な回路構成を有し、信号遅延量がこの出力バッファ54と実質的に等しい2個の出力バッファ77、78と、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを持ち、オフチップドライバ回路と実質的に等しい信号遅延時間を有する2個の模倣回路79、80とが挿入されているので、これら各回路の遅延時間の総和の分だけSAD回路SAD22に対する入力が遅延され、この結果、出力バッファ18から出力される内部クロックaTx2は、外部クロックCKに対して位相が180°シフトされたクロックに対し、OR回路53における信号遅延時間分と出力バッファ54における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
そして、同期回路51から出力される内部クロックaTx1と同期回路52から出力される内部クロックaTx2がOR回路53を通過することにより、予めこのOR回路53における信号遅延時間分だけ早められていた内部クロックaTx1及びaTx2の位相がその分だけ遅れかつCKに対して2倍の周波数を持つクロックaTxとなり、さらにこのクロックaTxが出力バッファ54を通過することにより、予めこの出力バッファ54における信号遅延時間分だけ早められている内部クロックaTxの位相がその分だけ遅れてクロックTxとなる。従って、得られる内部クロックTxは外部クロックCKの2倍の周波数を持ち、かつ外部クロックCKに対しオフチップドライバ回路における信号遅延時間だけ位相が早められたものとなる。
すなわち、このクロックTxを用いてオフチップドライバ回路における出力動作を制御すれば、このオフチップドライバ回路からのデータ出力タイミングは外部クロックCKに同期したものとなり、外部クロックCKに対してデータ出力動作を遅れなくすることができる。
なお、この実施の形態では、外部クロックCKに同期した内部クロックTu及び外部クロックCKに対して位相が180°シフトした内部クロックTdは出力されないが、両内部クロックTu及びTdが必要であれば、図2及び図3に示した同期回路31、32を設けるようにしてもよい。
また、内部クロックTu及びTdが必要でなければ同期回路31、32が不要となり、全体でSAD回路は2個設ければよいので、チップ面積や消費電力を大幅に削減することができる。
図9は、上記第2の実施の形態回路において、内部クロックTu及びTdを出力する同期回路31、32を設けた場合の動作の一例を示すタイミングチャートである。ここで、例えば、図2の同期回路31中のSAD回路SAD11がΔτ1、図3中の同期回路32中のSAD回路SAD12がΔτ2の同期誤差を含んでおり、かつ図7の同期回路51中のSAD回路SAD21がδ3、図8中の同期回路52中のSAD回路SAD22がδ4の同期誤差を含んでいたとする。
この場合には、図9に示すように、内部クロックaTx1は、破線で示す同期誤差のない理想の内部クロックに対してδ3の同期誤差が生じる。同様に、内部クロックaTx2についても、同期誤差のない破線で示す理想の内部クロックに対してδ4の同期誤差が生じる。そして、上記内部クロックaTx1とaTx2は、その後、OR回路53によってOR論理が取られ、SAD回路を通過することがないので、クロックTxに含まれる同期誤差は、元々クロックaTx1とaTx2に含まれているδ3もしくはδ4となる。
ここで、例えば、各SAD回路における同期誤差を従来と同様にΔτとすると、内部クロックTxに含まれる同期誤差は高々Δτとなり、第1の実施の形態回路に比べてさらに同期誤差を小さくすることができる。
ところで、上記第1、第2の実施の形態では、図5、図9のタイミングチャートに示すように、外部クロックCKのデューティが低い場合、すなわちCKが“L”レベルになっている期間に対して“H”レベルになっている期間が十分に短い場合について説明したが、外部クロックCKのデューティが高くなると、例えば図1に示した第1の実施の形態回路のOR回路35で内部クロックaTx1及びaTx2のOR論理を取った際に両内部クロックの“H”レベル期間が互いに重なり合ってしまうことがある。
このような場合には、OR回路35の入力側にそれぞれパルス化回路を設けて、内部クロックaTx1及びaTx2の“H”レベル期間を短くした後にOR回路35でOR論理を取るようにすればよい。ただし、このパルス化回路を設けた場合には、信号遅延時間を整合させるために同期回路33、34のディレイモニタ回路内にパルス化回路と等価な信号遅延量を持つ回路を設ける必要がある。
次に上記各実施の形態の回路から出力される内部クロックTxを使用してデータの出力制御を行うオフチップドライバ回路及び各実施の形態の回路で使用されるオフチップドライバ回路と等価な信号遅延量を有する模倣回路について説明する。
図10はオフチップドライバ回路の概略的な構成を示すブロック図である。オフチップドライバ回路91は、前段で発生したデータDoutに対して、出力データである“1”や“0”に対応する電圧信号VDoutを、外部クロックに同期するように出力制御信号OCDOUTが例えば“H”レベルとなるタイミングで出力パッドに出力する。また、出力制御信号OCDOUTが“L”レベルの期間では、出力データに対応した電圧信号VDoutは出力パッドには出力されず、出力パッドは電源から切り離されてハイインピーダンスの状態となる。
ここで、上記出力制御信号OCDOUTは、図1または図6に示した内部クロックTxに基づいた信号である。
また、特に高速動作が要求されるI/O部では、内部データの2ビットを外部データの1ビットにパラレル−シリアル変換して出力する方式が採用される。図11はこのパラレル−シリアル方式のオフチップドライバ回路の概略的な構成を示すブロック図である。
前段で発生した一方のデータDout1はオフチップドライバ回路92に入力され、他方のデータDout2はオフチップドライバ回路93に入力される。上記両オフチップドライバ回路92、93におけるデータ出力動作は、出力制御信号OCDOUTが入力されるDout選択回路94によって行われる。なお、上記両オフチップドライバ回路92、93の出力は共通に接続されている。
また、上記Dout選択回路94には、上記出力制御信号OCDOUTの他に、図1または図6に示した内部クロックTu、Tdに基づいた内部クロックTu′、Td′が入力される、そして、例えば一方のDout1選択信号は内部クロックTu′に同期して出力され、他方のDout2選択信号は内部クロックTd′に同期して出力される。
次に、図11のような構成のオフチップドライバ回路の動作の一例を図12に示すタイミングチャートを用いて説明する。いま、例えば、一方のオフチップドライバ回路92にはデータDout1として“H”のデータが入力され、他方のオフチップドライバ回路93にはデータDout2として“L”のデータが入力されているとする。そして、まず出力制御信号OCDOUTが“H”レベルに立ち上がった後は、Dout選択回路94からDout1選択信号が出力され、一方のオフチップドライバ回路92が選択されて、データDout1に応じた電圧信号VDoutが出力パッドに出力される。従って、電圧信号VDoutは“H”レベルに立ち上がる。
出力制御信号OCDOUTが“L”レベルに下がった後に再び“H”レベルに立ち上がると、今度はDout選択回路94からDout2選択信号が出力される。従って、今度は他方のオフチップドライバ回路93が選択され、電圧信号VDoutは“L”レベルに下がる。なお、出力パッドには負荷が存在しているので、“L”レベルに下がった電圧信号VDoutはこの負荷を介して充電され、最終的には元の状態に戻る。
このように、出力制御信号OCDOUTに応じて2つのオフチップドライバ回路の選択信号が順次活性化され、2ビットのデータが出力パッドに順次出力される。
ところで、図11の回路において、出力制御信号OCDOUTが“H”レベルになってから、実際に出力パッドに信号が出力されるまでには所定の遅延時間DOCD(例えば1nS)が存在している。出力制御信号OCDOUTはこのオフチップドライバ回路における遅延時間分を補償するために、DOCD分だけ外部クロックに対して先行している必要がある。
先の第1及び第2の実施の形態では、同期回路(例えば図2、図3、図4等に示す同期回路31、32、33、34)を用いることによって、内部クロックTxを外部クロックCKに対してオフチップドライバ回路における遅延時間分だけ先行させている。そして、上記各同期回路において、DOCD分の遅延時間を正確に再現するために、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と等価な信号遅延量を有する模倣回路を用いている。すなわち、製造プロセスのばらつき等の影響により、オフチップドライバ回路の特性が変化した時には、同じように模倣回路の特性が変化するので、オフチップドライバ回路と模倣回路とは等価な回路構成でかつ等価な回路パターンを有するものであることが望ましい。
しかし、図11の回路をそのまま模倣回路として用いて、OCDOUTを模倣回路の入力とし、VDoutを模倣回路の出力とした場合には以下のような問題が生じる。例えば、図11の回路において、Dout1を“H”に、Dout2を“L”にそれぞれ固定し、Dout1選択信号を活性化する場合を考える。Dout1選択信号が活性化されて“H”レベルになった時は、オフチップドライバ回路92が選択され、電圧信号VDoutは“H”レベルになる。しかし、次にOCDOUTが“L”レベルになり、VDoutがハイインピーダンス状態になると、VDoutは元の“H”レベルのままとなり、“L”レベルには下がらないので、次段に信号が伝達されていかない。従って、図11の回路をそのまま模倣回路として使用することはできない。
そこで、2ビットのパラレル−シリアル方式のオフチップドライバに対応した模倣回路として、図13に示すような構成のものを使用する。この図13に示す模倣回路は、先の図11に示すものと同様に2個のオフチップドライバ回路92、93とDout選択回路94とが設けられている。しかし、図11の回路と異なる点は、Dout2選択信号を用いる代わりに、Dout1選択信号をインバータ95を用いて反転し、オフチップドライバ回路93の選択動作に使用するようにしたことである。
このような構成の模倣回路によれば、図14のタイミングチャートに示すように、出力制御信号OCDOUTが“H”レベルに立ち上がった後にDout1選択信号が活性化されて、オフチップドライバ回路92が選択され、電圧信号VDoutが“H”レベルになる。そして、次に出力制御信号OCDOUTが“L”レベルに下がると、Dout1選択信号が非活性化となり、オフチップドライバ92の選択状態が解除される。また、Dout1選択信号が非活性となることにより、インバータ95の出力は“H”レベルになり、今度はオフチップドライバ回路93が選択されて、電圧信号VDoutは“L”レベルに下がる。すなわち、このような回路を用いれば、出力制御信号OCDOUTとしてクロックを入力すれば先の遅延時間DOCDだけ遅れたクロックとしての電圧信号VDoutが立ち上がることになり、出力制御信号OCDOUTから電圧信号VDoutまでの遅延時間は実際のオフチップドライバ回路と同じものとなる。
なお、オフチップドライバ回路93を選択する信号は、インバータ95における信号遅延時間の分だけ遅延することになるが、これは電圧信号VDoutの立ち下がりを決める信号であり、これが遅れたとしても電圧信号VDoutの立ち上がりには影響を与えない。
また、実際のオフチップドライバ回路では電圧信号VDoutが出力されるノードには所定パターンのパッドが形成されている。そして、このパッドは電圧信号VDoutに対して負荷として作用する。従って、模倣回路における信号遅延時間を実際のオフチップドライバ回路に対して正確に合わせるためには、この模倣回路の電圧信号VDoutのノードに対して、実際のパッドと同じパターンのダミーパッド96を設けるようにすればよい。
ところで、オフチップドライバ回路では“H”レベルデータを出力するときと“L”レベルデータを出力するときの遅延時間が同じであることが好ましいが、実際のオフチップドライバでは両遅延時間が異なっている場合がある。
図15は先の図11に示した2ビット、パラレル−シリアル方式のオフチップドライバ回路において、“H”レベルデータ出力時の遅延時間が早い場合のタイミングチャートを示している。この場合、一方のオフチップドライバ回路92の入力データDout1は“H”レベルに固定され、他方のオフチップドライバ回路93の入力データDout2は“L”レベルに固定されている。図示のように、オフチップドライバ回路92が選択されて電圧信号VDoutが“H”レベルに立ち上がるときの遅延時間DOCDHは短い。
これに対して、図16は“L”レベルデータ出力時の遅延時間が遅い場合のタイミングチャートを示している。この場合、一方のオフチップドライバ92の入力データDout1は“L”レベルに固定され、他方のオフチップドライバ回路93の入力データDout2は“H”レベルに固定されている。図示のように、オフチップドライバ回路92が選択されて電圧信号VDoutが“L”レベルに下がるときの遅延時間DOCDLは長い。
両遅延時間が異なる原因は、回路方式の違い、すなわちオフチップドライバ回路を構成しているP、N両チャネルのMOSトランジスタのうち、“H”レベルを出力するPチャネルMOSトランジスタのチャネル幅が、“L”レベルを出力するNチャネルMOSトランジスタのチャネル幅よりも十分に大きくされている場合や、製造プロセスのばらつきに起因している。
この場合、図11に示すように、入力データDout1を“H”レベルに、入力データDout2を“L”レベルに固定した模倣回路では、入力クロックが“H”レベルに立ち上がり、その出力クロックが“H”レベルに立ち上がるときの遅延時間は正確に再現することはできる。しかし、オフチップドライバ回路の出力データが“L”レベルに下がる時の遅延時間を正確に再現することはできず、誤差が大きくなってしまう。
そこで、オフチップドライバ回路の出力データが“H”レベル及び“L”レベルに変化する時のオフチップドライバ回路における信号遅延時間を共に補償して外部クロックに同期して出力することができる、この発明の第3の実施の形態について以下に説明する。
図17はこの第3の実施の形態によるオフチップドライバ用制御信号発生回路のブロック図である。図において、101は、例えば図1に示す第1の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図6に示す第2の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有し、かつ前記模倣回路として図4中の模倣回路45または図7中の模倣回路65と図8中の模倣回路(79、80)と同様の回路構成を有し、かつ信号遅延時間がオフチップドライバ回路における“H”レベルデータ出力時の信号遅延時間と等価な模倣回路102を有する出力制御信号発生回路である。
また、103は、例えば図1に示す第1の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図6に示す第2の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有し、かつ前記模倣回路として図4中の模倣回路45または図7中の模倣回路65と図8中の模倣回路79、80)と同様の回路構成を有し、かつ信号遅延時間がオフチップドライバ回路における“L”レベルデータ出力時の信号遅延時間と等価な模倣回路104を有する出力制御信号発生回路である。
そして、上記一方の出力制御信号発生回路101から出力される出力制御信号OCDOUTH及び他方の出力制御信号発生回路103から出力される出力制御信号OCDOUTLはオフチップドライバ回路105に入力される。
図18は、上記オフチップドライバ回路105の構成を示すブロック図である。この回路では、前記図11中のDout選択回路94に対応するものとして、上記出力制御信号OCDOUTHが入力され、この信号に応じてDout1選択信号とDout2選択信号とを出力するDout選択回路94aと、上記出力制御信号OCDOUTLが入力され、この信号に応じてDout1選択信号とDout2選択信号とを出力するDout選択回路94bとが設けられている。
上記両Dout選択回路94a、94bから出力される2系統の選択信号は前記各オフチップドライバ回路(92のみ図示)毎に設けられた選択回路97に入力される。この選択回路97には、オフチップドライバ回路92に対するデータDout1のレベルを検出し、この検出されたレベルに応じてDout選択回路94a、94bのいずれか一系統の選択信号を選択して対応するオフチップドライバ回路92に出力する。
ここで、オフチップドライバ回路92が“H”レベルのデータDout1を出力する場合には、選択回路97によってDout選択回路94aからの選択信号が選択されてオフチップドライバ回路92に入力される。他方、オフチップドライバ回路92が“L”レベルのデータDout1を出力する場合には、選択回路97によってDout選択回路94bからの選択信号が選択されてオフチップドライバ回路92に入力される。
従って、この実施の形態では、“H”レベルデータ選択時と“L”レベルデータ選択時におけるデータ選択信号からデータ出力までの遅延時間が異なるオフチップドライバ回路についても、それぞれの遅延時間分だけ先行した出力選択信号を用いて選択動作が制御されるので、いずれのときにも外部クロックに同期してデータを出力することができる。
なお、この発明は上記各実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、各実施の形態では、外部クロックCKに同期した内部クロックTxを出力する場合について説明したが、これは外部クロックCKの替わりに、チップ内部に設けられた別の同期回路から出力される内部クロックから内部クロックTxを出力させるようにしてもよいし、あるいはチップ内部の別の同期回路から出力されていない非同期のクロックから内部クロックTxを出力させるようにしてもよい。
また、図17に示す第3の実施の形態では、一方及び他方の出力制御信号を発生する出力制御信号発生回路103、104としてそれぞれ、例えば図1に示す第1の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図6に示す第2の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有するものを使用する場合について説明したが、これに限らず、要するにオフチップドライバ回路における“H”レベル、“L”レベルデータ出力時の信号遅延時間を補償することができるような内部クロックを発生するものであればどのようなものでも使用することができる。
11、37、38、41、61、71、72…入力バッファ、12…ディレイモニタ回路、14…前進パルス用遅延線、16…後退パルス用遅延線、18、36、39、40、42、44、54、62、64、73、74、77、78…出力バッファ、31、32、33、34、51、52…同期回路、35、43、53、63…OR回路、45、65、79、80、102、104…模倣回路、91、92、93、105…オフチップドライバ回路、94、94a、94b…Dout選択回路、95…インバータ、96…ダミーパッド、97…選択回路、101、103…出力制御信号発生回路、SAD11、SAD12、SAD13、SAD21、SAD22…SAD回路。
Claims (5)
- 出力制御信号に基づいてデータを出力し、“H”レベルデータ出力時と“L”レベルデータ出力時における出力制御信号からデータ出力までの信号遅延時間が異なるオフチップドライバ回路と、
上記オフチップドライバ回路で“H”レベルデータの出力時に使用される第1の出力制御信号を発生する第1の出力制御信号発生回路と、
上記オフチップドライバ回路で“L”レベルデータの出力時に使用される第2の出力制御信号を発生する第2の出力制御信号発生回路
とを具備したことを特徴とする半導体集積回路。 - 前記第1の出力制御信号発生回路は、
第1のクロックが入力され、この第1のクロックに同期しかつ少なくとも前記オフチップドライバ回路から“H”レベルデータが出力される時の第1の出力制御信号からデータ出力までの信号遅延時間分だけ位相が早められた第2のクロックを出力する第1の同期回路と、
第3のクロックが入力され、この第3のクロックに同期しかつ少なくとも前記オフチップドライバ回路から“H”レベルデータが出力される時の第1の出力制御信号からデータ出力までの信号遅延時間分だけ位相が早められかつ上記第2のクロックとは周波数が異なる第4のクロックを出力する第2の同期回路と、
上記第2のクロックと上記第4のクロックとが入力され、前記オフチップドライバ回路から“H”レベルデータが出力される時のデータ出力動作を制御するための第5のクロックを出力する第1のOR回路とを有し、
前記第2の出力制御信号発生回路は、
第6のクロックが入力され、この第6のクロックに同期しかつ少なくとも前記オフチップドライバ回路から“L”レベルデータが出力される時の第2の出力制御信号からデータ出力までの信号遅延時間分だけ位相が早められた第7のクロックを出力する第3の同期回路と、
第8のクロックが入力され、この第8のクロックに同期しかつ少なくとも前記オフチップドライバ回路から“L”レベルデータが出力される時の第2の出力制御信号からデータ出力までの信号遅延時間分だけ位相が早められかつ上記第7のクロックとは周波数が異なる第9のクロックを出力する第4の同期回路と、
上記第7のクロックと上記第9のクロックとが入力され、上記オフチップドライバ回路から“L”レベルデータが出力される時のデータ出力動作を制御するための第10のクロックを出力する第2のOR回路
とを有して構成されることを特徴とする請求項1に記載の半導体集積回路。 - 前記第1及び第2の同期回路はそれぞれ、前記オフチップドライバ回路における信号遅延時間分に加えて前記第1のOR回路における信号遅延時間分だけ位相を早めるように前記第2及び第4のクロックをそれぞれ出力するように構成されていると共に、前記第3及び第4の同期回路はそれぞれ、前記オフチップドライバ回路における信号遅延時間分に加えて前記第2のOR回路における信号遅延時間分だけ位相を早めるように前記第7及び第9のクロックをそれぞれ出力するように構成されていることを特徴とする請求項2に記載の半導体集積回路。
- 前記第1乃至第4の同期回路のそれぞれが、
クロックが入力されるディレイモニタ回路と、
前進パルス遅延線と後退パルス遅延線とを有し、上記クロックと上記ディレイモニタ回路からの出力パルスとが入力され、第1のサイクルの上記クロックが入力された後の上記ディレイモニタ回路からの出力パルスを前進パルス遅延線で所定時間遅延し、上記第1のサイクルの次のサイクルである第2のサイクルのクロックの到達後にこの次の第2のサイクルのクロックを上記前進パルス遅延線で遅延された上記ディレイモニタ回路からの出力パルスの遅延時間に相当する時間もしくはその半分の時間だけ上記後退パルス遅延線で遅延して出力する同期型調整遅延回路とを有して構成されることを特徴とする請求項2に記載の半導体集積回路。 - 前記ディレイモニタ回路における前記クロックの伝播経路の途中に前記オフチップドライバ回路と実質的に同じ回路構成を有する模倣回路が挿入されていることを特徴とする請求項2に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005360738A JP4050763B2 (ja) | 2005-12-14 | 2005-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005360738A JP4050763B2 (ja) | 2005-12-14 | 2005-12-14 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04483699A Division JP3831142B2 (ja) | 1999-02-23 | 1999-02-23 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006180483A JP2006180483A (ja) | 2006-07-06 |
JP4050763B2 true JP4050763B2 (ja) | 2008-02-20 |
Family
ID=36734103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005360738A Expired - Fee Related JP4050763B2 (ja) | 2005-12-14 | 2005-12-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4050763B2 (ja) |
-
2005
- 2005-12-14 JP JP2005360738A patent/JP4050763B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006180483A (ja) | 2006-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111418016B (zh) | 用于存储器装置中的命令路径的改进的计时电路 | |
US7489172B2 (en) | DLL driver control circuit | |
US7501866B2 (en) | Delay locked loop circuit | |
US7710799B2 (en) | Circuit for generating data strobe in DDR memory device, and method therefor | |
US8018257B2 (en) | Clock divider and clock dividing method for a DLL circuit | |
US6987705B2 (en) | Memory device with improved output operation margin | |
KR100837822B1 (ko) | Dll 회로 및 그 제어 방법 | |
KR100540487B1 (ko) | 데이터 출력제어회로 | |
KR100590855B1 (ko) | 전류 소모의 감소를 위한 반도체 메모리 소자 | |
KR101046227B1 (ko) | Dll 회로 | |
US7605622B2 (en) | Delay locked loop circuit | |
JP2000269423A (ja) | 半導体集積回路 | |
KR20080039076A (ko) | 반도체 메모리 소자와 그의 구동 방법 | |
KR100543937B1 (ko) | 데이터 출력제어회로 | |
US6469557B2 (en) | Semiconductor integrated circuit and delayed clock signal generation method | |
US7178048B2 (en) | System and method for signal synchronization based on plural clock signals | |
US6608514B1 (en) | Clock signal generator circuit and semiconductor integrated circuit with the same circuit | |
JP2001125665A (ja) | 同期回路 | |
JP3888792B2 (ja) | クロック発生回路 | |
JP2000235791A (ja) | クロック同期遅延制御回路 | |
KR100632615B1 (ko) | 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 | |
KR100800139B1 (ko) | 디엘엘 장치 | |
JP3831142B2 (ja) | 半導体集積回路 | |
JP4050763B2 (ja) | 半導体集積回路 | |
KR100728556B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071112 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071129 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |