JP5361158B2 - フラッシュメモリ装置及びメモリシステム - Google Patents

Description

本発明は、半導体メモリ装置に関し、さらに詳細には、電気的に消去及びプログラム可能なフラッシュメモリ装置及びメモリシステムに関する。

フラッシュメモリ装置は、複数のメモリ領域が一回のプログラム動作により消去又はプログラムされる一種のＥＥＰＲＯＭである。一般的なＥＥＰＲＯＭは、一つのメモリ領域が一回に消去され又はプログラムされることが可能である。これは、フラッシュメモリ装置を使用するシステムが同時に他のメモリ領域に対して読み出しや書き込みを行う際に高速かつ効率的に読み出しや書き込みを行うことができることを意味する。フラッシュメモリ及びＥＥＰＲＯＭのすべての形態は、特定数の消去動作を経た後に、データを格納するために用いられる電荷格納素子を取り囲んでいる絶縁膜が劣化する構成を有する。

フラッシュメモリ装置は、シリコンチップに格納された情報を維持するのに電源を必要としない。これは、チップに供給される電源が遮断された場合において、電力の消費なしに情報が維持されることを意味する。さらに、フラッシュメモリ装置は、物理的な衝撃に対する耐性及び速い読み出しアクセス時間を提供する。このような特徴のために、フラッシュメモリ装置は、バッテリーによって電力が供給される装置の記憶装置として一般に用いられている。フラッシュメモリ装置は、各記憶素子に用いられるロジックゲートの形態に応じて、２種類、すなわち、ＮＯＲフラッシュメモリ装置とＮＡＮＤフラッシュメモリ装置とに分類されうる。

フラッシュメモリ装置は、セルと呼ばれるトランジスタのアレイに情報を格納する。各セルは、１ビットの情報を格納する。マルチレベルセル装置と呼ばれる、より新しいフラッシュメモリ装置は、セルのフローティングゲート上に置かれた電荷量を変化させることによって、セル当りの１ビットより多く格納することができる。

フローティングゲート技術を利用するフラッシュメモリ装置において、データ保持特性（ｄａｔａ−ｒｅｔｅｎｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）及び質的低下のないプログラム／消去サイクル数（又は耐久性）は、最も重要な信頼性に関するパラメータである。格納された電荷（又は電子）は、欠陥インターポリ絶縁膜を介した熱イオンの放出及び電荷の拡散、イオン不純物、プログラムディスターブストレスなどのような多様なフェイルメカニズムを通じてフローティングゲートから漏れうる。これは、しきい電圧の減少を引き起こす。制御ゲートが電源電圧に維持された状態でフローティングゲートが徐々に電荷を得るとき、電荷獲得の反対効果が生じうる。これは、しきい電圧の増加を引き起こす。繰り返し的なプログラム／消去サイクルは、メモリトランジスタの酸化膜にストレスを与える。このストレスは、トンネル酸化膜のブレークダウンのような欠陥をフラッシュメモリ装置に起こさせうる。メモリセルのしきい電圧は、そのようなストレスによって次第に低くなる。すなわち、プログラムされたメモリセルのフローティングゲートから電子が漏れる。結果的に、図１の点線で示すように、プログラムされたメモリセルのしきい電圧の分布が低い電圧側に移動し、その結果、プログラム検証電圧（Ｖｐｇｍ＿ｖｆｙ）より低いしきい電圧を有するメモリセル（図１において、ハッチングされた部分に属するメモリセル）が生じるようになる。これは、読み出しマージンの低下によって読み出しフェイルを生じさせうる。

そこで、本発明は、上述の問題点に鑑みてなされたもので、その目的は、信頼性を向上させることができるフラッシュメモリ装置及びメモリシステムを提供することにある。

本発明の例示的な実施形態は、行と列で配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択された行のメモリセルのうち、電荷損失が生じたメモリセルを検出するように前記単一のラッチ構造を有する前記ページバッファ回路を制御する制御器と、を含むフラッシュメモリ装置を提供する。

例示的な実施形態において、前記制御器は、前記選択された行に第１ワードライン電圧が供給された状態で前記選択されたメモリセルからデータを読み出すように、そして前記選択された行に第２ワードライン電圧が供給された状態で前記選択されたメモリセルからデータを読み出すように、前記ページバッファ回路を制御する。

例示的な実施形態において、前記制御器は、前記ページバッファ回路によって読み出されたデータに応じて、前記選択されたメモリセルをプログラムするように前記ページバッファ回路を制御し、前記ページバッファ回路は、単一のラッチ構造を有するように構成される。

例示的な実施形態において、前記第１ワードライン電圧は、前記第２ワードライン電圧より低い。

例示的な実施形態において、前記第２ワードライン電圧は、プログラム検証電圧と同じであるか、又はそれより低い。

例示的な実施形態において、前記メモリセルアレイは、第１領域と第２領域を含み、前記第１及び第２領域のそれぞれは、複数のメモリブロックで構成され、前記第２領域は、前記第１領域のメモリブロックに関連したリフレッシュデータを格納するのに用いられる。

例示的な実施形態において、前記ページバッファ回路に格納されたデータは、コピーバックプログラム方式と再プログラム方式のうちの何れかによりプログラムされる。

例示的な実施形態において、前記制御器は、パワーアップの際、現在時間を前記メモリセルアレイに格納するように構成される。

例示的な実施形態において、前記メモリセルアレイに格納された前記現在時間は、パワーアップの際、外部に出力される。

本発明の他の例示的な実施形態は、メモリブロックと関連したリフレッシュデータを格納する領域を有するメモリセルアレイを含むフラッシュメモリ装置と、パワーアップの際、前記フラッシュメモリ装置から提供される前記リフレッシュデータに応じてリフレッシュ命令を発生するように構成されたメモリコントローラとを含むメモリシステムを提供する。

例示的な実施形態において、前記フラッシュメモリ装置は、単一のラッチ構造を有し、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択された行のメモリセルのうち、電荷損失が生じたメモリセルを検出するように、前記単一のラッチ構造を有する前記ページバッファ回路を制御する制御器とをさらに含む。

例示的な実施形態において、前記制御器は、パワーアップの際、現在時間を前記メモリセルアレイに格納するように構成される。

例示的な実施形態において、前記メモリセルアレイに格納された前記現在時間は、パワーアップの際、前記メモリコントローラに出力される。

例示的な実施形態において、前記メモリコントローラは、前記リフレッシュデータに含まれたメモリブロックのプログラム時間と前記現在時間との間の時間差が基準時間を越えているか否かに応じて、前記リフレッシュ命令を発生する。

例示的な実施形態において、前記基準時間は、前記フラッシュメモリ装置の保証時間より短い。

例示的な実施形態において、前記メモリコントローラは、前記リフレッシュデータに含まれたメモリブロックのプログラム時間が基準時間を越えているか否かに応じて、前記リフレッシュ命令を発生する。

例示的な実施形態において、前記メモリコントローラは、ウェアレベリング方式に応じて前記メモリセルアレイのプログラム／消去サイクルを管理するように構成され、前記メモリコントローラは、前記メモリセルアレイのプログラム／消去サイクルと前記リフレッシュデータに応じて、前記リフレッシュ命令を発生する。

本発明のさらに他の例示的な実施形態は、複数のメモリブロックを含み、リフレッシュデータ及びリフレッシュアドレスを格納するメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択されたメモリセルからデータを読み出すように前記ページバッファ回路を制御する制御器と、を含むフラッシュメモリ装置を提供し、パワーアップの際、前記メモリセルアレイに格納された前記リフレッシュアドレスは、前記制御器にロードされ、前記制御器は、ロードされたリフレッシュアドレスによって選択されたページのメモリセルに対してリフレッシュ動作が行われるように、前記ページバッファ回路を制御する。

例示的な実施形態において、前記選択されたページのメモリセルに対するリフレッシュ動作が完了した後、前記制御器は、次のページのメモリセルが選択されるように、前記リフレッシュアドレスを増加させるように構成される。

例示的な実施形態において、前記リフレッシュ動作が行われる間に割込みが発生すると、前記制御器は、最終的に生成されたリフレッシュアドレスを前記メモリセルアレイに格納する。

例示的な実施形態において、前記リフレッシュ動作は、コピーバックプログラム方式と再プログラム方式のうちの何れかを利用して行われる。

例示的な実施形態において、前記ページバッファ回路は、単一のラッチ構造を有するように構成される。

本発明によれば、単一のラッチを利用して、電荷損失の発生したメモリセルを検出することが可能である。単一のラッチを利用して検出されたメモリセルに対するリフレッシュ動作を行うことが可能である。また、リフレッシュ動作により電荷損失が生じたメモリセルを再プログラムすることにより、フラッシュメモリ装置の信頼性を向上させることができる。

上記の一般的な説明及び以下の詳細な説明のすべてが例示であると理解すべきである。

参照符号は、本発明の好ましい実施形態に詳細に表示されており、それらの例は、参照図面に表示されている。同じ参照番号は、同一又は類似の部分を参照するために説明され、複数の図面において共通に用いられる。

以下では、半導体メモリ装置としてフラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として用いられる。しかしながら、この技術分野に精通した者は、ここに記載された内容により本発明の他の利点及び性能を容易に理解できるはずである。本発明は、他の実施形態により具現されるか、又は適用されることができる。その上、詳細な説明は、本発明の範囲、技術的思想、および目的から逸脱しない観点及び応用によって修正又は変更され得る。

図２は、本発明の好適な実施形態のフラッシュメモリ装置を概略的に示すブロック図である。本発明の好適な実施形態の不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置である。しかしながら、本発明が他のメモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置など）に適用され得ることは、この分野の通常の知識を有した者にとって自明である。

図２に示すように、本発明の好適な実施形態のフラッシュメモリ装置１０００は、データ情報を格納するためのメモリセルアレイ１００を含む。データ情報は、Ｎビットデータ（Ｎは、１又はそれより大きい整数）を含む。メモリセルアレイ１００は、第１領域１１０と第２領域１２０とに区分されることができる。第１及び第２領域１１０、１２０のそれぞれは、複数のメモリブロックで構成される。メモリブロックの例示的な構造は、米国特許第５，６９６，７１７号において、「Ｎｏｎｖｏｌａｔｉｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ ｈａｖｉｎｇ ａｄｊｕｓｔａｂｌｅ ｅｒａｓｅ／ｐｒｏｇｒａｍ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｖｅｒｉｆｉｃａｔｉｏｎ ｃａｐａｂｉｌｉｔｙ」というタイトルで、米国特許第６，０５８，０４８号において、「Ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｕｓｅｄ ａｓ ａ ｂｏｏｔ−ｕｐ ｍｅｍｏｒｙ ｉｎ ａ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ」というタイトルで、米国特許第６，８１３，１８４号において、「ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｅｒａｓｉｎｇ，ｐｒｏｇｒａｍｍｉｎｇ， ａｎｄ ｃｏｐｙ−ｂａｃｋ ｐｒｏｇｒａｍｍｉｎｇ ｔｈｅｒｅｏｆ」というタイトルで、米国特許第９３０，９１９において、「ＮＡＮＤ−ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｈａｖｉｎｇ ａｒｒａｙ ｏｆ ｓｔａｔｕｓ ｃｅｌｌｓ ｆｏｒ ｓｔｏｒｉｎｇ ｂｌｏｃｋ ｅｒａｓｅ／ｐｒｏｇｒａｍ ｉｎｆｏｒｍａｔｉｏｎ」というタイトルで、それぞれ開示されている。これらに開示された事項は、この明細書の一部をなす。

第１領域１１０は、コードデータや一般的なデータなどのような情報を格納するのに用いられ、第２領域１２０は、第１領域１１０のメモリブロックと関連したリフレッシュデータ（又は、再プログラムデータ）のような情報を格納するために用いられる。リフレッシュデータは、第１領域１１０の各メモリブロック（又は各ページ）がプログラムされたか否かを示すデータであって、例えば、メモリブロック（又はページ）がプログラムされた時間情報及びプログラムされたメモリブロック（ページ）を示すブロック（ページ）情報を含む。

次に、図２に示すように、本発明の好適な実施形態のフラッシュメモリ装置１０００は、行選択回路２００、ページバッファ回路３００、列選択回路４００、制御器５００、インターフェスブロック６００をさらに含む。

行選択回路２００は、制御器５００によって制御され、メモリセルアレイ１００の行（又はページ）のうちの少なくとも一つを選択する。選択された行（又はページ）は、行選択回路２００によってワードライン電圧で駆動される。行選択回路２００は、上述の米国特許において説明されているとおり、パワーアップの際に、予め決定されたメモリブロック（又はメモリブロック及びページ）を選択するように構成されることができる。ページバッファ回路３００は、読み出し動作の際、メモリセルアレイ３００からデータを読み出したり、メモリセルアレイ３００にデータをプログラムしたりするように、制御器５００によって制御される。ページバッファ回路３００は、図面には示されていないが、メモリセルアレイ１００の列（又はビットライン）に各々対応するページバッファで構成される。又は、ページバッファ回路３００は、各ビットライン対に対応するページバッファで構成される。各ページバッファは、１ビットデータを読み出すか、又はプログラムするために適するように構成されることができる。又は、各ページバッファは、２ビットデータを読み出すか、又はプログラムするために適するように構成されることができる。しかしながら、各ページバッファがここに開示されたものに限定されないことは、この分野における通常の知識を有した者にとって自明である。例えば、各ページバッファは、Ｍビットデータ（Ｍは、３又はそれより大きい整数）を読み出すか、又はプログラムするために適するように構成されることができる。列選択回路４００は、制御器５００によって制御され、ページバッファ回路３００のページバッファを予め決定された単位で選択するように構成される。制御器５００は、パワーオンの際、現在時間を表す時間情報をメモリセルアレイ１００に格納するように構成されることができる。このとき、現在時間は、外部（例えば、メモリコントローラ又はコンピューティングシステム）から提供される。インターフェスブロック６００は、外部（例えば、メモリコントローラ又はホストシステム）とインターフェスするように構成される。インターフェスブロック６００は、デュアルバッファリング動作のためのバッファ及びデュアルバッファリング動作を制御するための手段を含むように構成されることができる。

本発明の好適な実施形態のフラッシュメモリ装置１０００は、リフレッシュ動作を支援するように構成される。リフレッシュ動作は、フローティングゲートに注入された電子の漏れによって生じたしきい電圧の低下を補償するためのものである。外部（例えば、メモリコントローラ又はホストシステム）からリフレッシュ命令が入力されると、フラッシュメモリ装置１０００は、コピーバックプログラム方式と再プログラム方式を利用して、リフレッシュ動作を行う。これは、以後に詳細に説明される。リフレッシュ動作の結果として、メモリセルは、プログラム検証電圧と同じであるか、又はそれより高いしきい電圧を有するようにプログラムされる。これは、データ保持特性の向上を意味し、その結果、フラッシュメモリ装置１０００の信頼性が向上される。

図３は、本発明の例示的な実施形態に係るページバッファ回路を示すブロック図である。図３には、一つのページバッファＰＢが示されているが、残りのページバッファも、図２に示されたものと実質的に同様に構成される。図３に示すように、ページバッファＰＢは、ＮＭＯＳトランジスタＭ１、Ｍ３〜Ｍ６、ＰＭＯＳトランジスタＭ２、およびインバータＩＮＶ１、ＩＮＶ２で構成され、同図に示すように接続される。ページバッファの構造は、ここに開示されたものに限定されないことは、この分野の通常に知識を有した者にとって自明である。

図４は、本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作を説明するためのフローチャートであり、図５は、本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作時に選択されたページに印加される電圧を示す図であり、図６は、本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作の間におけるデータの流れを示す図である。以下、本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作を参照図面に基づいて詳細に説明する。説明の便宜上、一つのページバッファを基にリフレッシュ動作を説明する。

まず、ステップＳ１００において、任意のメモリブロックのページ（又はワードライン）が制御器５００の制御の下に行選択回路２００によって選択される。次に、ステップＳ１１０において、選択されたページに第１電圧Ｖ１（図５参照）が印加された状態で、選択されたページのメモリセルからデータが読み出される。これを以下では「第１読み出し動作」と呼ぶ。第１読み出し動作について説明する。

まず、ページバッファＰＢのラッチＬＡＴが初期化される。ページを選択するためのアドレスは、フラッシュメモリ装置１０００で生成されるか、又は外部（例えば、メモリコントローラ又はコンピューティングシステム）から提供されることができる。これは、信号経路（１）を形成することによってなされる。信号経路（１）は、ＮＭＯＳトランジスタＭ３、Ｍ５、Ｍ６とＰＭＯＳトランジスタＭ２とをターンオンさせることによって形成される。初期化動作の結果として、ラッチＬＡＴのＮＤ１ノードは、論理「１」に設定され、ラッチＬＡＴのＮＤ２ノードは、論理「０」に設定される。その後、選択されたページ又はワードラインには、第１電圧Ｖ１が印加された状態でビットラインＢＬへ感知電流が供給される。仮に、メモリセルが消去された状態（又は第１電圧Ｖ１より低いしきい電圧）を有すると（又はメモリセルが図５において「Ｃ」と表記された領域に属すると）、ビットラインＢＬの電圧は、接地電圧まで低下する。これに対して、仮に、メモリセルが第１電圧Ｖ１より高いしきい電圧を有すると（又はメモリセルが図５において「Ａ」及び「Ｂ」と表記された領域に属すると）、ビットラインＢＬの電圧は、電源電圧まで上昇する。ビットラインＢＬの電圧、すなわち、メモリセルの状態は、信号経路（２）、（３）を介してラッチＬＡＴに格納される。例えば、前者の場合、信号経路（３）は、ＮＭＯＳトランジスタＭ５がターンオフするため形成されない。このとき、ＮＤ１及びＮＤ２ノードは、図６に示すように、初期化状態（ＮＤ１：Ｈ、ＮＤ２：Ｌ）に維持される。後者の場合、信号経路（３）は、ＮＭＯＳトランジスタＭ５がターンオンするから形成される。このとき、ＮＤ１ノード、ＮＤ２ノードは、図６に示すように、論理「０」、論理「１」にそれぞれ設定される。

次に、ステップＳ１２０において、選択されたページに第２電圧Ｖ２（図５参照）が印加された状態で、選択されたページのメモリセルからデータが読み出される。これを以下では第２読み出し動作と呼ぶ。第２読み出し動作について説明する。

第２読み出し動作が開始されると、選択されたページ又はワードラインには、第１電圧Ｖ１より高い第２電圧Ｖ２が印加された状態でビットラインＢＬへ感知電流が供給される。ここで、第２電圧Ｖ２は、第１電圧Ｖ１より高く、プログラム検証電圧Ｖ３と同じであるか又はそれより低い。好ましくは、第２電圧Ｖ２は、第１電圧Ｖ１より高くプログラム検証電圧Ｖ３より低い電圧であるべきである。第２電圧Ｖ２とプログラム検証電圧Ｖ３との間の電圧差は、第１領域に格納されたデータの重要度又はデータ保持特性を考慮して多様に決定されることができる。仮に、メモリセルが第２電圧Ｖ２より低いしきい電圧を有すると、ビットラインＢＬの電圧は、接地電圧に低くなる。このような場合、メモリセルは、消去された状態を有するか、又は第１電圧Ｖ１と第２電圧Ｖ２との間のしきい電圧を有する。消去状態を有するメモリセルは、図５において「Ｃ」と表記された領域に含まれる。第１電圧Ｖ１と第２電圧Ｖ２との間のしきい電圧を有するメモリセルは、図５において「Ａ」と表記された領域に含まれる。ビットラインＢＬの電圧、すなわち、メモリセルの状態は、信号経路（４）、（５）を介してラッチＬＡＴに格納される。例えば、信号経路（５）は、ＮＭＯＳトランジスタＭ５がターンオフするから形成されない。このとき、「Ａ」領域に属するメモリセルの場合、ＮＤ１及びＮＤ２ノードは、図６に示すように、第１読み出し動作の結果（ＮＤ１：Ｌ、ＮＤ２：Ｈ）に維持される。消去状態を有するメモリセルの場合、ＮＤ１及びＮＤ２ノードは、図６に示すように、初期化状態（ＮＤ１：Ｈ、ＮＤ２：Ｌ）に維持される。仮に、メモリセルが第２電圧Ｖ２より高いしきい電圧（図５において「Ｂ」と表記された領域に分布する）を有すると、ビットラインＢＬの電圧は、電源電圧まで上昇する。上述のように、ビットラインＢＬの電圧、すなわち、メモリセルの状態は、信号経路（４）、（５）を介してラッチＬＡＴに格納される。例えば、信号経路（５）は、ＮＭＯＳトランジスタＭ５がターンオンするから形成される。このとき、ＮＤ１及びＮＤ２ノードは、図６に示すように、初期化状態（ＮＤ１：Ｈ、ＮＤ２：Ｌ）に設定される。

第１及び第２読み出し動作の結果として、図５の「Ａ」領域に属するメモリセルが検出される。そのように検出されたメモリセルは、ページバッファＰＢに格納されたデータに応じて、制御器５００の制御の下にリフレッシュされる（Ｓ１３０）。リフレッシュ動作の間、ビットラインＢＬは、ラッチＬＡＴに格納されたデータに応じて、信号経路（６）を介して接地電圧又は電源電圧で充電される。周知のように、メモリセルは、ビットラインＢＬが接地電圧で充電される時にプログラムされ、ビットラインＢＬが電源電圧で充電される時にプログラム禁止される。したがって、図６において、ＮＤ１ノードが論理「０」と設定されたページバッファＰＢに接続したメモリセルのみがプログラムされる。リフレッシュ動作は、コピーバックプログラム方式により、又は再プログラム方式により行われることができる。コピーバックプログラム方式によれば、読み出されたデータは、他のページのメモリセルにプログラムされる。再プログラム方式によれば、読み出されたデータは、選択されたページのメモリセルに再プログラムされる。

以上の説明から分かるように、本発明の好適な実施形態のフラッシュメモリ装置によれば、単一のラッチを利用して、電荷損失の発生したメモリセルを検出することができる。単一のラッチを利用して検出されたメモリセルに対するリフレッシュ動作を行うことができる。

図７は、本発明の好適な実施形態のフラッシュメモリ装置を含むメモリシステムを概略的に示すブロック図である。

図７に示すように、本発明の好適な実施形態のメモリシステムは、フラッシュメモリ装置１０００と、メモリコントローラ２０００とを含む。フラッシュメモリ装置１０００は、図２に示されたものと実質的に同様に構成され、従って、それに対する説明は省略する。メモリコントローラ２０００は、フラッシュメモリ装置１０００のリフレッシュデータ格納領域１２０に格納されたリフレッシュデータを読み出すように、そして、読み出されたリフレッシュデータを利用してリフレッシュ命令を発生するように構成される。以下、メモリコントローラ２０００について詳細に説明する。

上述のように、リフレッシュデータは、メモリブロック各々がプログラムされた時点を示す時間情報を含む。又は、メモリコントローラ２０００は、ウェアレベリング方式に応じてプログラム／消去サイクルを管理するように構成される。プログラム／消去サイクルは、各メモリブロックのプログラム／消去回数を示す。この分野の通常の知識を有した者に周知のように、プログラム／消去サイクルを表す情報は、フラッシュメモリ装置１０００のメモリセルアレイ１００に格納される。ウェアレベリング方式（ｗｅａｒ ｌｅｖｅｌｉｎｇ ｍａｎｎｅｒ）は、プログラム／消去動作がいくつかのメモリブロックに偏重するのを防止するためのものである。ウェアレベリング方式によれば、プログラム／消去動作がメモリブロックに対して均等に行われることができる。単純に時間情報のみを基準としてリフレッシュ命令を発生するようにメモリコントローラ２０００を構成する代わりに、ウェアレベリング方式により管理されたプログラム／消去サイクル情報と時間情報をすべて参照してリフレッシュ命令を発生するように、メモリコントローラ２０００を構成することも可能である。

図８は、本発明の好適な実施形態のメモリシステムによるリフレッシュ命令を発生する動作を説明するためのフローチャートである。以下、本発明の好適な実施形態のメモリシステムによるリフレッシュ命令を発生する動作を参照図面に基づいて詳細に説明する。

まず、ステップＳ２００において、メモリコントローラ２０００は、フラッシュメモリ装置１０００の第２領域１２０（すなわち、リフレッシュデータ格納領域）からリフレッシュデータ（例えば、時間データ情報）を読み出す。ステップＳ２１０において、メモリコントローラ２０００は、読み出されたリフレッシュデータの時間と現在時間とを比較する。読み出されたリフレッシュデータは、各メモリブロック又は各ページに対する情報を含む。

ステップＳ２２０において、メモリコントローラ２０００は、読み出されたリフレッシュデータの時間と現在時間との間の時間差が基準時間を越えているか否かを判別する。ここで、基準時間は、フラッシュメモリ装置１０００の保証時間より短く設定される。読み出されたリフレッシュデータの時間と現在時間との間の時間差が基準時間を超えていない場合には、手順は終了する。これに対して、読み出されたリフレッシュデータの時間と現在時間との間の時間差が基準時間を超えている場合には、ステップＳ２３０において、メモリコントローラ２０００は、フラッシュメモリ装置１０００にリフレッシュ命令を出力する。このとき、メモリブロック及びページ情報がリフレッシュ命令と共にフラッシュメモリ装置１０００に提供される。ステップＳ２４０において、フラッシュメモリ装置１０００は、上述したようなリフレッシュ動作を行う。

上述のように、リフレッシュ動作は、コピーバックプログラム方式と再プログラム方式のうちの何れかを利用して行われることができる。コピーバックプログラム方式を利用してリフレッシュ動作を行う場合には、ステップＳ２３０において、メモリコントローラ２０００は、目標アドレス情報及び目的地アドレス情報をリフレッシュ命令と共にフラッシュメモリ装置１０００に出力する。再プログラム方式を利用してリフレッシュ動作を行う場合には、ステップＳ２３０において、メモリコントローラ２０００は、目標アドレス情報（又は複数のページを順次選択するための開始及び終了アドレス情報）と共にフラッシュメモリ装置１０００に出力する。

本発明の例示的な実施形態において、図８で説明された動作は、パワーアップの際に行われることもできる。このような場合、フラッシュメモリ装置１０００から提供されるリフレッシュデータの時間と比較される基準時間が必要である。そのような基準時間は、フラッシュメモリ装置１０００から提供されることができる。例えば、上述のように、パワーアップの際、フラッシュメモリ装置１０００の制御器５００は、メモリセルアレイ１００にパワーアップの際の時間を格納することができる。そのように格納された時間は、パワーアップの際、基準時間としてメモリコントローラ２０００に提供され、メモリコントローラ２０００は、基準時間とリフレッシュデータの時間とを比較して、リフレッシュ命令を発生する。

図９は、本発明のフラッシュメモリ装置によるリフレッシュ動作を説明するためのフローチャートである。

図８で説明されたこととは異なり、リフレッシュ動作は、パワーアップの際、自動的に行われることができる。パワーアップの際に行われるリフレッシュ動作は、メモリセルアレイ１００のページをスキャンする方式により行われる。さらに詳細に説明すれば、次のとおりである。

ステップＳ３００においてフラッシュメモリ装置１０００に電源が供給されると、ステップＳ３１０において、ページバッファ回路３００は、制御器５００の制御の下にメモリセルアレイ１００に格納されたリフレッシュアドレスを読み出す。読み出されたリフレッシュアドレスは、列選択回路４００を介して制御器５００に伝達される。ここで、リフレッシュアドレスは、メモリセルアレイ１００の第２領域１２０、すなわち、リフレッシュデータ格納領域に格納されることができる。或いは、リフレッシュアドレスは、メモリセルアレイ１００の第１領域１１０に格納されることができる。或いは、図面には示されていないが、不揮発性特性を有する領域がフラッシュメモリ装置１０００に提供されることができ、リフレッシュアドレスは、その領域に格納されることができる。このようなパワーアップ読み出し動作は、この分野の通常の知識を有した者にとって周知のものである。例示的なパワーアップ読み出し動作は、上述の米国特許第６，０５８，０４８号に詳細に開示されている。

その後、ステップＳ３２０において、制御器５００は、割込みの発生有無を判別する。割込みが発生すると（又はメモリコントローラから読み出し／プログラム／消去動作が要請されるとき）、ステップＳ３３０において、制御器５００は、リフレッシュアドレスがメモリセルアレイ１００に格納されるように、行選択回路２００、列選択回路４００、そしてページバッファ回路３００を制御する。以後、手順は終了する。これに対して、割込みが発生していないものと判別されると、ステップＳ３４０において、読み出されたリフレッシュアドレスに対応するページが制御器５００の制御の下に選択され、選択されたページ（例えば、メモリセルアレイ１００の最初のページ）のメモリセルに対するリフレッシュ動作が行われる。リフレッシュ動作は、図４で説明されたものと実質的に同様に行われ、従って、それについての説明は省略する。

選択されたページに対するリフレッシュ動作が完了した後、ステップＳ３５０において、制御器５００は、選択されたページのリフレッシュアドレスが最後のリフレッシュアドレス（例えば、メモリセルアレイ１００の最後のページを指定するためのアドレス）であるか否かを判別する。最後のリフレッシュアドレスである場合には手順は終了する。一方、最後のリフレッシュアドレスではない場合には、ステップＳ３６０において、制御器５００は、リフレッシュアドレスを１だけ増加させる。以後、手順はステップＳ３２０に進む。

以上の説明から分かるように、本発明の好適な実施形態のフラッシュメモリ装置は、パワーアップの際、メモリセルアレイ１００のページを順次に選択するように、そして選択されたページに対するリフレッシュ動作を行うように構成される。リフレッシュ動作が行われるときに割込みが発生すると、選択されたページのリフレッシュアドレスは、制御器５００の制御の下にメモリセルアレイ１００に格納される。そのように格納されたリフレッシュアドレスは、次のパワーアップの際、リフレッシュ動作の開始アドレスとして用いられる。

フラッシュメモリ装置は、電力が遮断されても、格納されたデータを維持できる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用の増加によって、フラッシュメモリ装置は、データストレージだけでなく、コードストレージとしてより広く用いられる。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルーター、そしてＧＰＳのようなホームアプリケーションに用いられることができる。

本発明の好適な実施形態のフラッシュメモリ装置及びメモリコントローラを含むコンピューティングシステムは、図１０に概略的に示されている。本発明の好適な実施形態のコンピューティングシステムは、バス１００１に電気的に接続したマイクロプロセッサー、中央処理装置などのようなプロセッシングユニット３０００、ユーザインタフェース４０００、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム５０００、メモリコントローラ２０００、そしてフラッシュメモリ装置１０００を含む。メモリコントローラ２０００とフラッシュメモリ装置１０００は、上述のように、実質的に同様に構成される。フラッシュメモリ装置１０００には、プロセッシングユニット３０００によって処理された／処理されるＮビットデータ（Ｎは、１又はそれより大きい整数）がメモリコントローラ２０００を介して格納される。本発明の好適な実施形態のコンピューティングシステムがモバイル装置の場合、コンピューティングシステムの動作電圧を供給するためのバッテリー６０００が追加的に提供される。図面には示されていないが、本発明の好適な実施形態のコンピューティングシステムには、応用チップセット、カメライメージプロセッサ（ＣＩＳ）、モバイルＤＲＡＭなどがさらに含まれうることは、この分野の通常の知識を有した者にとって自明である。

上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

電荷損失によるしきい電圧分布の変化を示す図である。 本発明に係るフラッシュメモリ装置を概略的に示すブロック図である。 本発明の好適な実施形態に係るページバッファ回路を示す図である。 本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作を説明するためのフローチャートである。 本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作時に選択されたページに印加される電圧を示す図である。 本発明の好適な実施形態のフラッシュメモリ装置のリフレッシュ動作の間におけるデータの流れを示す図である。 本発明の好適な実施形態のフラッシュメモリ装置を含むメモリシステムを概略的に示すブロック図である。 本発明の好適な実施形態のメモリシステムによるリフレッシュ命令を発生する動作を説明するためのフローチャートである。 本発明の好適な実施形態のフラッシュメモリ装置によるリフレッシュ動作を説明するためのフローチャートである。 本発明の好適な実施形態のフラッシュメモリ装置及びメモリコントローラを含むコンピューティングシステムを示すブロック図である。

符号の説明

１００ メモリセルアレイ
２００ 行選択回路
３００ ページバッファ回路
４００ 列選択回路
５００ 制御器
６００ インターフェスブロック

Claims (19)

1. 行と列で配列されたメモリセルを含むメモリセルアレイと、
   単一のラッチ構造を有し、前記メモリセルアレイ内の選択されたページからデータを読み出すように構成されたページバッファ回路と、
   前記選択されたページ内の電荷漏れによる不適当な電圧分布を有するメモリセルを検出するように、前記ページバッファ回路を制御する制御器と、を含み、
   前記制御器は、第１ワードライン電圧を前記選択されたページに印加してデータを読み出し、第２ワードライン電圧を前記選択されたページに印加してデータを読み出す方法により、不適当な電圧分布を有するメモリセルを検出する
   ことを特徴とするフラッシュメモリ装置。
2. 前記制御器は、前記ページバッファ回路によって読み出されたデータに応じて、前記検出されたメモリセルをプログラムするように前記ページバッファ回路を制御する
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記第１ワードライン電圧は、前記第２ワードライン電圧より低い
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
4. 前記第２ワードライン電圧は、プログラム検証電圧と同じであるか、又はそれより低い
   ことを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記メモリセルアレイは、第１及び第２格納領域を含み、前記第１及び第２格納領域のそれぞれは、複数のメモリブロックで構成され、前記第２格納領域は、前記第１格納領域の複数のメモリブロックに関連したリフレッシュデータを格納するために用いられる
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記ページバッファ回路に格納されたデータは、コピーバックプログラム方式と再プログラム方式のうちの何れかによりプログラムされる
   ことを特徴とする請求項２に記載のフラッシュメモリ装置。
7. 前記制御器は、パワーアップの際、現在時間を前記メモリセルアレイに提供するように構成されている
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 複数のメモリブロックで構成され、前記複数のメモリブロックに関連したリフレッシュデータを格納するデータ格納領域を有する請求項１に記載のフラッシュメモリ装置と、
   パワーアップの際、前記リフレッシュデータに応じてリフレッシュ命令を発生するメモリ制御器と、を含むメモリシステム。
9. 前記フラッシュメモリ装置は、
   単一のラッチ構造を有し、前記メモリセルアレイの選択されたメモリページからデータを読み出すように構成されたページバッファ回路と、
   前記選択されたページ内の電荷漏れによる不適当な電圧分布を有するメモリセルを検出するように、前記ページバッファ回路を制御する制御器と、をさらに含む請求項８に記載のフラッシュメモリ装置。
10. 前記制御器は、パワーアップの際、現在時間を前記メモリセルアレイに提供するように構成される請求項９に記載のメモリシステム。
11. 前記選択されたページに関連した前記現在時間は、パワーアップの際、前記メモリコントローラに提供される請求項１０に記載のメモリシステム。
12. 前記メモリコントローラは、前記リフレッシュデータに含まれたメモリブロックのプログラム時間と前記現在時間との間の時間差が基準時間を越えているか否かに応じて、前記リフレッシュ命令を発生する請求項１１に記載のメモリシステム。
13. 前記基準時間は、前記フラッシュメモリ装置の保証時間より短い請求項１２に記載のメモリシステム。
14. 前記メモリコントローラは、ウェアレベリング方式に応じて前記メモリセルアレイのプログラム／消去サイクルを管理するように構成され、前記メモリコントローラは、前記メモリセルアレイのプログラム／消去サイクルと前記リフレッシュデータに応じて、前記リフレッシュ命令を発生する請求項８に記載のメモリシステム。
15. 複数のメモリブロックを含み、リフレッシュデータ及びリフレッシュアドレスを格納するメモリセルアレイと、
    前記メモリセルアレイの選択されたページからデータを読み出すように構成されたページバッファ回路と、
    前記選択されたページからデータを読み出すように、前記ページバッファ回路を制御する制御器と、を含み、
    パワーアップの際、前記リフレッシュアドレスは、前記制御器にロードされ、前記制御器は、ロードされたリフレッシュアドレスによって選択されたページのメモリセルに対するリフレッシュ動作を制御する請求項１に記載のフラッシュメモリ装置。
16. 前記選択されたページのメモリセルに対するリフレッシュ動作が完了した後、前記制御器は、次のページが選択されるように前記リフレッシュアドレスを増加させるように構成された請求項１５に記載のフラッシュメモリ装置。
17. 前記リフレッシュ動作が行われる間、割込みが発生すると、前記制御器は、最終的に生成されたリフレッシュアドレスを前記メモリセルアレイに格納する請求項１５に記載のフラッシュメモリ装置。
18. 前記リフレッシュ動作は、コピーバックプログラム方式と再プログラム方式のうちの何れかを利用して行われる請求項１５に記載のフラッシュメモリ装置。
19. 前記ページバッファ回路は、単一のラッチ構造を有するように構成される請求項１５に記載のフラッシュメモリ装置。

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