JP5361158B2 - フラッシュメモリ装置及びメモリシステム - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
200 行選択回路
300 ページバッファ回路
400 列選択回路
500 制御器
600 インターフェスブロック
Claims (19)
- 行と列で配列されたメモリセルを含むメモリセルアレイと、
単一のラッチ構造を有し、前記メモリセルアレイ内の選択されたページからデータを読み出すように構成されたページバッファ回路と、
前記選択されたページ内の電荷漏れによる不適当な電圧分布を有するメモリセルを検出するように、前記ページバッファ回路を制御する制御器と、を含み、
前記制御器は、第1ワードライン電圧を前記選択されたページに印加してデータを読み出し、第2ワードライン電圧を前記選択されたページに印加してデータを読み出す方法により、不適当な電圧分布を有するメモリセルを検出する
ことを特徴とするフラッシュメモリ装置。 - 前記制御器は、前記ページバッファ回路によって読み出されたデータに応じて、前記検出されたメモリセルをプログラムするように前記ページバッファ回路を制御する
ことを特徴とする請求項1に記載のフラッシュメモリ装置。 - 前記第1ワードライン電圧は、前記第2ワードライン電圧より低い
ことを特徴とする請求項1に記載のフラッシュメモリ装置。 - 前記第2ワードライン電圧は、プログラム検証電圧と同じであるか、又はそれより低い
ことを特徴とする請求項3に記載のフラッシュメモリ装置。 - 前記メモリセルアレイは、第1及び第2格納領域を含み、前記第1及び第2格納領域のそれぞれは、複数のメモリブロックで構成され、前記第2格納領域は、前記第1格納領域の複数のメモリブロックに関連したリフレッシュデータを格納するために用いられる
ことを特徴とする請求項1に記載のフラッシュメモリ装置。 - 前記ページバッファ回路に格納されたデータは、コピーバックプログラム方式と再プログラム方式のうちの何れかによりプログラムされる
ことを特徴とする請求項2に記載のフラッシュメモリ装置。 - 前記制御器は、パワーアップの際、現在時間を前記メモリセルアレイに提供するように構成されている
ことを特徴とする請求項1に記載のフラッシュメモリ装置。 - 複数のメモリブロックで構成され、前記複数のメモリブロックに関連したリフレッシュデータを格納するデータ格納領域を有する請求項1に記載のフラッシュメモリ装置と、
パワーアップの際、前記リフレッシュデータに応じてリフレッシュ命令を発生するメモリ制御器と、を含むメモリシステム。 - 前記フラッシュメモリ装置は、
単一のラッチ構造を有し、前記メモリセルアレイの選択されたメモリページからデータを読み出すように構成されたページバッファ回路と、
前記選択されたページ内の電荷漏れによる不適当な電圧分布を有するメモリセルを検出するように、前記ページバッファ回路を制御する制御器と、をさらに含む請求項8に記載のフラッシュメモリ装置。 - 前記制御器は、パワーアップの際、現在時間を前記メモリセルアレイに提供するように構成される請求項9に記載のメモリシステム。
- 前記選択されたページに関連した前記現在時間は、パワーアップの際、前記メモリコントローラに提供される請求項10に記載のメモリシステム。
- 前記メモリコントローラは、前記リフレッシュデータに含まれたメモリブロックのプログラム時間と前記現在時間との間の時間差が基準時間を越えているか否かに応じて、前記リフレッシュ命令を発生する請求項11に記載のメモリシステム。
- 前記基準時間は、前記フラッシュメモリ装置の保証時間より短い請求項12に記載のメモリシステム。
- 前記メモリコントローラは、ウェアレベリング方式に応じて前記メモリセルアレイのプログラム/消去サイクルを管理するように構成され、前記メモリコントローラは、前記メモリセルアレイのプログラム/消去サイクルと前記リフレッシュデータに応じて、前記リフレッシュ命令を発生する請求項8に記載のメモリシステム。
- 複数のメモリブロックを含み、リフレッシュデータ及びリフレッシュアドレスを格納するメモリセルアレイと、
前記メモリセルアレイの選択されたページからデータを読み出すように構成されたページバッファ回路と、
前記選択されたページからデータを読み出すように、前記ページバッファ回路を制御する制御器と、を含み、
パワーアップの際、前記リフレッシュアドレスは、前記制御器にロードされ、前記制御器は、ロードされたリフレッシュアドレスによって選択されたページのメモリセルに対するリフレッシュ動作を制御する請求項1に記載のフラッシュメモリ装置。 - 前記選択されたページのメモリセルに対するリフレッシュ動作が完了した後、前記制御器は、次のページが選択されるように前記リフレッシュアドレスを増加させるように構成された請求項15に記載のフラッシュメモリ装置。
- 前記リフレッシュ動作が行われる間、割込みが発生すると、前記制御器は、最終的に生成されたリフレッシュアドレスを前記メモリセルアレイに格納する請求項15に記載のフラッシュメモリ装置。
- 前記リフレッシュ動作は、コピーバックプログラム方式と再プログラム方式のうちの何れかを利用して行われる請求項15に記載のフラッシュメモリ装置。
- 前記ページバッファ回路は、単一のラッチ構造を有するように構成される請求項15に記載のフラッシュメモリ装置。
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