JP5350449B2 - 半導体チップパッケージ構造とその製造方法 - Google Patents

Description

本発明は、半導体チップパッケージ構造とその製造方法に関し、より詳細には、基板パッド領域に隔壁を配置してはんだとの接着面積が拡大されるようにし、これによりピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）が向上されるようにするための半導体チップパッケージ構造とその製造方法に関する。

チップパッケージ基板（Ｃｈｉｐ Ｐａｃｋａｇｉｎｇ Ｓｕｂｓｔｒａｔｅ）、プリント基板（ＰＣＢ）の開発はボールグレイアレイ（Ｂａｌｌ Ｇｒａｙ Ａｒｒａｙ）形成に限定されず、はんだバンプの上にピンを実装するピンニンググレイアレイ（Ｐｉｎｎｉｎｇ Ｇｒａｙ Ａｒｒａｙ）が最近開発されるにつれて様々な事項が要求されている。

一方、ピングリッドアレイを形成する際、ピン径（Ｐｉｎ Ｄｉａｍｅｔｅｒ）に応じてパッドサイズをある程度確保しなければ、ピンニング（Ｐｉｎｎｉｎｇ）の後ピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）を確保することができないという制約がある。

また、ピン径に応じてパッドサイズが確保されなければならないことにより、ピングリッドアレイ密集度を向上させることが容易でないという問題点がある。

特開２０００−２００８４９号公報

従って、本発明は上述した問題点を解決するために導き出されたものであって、パッド上にピンを実装する際、基板パッドとはんだとの間のピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）が増大されることができるようにするための半導体チップパッケージ構造とその製造方法を提供することを目的とする。

前記目的を果たすための本発明の実施形態による半導体チップパッケージ構造の製造方法は、回路が形成されソルダレジストが充填されたビアホールを含むコア層を形成する段階と、前記コア層の上下面に銅ホイル（Ｃｕ Ｆｏｉｌ）及び熱硬化性材料からなるソルダレジストを塗布する段階と、前記ソルダレジスト領域をオープンしてビアオープン領域を形成する段階と、ソルダレジストが塗布されたコア層の上下面とビアオープン領域の上面に化学銅を形成する段階と、コア層の上下面に形成された化学銅の上部にドライフィルムを塗布し、露光及び現像を行って隔壁が形成される領域、前記ビアオープン領域及び化学銅の一部をオープンする段階と、前記隔壁が形成される領域、ビアオープン領域及び化学銅一部のオープン領域の上面にニッケル（Ｎｉ）−金（Ａｕ）電解メッキを順に施した後、ドライフィルムを剥離する段階と、前記ソルダレジストと化学銅をエッチングして隔壁構造を完成する段階と、はんだペーストを塗布した後、ピンニング（Ｐｉｎｎｉｎｇ）を行う段階と、を含むことができる。

また、前記ビアオープン領域を形成する段階において、ビアが形成された領域上部の前記ソルダレジスト領域をオープンすることが好ましい。

また、前記ソルダレジスト領域をオープンする際、レーザー加工方法を適用する段階をさらに含むことが好ましい。

また、前記ドライフィルムを塗布して、露光及び現像を行って隔壁が形成される領域、ビアオープン領域及び化学銅の一部をオープンする段階において、隔壁を形成するために隔壁構造に応じてドライフィルムをパターニングすることが好ましい。

さらに、前記露光工程は、レーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を用いたマスクレス（Ｍａｓｋｌｅｓｓ）法を適用することが好ましい。

また、前記はんだペーストを塗布する際、内側隔壁と外側隔壁との間及び隔壁の上部にはんだペーストを塗布する段階をさらに含み、前記隔壁構造は、内側隔壁と内側隔壁と任意の間隔で離隔され両側にそれぞれ形成された外側隔壁とに区分された構造であることが好ましい。

他の本発明の半導体チップパッケージ構造は、コア層と、前記コア層上に内側隔壁と内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁とに区分されて形成された隔壁部と、前記内側隔壁と外側隔壁との間及び隔壁部の上面に積層されたはんだペースト部と、前記はんだペースト部の上面に配置されたピンと、を含むことができる。

また、前記隔壁部は、電解質からなる第１層と、前記第１層の上面に形成された無電解の化学銅からなる第２層と、前記第２層の上面に形成されたニッケルからなる第３層と、前記第３層の上面に形成された金からなる第４層と、を含むことが好ましい。

さらに、コア層は、回路が上下部に形成され、上下部の回路を連結するためにソルダレジストで充填されたビアホールが形成されたコアと、前記コアの上下面に積層された銅ホイル（Ｃｕ Ｆｏｉｌ）層と、を含むことが好ましい。

また、コア層は、ソルダレジストで充填された領域がオープンされるようにしてビアオープン領域を形成することが好ましい。

さらに、内側隔壁は、ビアオープン領域の上面及びコア層の上面にわたり形成されることが好ましい。

また、コア層は、回路が内部に形成されたタイプであるか、または回路が上下の外側に形成されたタイプであることが好ましい。

本発明の半導体チップパッケージ構造とその製造方法は、基板パッド領域に隔壁を置いてはんだとの接着面積を増大させることができる構造を適用するため、基板パッドサイズがピン径（Ｐｉｎ Ｄｉａｍｅｔｅｒ）より小さくてもピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）を改善し、密集度を向上させることができるという効果を期待することができる。

また、本発明は、ピンヘッドに応じてパッドサイズを決定しなければならない従来技術に比べてパッドサイズに対する制限が無くなるという長所がある。

本発明による半導体チップパッケージ構造の一例の断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の一例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。 本発明による半導体チップパッケージ構造の他の例の製造工程の手順による断面図である。

以下、本発明の実施形態は、半導体チップパッケージ構造を参考して詳細に説明する。以下で紹介される実施形態は当業者に本発明の思想が十分に伝達されることができるための例として提供されるものである。従って、本発明は以下で説明される実施形態に限定されず、他の形態に具体化されることもできる。そして、図面において、装置の大きさ及び厚さなどは便宜のために誇張されて表現されることもある。明細書の全体における同一の参照番号は同一の構成要素を示す。

図１は、本発明による半導体チップパッケージ構造の一例の断面図であり、図２ａ〜図２ｈは、図２の半導体チップパッケージ構造の製造工程の手順による断面図である。

図３は、本発明による半導体チップパッケージ構造の他の例の断面図であり、図４ａ〜図４ｈは、図３の半導体チップパッケージ構造の製造工程の手順による断面図である。

図示するように、半導体チップパッケージ１００、２００は、コア層Ａ、Ｃと、隔壁部１４０、２４０と、はんだペースト（Ｓｏｌｄｅｒ Ｐａｓｔｅ）部１５０、２５０と、はんだペースト部１５０、２５０上に実装されるピン１６０、２６０と、を含むことができる。

より詳細に説明すると、コア層Ａは、回路が上下部に形成され、上下部の回路を連結するためにソルダレジストで充填されたビアホール１２０が形成されたコア１１０と、コア１１０の上下面に積層された銅ホイル（Ｃｕ Ｆｏｉｌ）層１３０ａ、１３０ｂと、を含むことができる。

ここで、コア層Ａは、ソルダレジストで充填された領域がオープンされるようにしてビアオープン領域（図２ｃの符号Ｂ）を形成することができる。

また、コア層Ａは、図１のように回路が内部に形成されたタイプであるか、または図３のように回路が上下の外側に形成されたタイプであることができる。

以下では、説明の便宜上、図１〜図２ｈの番号を代表的に参照する。

隔壁部１４０は、コア層Ａ上に内側隔壁と、内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁と、に区分されて形成されることができる。

例えば、図１と図３において図示するはんだペースト部１５０、２５０を基準に両側にそれぞれ形成された隔壁が外側隔壁であり、内側のビアオープン領域を含む隔壁が内側隔壁である。

また、内側隔壁は、ビアオープン領域（図２ｃの符号Ｂ）の上面及びコア層Ａの上面にわたり形成されることができる。

さらに、隔壁部１４０は、電解質からなる第１層１４１と、第１層１４１の上面に形成された無電解の化学銅からなる第２層１４３と、第２層１４３の上面に形成されたニッケルからなる第３層１４７と、第３層１４７の上面に形成された金からなる第４層１４９と、を含むことができる。

はんだペースト部１５０は、内側隔壁と外側隔壁との間及び隔壁部１４０の上面に積層されることができる。

ピン１６０は、はんだペースト部１５０の上面に配置されることができる。

以下では、図面を参照して半導体チップパッケージ構造の製造方法を説明する。

先ず、図２ａ及び図４ａで図示するように、回路が形成され、ソルダレジストが充填されたビアホールを含むコア層Ａ、Ｃを形成することができる。

その後、図２ｂ及び図４ｂで図示するように、コア層Ａ、Ｃの上下面に銅ホイル（Ｃｕ Ｆｏｉｌ）１３０ａ、１３０ｂ、２３０ａ、２３０ｂ及び熱硬化性材料からなるソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂを塗布することができる。

図２ｃ及び図４ｃで図示するように、ソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂ領域をオープンしてビアオープン領域Ｂ、Ｄを形成することができる。

ここで、ビアオープン領域は、ソルダレジストが充填されたビア１２０が形成された領域の上部のソルダレジスト領域をオープンすることで形成される。

また、ソルダレジスト領域をオープンする場合、レーザー加工法を適用することができる。

前記ビアオープン領域は、その後内側隔壁構造のための化学銅、ニッケル及び金などが積層され、これにより形成された隔壁は、パッドとパッド上に実装されるピンの間の接合度を向上させることができるという効果を期待できる。

その後、図２ｄ及び図４ｄで図示するように、ソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂが塗布されたコア層Ａ、Ｃの上下面とビアオープン領域の上面に化学銅１４３ａ、１４３ｂ、２４３ａ、２４３ｂを形成することができる。

ここで、化学銅を形成する前に、スミア（Ｓｍｅａｒ）を除去する手順を先ず行う。これは、Ｃｕ ｄｉｒｅｃｔ ＣＯ_２加工を行うため、ＣＯ_２加工の後、銅ホイルバー（Ｃｕ Ｆｏｉｌ Ｂｕｒ）、絶縁材バー（ｂｕｒ）を除去すると、化学銅（無電解銅メッキ）の形成が容易であるだけでなく、信頼性の確保においても重要であるためである。

図２ｅ及び図４ｅで図示するように、コア層Ａ、Ｃの上下面に形成された化学銅の上部にドライフィルム１４５ａ、１４５ｂ、２４５ａ、２４５ｂを塗布し、露光及び現像を行って隔壁が形成される領域、ビアオープン領域及び化学銅の一部（図２ｅのＥ）をオープンすることができる。

ここで、塗布されたドライフィルムは、隔壁を形成するために隔壁構造に応じてドライフィルムにパターニングを行う。

また、前記露光工程は、レーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を用いたマスクレス（Ｍａｓｋｌｅｓｓ）法を適用することができる。

ここで、前記露光工程にレーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を適用すると、マスク（Ｍａｓｋ）が節約できるだけではなく、ビア（ｖｉａ）露光アライメント（ａｌｉｇｎｍｅｎｔ）を高めることができるという効果を期待することができる。

より詳細に説明すると、露光工程は、レーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を用いたマスクレス（Ｍａｓｋｌｅｓｓ）方式の直接描画露光法を適用することができる。

図２ｆ及び図４ｆで図示するように、隔壁が形成される領域、ビアオープン領域及び化学銅一部のオープン領域の上面に、ニッケル（Ｎｉ）１４７、２４７−金（Ａｕ）１４９、２４９の電解メッキを順に施した後、ドライフィルムを剥離することができる。

図２ｇ及び図４ｇで図示するように、ソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂと化学銅１４３ａ、１４３ｂ、２４３ａ、２４３ｂをエッチングして隔壁構造を完成することができる。

はんだペースト部１５０、２５０を塗布した後、ピンニング（Ｐｉｎｎｉｎｇ）を行うことができる。

上述した隔壁構造は、内側隔壁と、内側隔壁と任意の間隔で離隔され両側にそれぞれ形成された外側隔壁と、に区分された構造であるが、このような構造上にはんだペーストを塗布する場合、内側隔壁と外側隔壁との間及び隔壁上部にはんだペーストを塗布することができる。

本発明で開示された隔壁構造は、基板パッド領域に隔壁を形成してはんだとの接着面積が増大できるようにするものであって、これによりピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）が改善されるとともに密集度が向上されることができるという効果を期待することができる。

以上で説明した本発明の好ましい実施形態は例示の目的のために開示されたものであり、本発明が属する技術分野において通常の知識を有するものであれば、本発明の技術的思想を外れない範囲内で様々な置換、変形及び変更が可能であり、このような置換、変形及び変更などは添付の特許請求の範囲に属するとするべきであろう。

１００、２０００ 半導体チップパッケージ
１１０、２１０ コア
１３０ａ、１３０ｂ、２３０ａ、２３０ｂ 銅ホイル
１４０、２４０ 隔壁部
１５０、２５０ はんだペースト部
１６０、２６０ ピン

Claims (10)

1. 回路が形成されソルダレジストが充填されたビアホールを含むコア層を形成する段階と、
   前記コア層の上下面に銅ホイル及び熱硬化性材料からなるソルダレジストを塗布する段階と、
   前記銅ホイル及び前記ソルダレジスト領域をオープンしてビアオープン領域を形成する段階と、
   前記ソルダレジストが塗布された前記コア層の上下面と前記ビアオープン領域の上面に化学銅を形成する段階と、
   前記コア層の上下面に形成された前記化学銅の上部にドライフィルムを塗布し、前記コア層上に内側隔壁と内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁とに区分されて形成された隔壁部を形成するように、前記隔壁部の構造に応じて前記ドライフィルムをパターニングして、露光及び現像を行って隔壁が形成される領域、前記ビアオープン領域及び前記化学銅の一部をオープンする段階と、
   前記隔壁が形成される領域、前記ビアオープン領域及び前記化学銅の一部のオープン領域の上面にニッケル−金の電解メッキを順に施した後、前記ドライフィルムを剥離する段階と、
   前記ソルダレジストと前記化学銅をエッチングして前記隔壁部を完成する段階と、
   前記内側隔壁と前記外側隔壁との間及び前記隔壁部の上面にはんだペーストを塗布した後、ピンニングを行う段階と、を含む半導体チップパッケージ構造の製造方法。
2. 前記ビアオープン領域を形成する段階において、
   ビアが形成された領域上部の前記ソルダレジスト領域及び前記銅ホイルをオープンすることを特徴とする請求項１に記載の半導体チップパッケージ構造の製造方法。
3. 前記ソルダレジスト領域及び前記銅ホイルをオープンする際、レーザー加工方法を適用する段階をさらに含むことを特徴とする請求項２に記載の半導体チップパッケージ構造の製造方法。
4. 前記露光工程は、
   レーザーダイレクトイメージングを用いたマスクレス法を適用することを特徴とする請求項１に記載の半導体チップパッケージ構造の製造方法。
5. コア層と、
   前記コア層上に内側隔壁と内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁とに区分されて形成された隔壁部と、
   前記内側隔壁と外側隔壁との間及び隔壁部の上面に積層されたはんだペースト部と、
   前記はんだペースト部の上面に配置されたピンと、を含む半導体チップパッケージ構造。
6. 前記隔壁部は、
   電解質からなる第１層と、
   前記第１層の上面に形成された無電解の化学銅からなる第２層と、
   前記第２層の上面に形成されたニッケルからなる第３層と、
   前記第３層の上面に形成された金からなる第４層と、を含むことを特徴とする請求項５に記載の半導体チップパッケージ構造。
7. 前記コア層は、
   回路が上下部に形成され、上下部の回路を連結するためにソルダレジストで充填されたビアホールが形成されたコアと、
   前記コアの上下面に積層された銅ホイル層と、を含むことを特徴とする請求項６に記載の半導体チップパッケージ構造。
8. 前記コア層は、
   ソルダレジストで充填された領域がオープンされるようにしてビアオープン領域を形成することを特徴とする請求項７に記載の半導体チップパッケージ構造。
9. 前記内側隔壁は、
   前記ビアオープン領域の上面及びコア層の上面にわたり形成されたことを特徴とする請求項８に記載の半導体チップパッケージ構造。
10. 前記コア層は、
    回路が内部に形成されたタイプであるか、または回路が上下の外側に形成されたタイプであることを特徴とする請求項５に記載の半導体チップパッケージ構造。

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