TWI530238B - 晶片封裝基板及其製作方法 - Google Patents

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Description

晶片封裝基板及其製作方法
本發明涉及電路板製作領域，尤其涉及一種晶片封裝基板及其製作方法。
晶片封裝基板可為晶片提供電連接、保護、支撐、散熱、組裝等功效，以實現多引腳化，縮小封裝產品體積、改善電性能及散熱性、超高密度或多晶片模組化的目的。
目前有一種晶片封裝基板，其在接觸墊上形成銅柱凸塊。習知技術的銅柱凸塊通常採用如下方法製作：在防焊層表面形成光阻層，並在光阻層上開設對應於複數接觸墊的複數第一開口，該複數第一開口與防焊層上用於暴露接觸墊的第二開口相連通；採用電鍍的方法在該第一開口和第二開口形成電鍍銅層；去除該光阻層，形成於該複數第一開口內的電鍍銅層形成對應於複數接觸墊的銅柱凸塊。然而，由於第一和第二開口均較小，為使第一開口與第二開口可以精確對位，第一開口需大於第二開口，這樣使得無法滿足業界對於凸塊細間距的需要。
因此，有必要提供一種使凸塊具有細間距的晶片封裝基板和晶片封裝結構及其製作方法。
一種晶片封裝基板的製作方法，包括步驟：在銅箔層上形成圖案化的第一光阻層，該第一光阻層具有複數暴露該銅箔層的第一開口；在該第一光阻層表面形成圖案化的第二光阻層，該第二光阻層具有暴露該第一開口和部分第一光阻層的第二開口；通過電鍍工藝使該第一開口和第二開口內充滿電鍍銅層，該第一開口內的電鍍銅層構成凸塊基部，該第二開口內的電鍍銅層構成第一線路層；去除該第二光阻層，並在該第一線路層上依次形成第一介電層和第二線路層；在該銅箔層表面形成圖案化的第三光阻層，該第三光阻層由複數分別與該複數凸塊基部相正對且面積小於對應的凸塊基部的遮擋區構成；蝕刻該銅箔層，形成分別與該複數凸塊基部相連的複數凸塊凸部，每個凸塊凸部與對應的凸塊基部的相交面小於對應的凸塊基部，且沿遠離該凸塊基部的方向逐漸變細，該複數凸塊基部與對應的凸塊凸部構成複數銅柱凸塊；及去除該第三光阻層，形成晶片封裝基板。
一種晶片封裝基板的製作方法，包括步驟：提供承載板及貼附於該承載板相對兩側的兩個銅箔層；在每個銅箔層上均形成圖案化的第一光阻層，每個第一光阻層具有複數暴露該銅箔層的第一開口；在每個第一光阻層表面形成圖案化的第二光阻層，每個第二光阻層具有暴露該第一開口和部分第一光阻層的第二開口；通過電鍍工藝使每個第一開口和第二開口內充滿電鍍銅層，每個第一開口內的電鍍銅層構成凸塊基部，每個第二開口內的電鍍銅層構成第一線路層；去除該兩個第二光阻層，並在每個第一線路層上依次形成第一介電層和第二線路層；使兩個銅箔層分別與對應相鄰的離型膜相分離；在每個銅箔層表面形成圖案化的第三光阻層，每個第三光阻層由複數分別與對應的複數凸塊基部相正對且面積小於對應的凸塊基部的遮擋區構成；蝕刻每個銅箔層，使每個銅箔層形成分別與對應的複數凸塊基部相連的複數凸塊凸部，每個凸塊凸部與對應的凸塊基部的相交面小於對應的凸塊基部，且沿遠離該凸塊基部的方向逐漸變細，該複數凸塊基部與對應的凸塊凸部構成複數銅柱凸塊；及去除每個第三光阻層，形成晶片封裝基板。
一種晶片封裝基板，包括第一線路層、第一介電層、第二線路層及複數銅柱凸塊，每個銅柱凸塊均由凸塊基部與對應的凸塊凸部構成，該第一線路層、第一介電層及第二線路層依次層疊設置，該複數凸塊基部分別與第一線路層相鄰且為一體結構，該複數凸塊凸部分別形成於對應凸塊基部的表面且與對應的凸塊基部的相交面面積小於對應的凸塊基部的面積，且該複數凸塊凸部分別沿遠離對應的凸塊基部的方向逐漸變細。
相對於習知技術，本實施例晶片封裝基板的凸塊凸部與凸塊基部的相交面小於對應凸塊基部的面積且沿遠離凸塊基部的方向逐漸變細，因此可以使銅柱凸塊具有更細間距；且凸塊凸部是由蝕刻銅箔層的方法制得，銅箔層的厚度遠遠小於電鍍銅層等其他形式的銅層厚度，因此可使形成更小的銅柱凸塊成為可能。本實施例的晶片封裝基板也可應用於HDI高密度積層板。
100‧‧‧晶片封裝基板
10,10a‧‧‧銅箔層
12‧‧‧第一光阻層
13‧‧‧第一導電層
122‧‧‧第一開口
14‧‧‧第二光阻層
142‧‧‧第二開口
144‧‧‧第一線路層
124‧‧‧凸塊基部
16‧‧‧第一介電層
17‧‧‧第二線路層
162‧‧‧第一導盲孔
164‧‧‧盲孔
18‧‧‧第二介電層
19‧‧‧第三線路層
182‧‧‧第二導盲孔
20‧‧‧防焊層
282‧‧‧焊墊
30,30a‧‧‧多層基板
22‧‧‧第三光阻層
222‧‧‧遮擋區
26‧‧‧凸塊凸部
40‧‧‧承載板
41‧‧‧離型膜
32‧‧‧銅柱凸塊
圖1是本發明第一實施例提供的銅箔層和第一光阻層的剖視圖。
圖2是在圖1中的第一光阻層上形成第二光阻層後的剖視圖。
圖3是在圖2中的第一光阻層和第二光阻層所限定的開口內形成電鍍層後剖視圖。
圖4是去除圖3中的第二光阻層並壓合第一介電層後的剖視圖。
圖5是在圖4中的第一介電層上形成第二線路層後的剖視圖。
圖6是在圖5中的第二線路層上壓合第二介電層後剖視圖。
圖7是在圖6中的第二介電層上形成第三線路層後的剖視圖。
圖8是在圖7中的第三線路層上形成防焊層後的剖視圖。
圖9是在圖8中的銅箔層上形成第三光阻層後的剖視圖。
圖10是蝕刻圖9中的銅箔層後形成的晶片封裝基板的剖視圖。
圖11是本發明第二實施例提供的承載板相對兩側貼附銅箔層的剖視圖。
圖12是在圖11的承載板的相對兩側分別形成多層基板後的剖視圖。
圖13是將圖12中的兩個多層基板與承載板相互分離後的剖視圖。
請參閱圖1至10，本發明第一實施例提供一種晶片封裝基板100的製作方法，包括如下步驟：
第一步，請參閱圖1，在一銅箔層10的表面形成一圖案化的第一光阻層12，並在該第一光阻層12的表面及露出於該第一光阻層12的銅箔層10的表面通過無電鍍工藝形成連續的第一導電層13。
本實施例中，該第一光阻層12可以採用塗布、固化並圖案化液態光阻油墨的方法製作形成，或採用壓合並圖案化乾膜型光阻的方法製作形成，圖案化的第一光阻層12具有複數暴露該銅箔層10的第一開口122。該第一鍍銅層13覆蓋該第一光阻層12的表面、該第一開口122的內壁及從該第一開口122露出的銅箔層10的表面。該無電鍍工藝可以為化學鍍工藝。
第二步，請參閱圖2，在該第一光阻層12表面的第一導電層13上進一步形成一圖案化的第二光阻層14。
本實施例中，該第二光阻層14的形成方法與第一光阻層12的形成方法類似。圖案化的第二光阻層14具有暴露該第一光阻層12和第一開口122的第二開口142，該第二開口142的區域為預形成第一線路層（如圖4中所示的第一線路層144）的區域，且該複數第一開口122均暴露於該第二開口142。暴露的第一導電層13包括該第一光阻層12表面的暴露於該第二光阻層14外的第一導電層13及銅箔層10表面的第一導電層13。該第一導電層13用作後續電鍍制程的晶種層。
第三步，請參閱圖3，通過電鍍工藝在該第一開口122和第二開口142內填充銅材料以分別形成電鍍銅層，從而使填充於該第一開口122內的電鍍銅層構成凸塊基部124，填充於該第二開口142內的電鍍銅層構成第一線路層144。
第四步，請參閱圖4和圖5，去除該第二光阻層14及被該第二光阻層14遮擋的第一導電層13，並在該第一線路層144上依次形成第一介電層（dielectric layer）16和第二線路層17。
去除該第二光阻層14可以採用剝膜工藝，該第一導電層13可以採用閃蝕的工藝去除。該第一線路層144與第二線路層17通過第一導盲孔162實現電連接。該第一介電層16可以採用壓合工藝形成於該第一線路層144上，該第一介電層16的材料在壓合力作用下充滿該第一線路層144中的導電線路間的空隙。該第二線路層17和第一導盲孔162可以採用半加成法制作，具體可包括如下步驟：首先，從該第一介電層16背離該第一線路層144的一側形成貫穿該第一介電層16且暴露該第一線路層144的複數盲孔164；其次，在該第一介電層16的表面、盲孔164的內側面及暴露於該複數盲孔164的第一線路層144的表面通過無電鍍工藝形成連續的晶種層（圖未示）；然後，在該第一介電層16表面覆蓋一圖案化光阻層（圖未示），該第一介電層16表面的晶種層預形成該第二線路層17的部分暴露於該光阻層，該第一介電層16表面的其它部分被該光阻層遮擋，其中該複數盲孔164均暴露於該光阻層，利用電鍍工藝填充該盲孔164及在暴露的晶種層表面形成電鍍銅層，從而形成第一導盲孔162和第二線路層17，其中形成於該複數盲孔164內的電鍍銅層構成該複數第一導盲孔162。
可以理解的是，本實施例第一步中的第一導電層13也可以省略，則在本步驟則可省去閃蝕第一導電層13的步驟，此時第一光阻層12和第二光阻層14可以採用不同的材料，即在本步驟中剝離該第一光阻層12時所採用的剝離液不會對第二光阻層14造成影響。同樣可以理解，該第二線路層17也可以採用選擇性蝕刻銅箔的工藝形成，該第一導盲孔162也可以採用填孔工藝形成。
第五步，請參閱圖6和圖7，在該第二線路層17上依次形成第二介電層18和第三線路層19，並在該第二介電層18內形成電連接該第三線路層19和第二線路層17的複數第二導盲孔182。本步驟中的第二介電層18、第二導盲孔182及第三線路層19的製作方法可與第四步中的第一介電層16、第一導盲孔162及第二線路層17的製作方法相同。
第六步，請參閱圖8，在該第三線路層19上覆蓋防焊層20，於該防焊層20形成有複數開口區，以定義該防焊層20的開口區中裸露的第三線路層19的銅面為焊墊282，從而形成一多層基板30。
該防焊層20覆蓋該第三線路層19的表面並填充該第三線路層19的層電線路間的空隙。該焊墊282用於通過焊球（圖未示）與其他的晶片封裝基板或電路板電連接。
第七步，請參閱圖9和圖10，翻轉該多層基板30，並在該銅箔層10的表面上形成第三光阻層22，該第三光阻層22由複數分別與該複數凸塊基部124相正對且面積小於對應的凸塊基部124的遮擋區222構成；進一步地，蝕刻該銅箔層10，形成分別與該複數凸塊基部124相連的複數凸塊凸部26，每個凸塊基部124與對應的凸塊凸部26構成銅柱凸塊32；最後，去除該第三光阻層22，形成晶片封裝基板100。
該第三光阻層22可以採用塗布、固化並圖案化液態光阻油墨的方法製作形成，或採用壓合併圖案化乾膜型光阻的方法製作形成，或者通過噴嘴將液態光阻噴出至銅箔層10的表面正對該複數凸塊基部124的位置，從而形成複數遮擋區222。
蝕刻該銅箔層10時，由於蝕刻液是自銅箔層10的表面向靠近該凸塊基部124的方向進行蝕刻，因此該銅箔層10在垂直於該銅箔層10的方向上與遮擋區222相鄰近的部分會更多地被蝕刻去除，即被該第三光阻層22遮擋的部分銅箔層10也會被蝕刻，且從該第三光阻層22向該凸塊基部124的方向上被該第三光阻層22遮擋的部分銅箔層10被蝕刻的部分逐漸減少，從而使形成的凸塊凸部26呈錐形，且沿遠離該凸塊基部124的方向逐漸變細。由於該第三光阻層22且面積小於對應的凸塊基部124，因此該凸塊凸部26與該凸塊基部124相交面的面積小於對應的凸塊基部124的面積。
如圖10所示，本實施例的晶片封裝基板100包括第一線路層144、第一介電層16、第二線路層17、第二介電層18、第三線路層19、防焊層20、第一光阻層12、複數凸塊基部124及複數銅柱凸塊32。該第一光阻層12、第一線路層144、第一介電層16、第二線路層17、第二介電層18、第三線路層19、防焊層20依次層疊設置，且該第一線路層144與該第二線路層17通過形成於該第一介電層16的複數第一導盲孔162實現電連接，該第二線路層17與該第三線路層19通過形成於該第二介電層18的複數第二導盲孔182實現電連接。於該防焊層20形成有複數開口區，以定義該防焊層20的開口區中裸露的第三線路層19的銅面為焊墊282。於該第一光阻層12形成有複數第一開口122，該複數凸塊基部124分別形成於該複數第一開口122內，該複數凸塊凸部26分別形成於該複數凸塊基部124上，且該複數凸塊凸部26分別為沿遠離對應凸塊基部124的方向逐漸變細的錐形銅柱，且每個凸塊凸部26與對應凸塊基部124相交面的面積小於對應凸塊基部124的面積。該凸塊基部124與對應的凸塊凸部26構成該複數銅柱凸塊32，該複數銅柱凸塊32用於與晶片的複數電極電連接。
可以理解的是，在去除該第三光阻層22後，還可進一步去除該第一光阻層12。同樣可以理解的是，在第五步形成第三線路層19後還可在第三線路層19上進一步形成更多的介電層和導電線路層，從而形成包括更多層線路層的晶片封裝基板100。
請參閱圖11和圖12，本發明第二實施例提供一種晶片封裝基板100的製作方法，包括如下步驟：
請參閱圖11，提供一承載板40及貼附於承載板40相對兩側的離型膜41，將兩個銅箔層10a分別貼附於該兩個離型膜41上。
該承載板40用於支撐和保護該兩個離型膜41和兩個銅箔層10a，該承載板40的材料可以為PI、玻璃纖維層壓布或金屬如銅等。該離型膜41為雙面離型膜，其可以為PET離型膜，該離型膜41用於與該承載板40和銅箔層10a黏接，且利於後續制程中該承載板40和離型膜41與該第一銅箔層10a的分離。
其次，如圖11、12及圖1-8所示，採用與第一實施例中的第一步至第六步相同的方法在承載板40的相對兩側分別形成與多層基板30結構相同的多層基板30a。
然後，如圖13及圖9-10所示，採用剝離的方法將兩個多層基板30a分別與對應的離型膜41相分離，最後採用與第一實施例中的第七步相同的方法將該兩個多層基板30a分別製作形成晶片封裝基板100。
相對於習知技術，本發明實施例晶片封裝基板100的凸塊凸部26與凸塊基部124的相交面小於對應凸塊基部124的面積且沿遠離凸塊基部124的方向逐漸變細，因此可以使銅柱凸塊32具有更細間距；且凸塊凸部26是由蝕刻銅箔層10的方法制得，銅箔層10的厚度遠遠小於電鍍銅層等其他形式的銅層厚度，因此可使形成更小的銅柱凸塊32成為可能。可以理解的是，本實施例的晶片封裝基板100也可應用於HDI高密度積層板。
綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上該者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
無
100‧‧‧晶片封裝基板
12‧‧‧第一光阻層
144‧‧‧第一線路層
124‧‧‧凸塊基部
16‧‧‧第一介電層
17‧‧‧第二線路層
18‧‧‧第二介電層
19‧‧‧第三線路層
20‧‧‧防焊層
282‧‧‧焊墊
26‧‧‧凸塊凸部
32‧‧‧銅柱凸塊

Claims (10)

  1. 一種晶片封裝基板的製作方法，包括步驟：
    在銅箔層上形成圖案化的第一光阻層，該第一光阻層具有複數暴露該銅箔層的第一開口；
    在該第一光阻層表面形成圖案化的第二光阻層，該第二光阻層具有暴露該第一開口和部分第一光阻層的第二開口；
    通過電鍍工藝使該第一開口和第二開口內充滿電鍍銅層，該第一開口內的電鍍銅層構成凸塊基部，該第二開口內的電鍍銅層構成第一線路層；
    去除該第二光阻層，並在該第一線路層上依次形成第一介電層和第二線路層；
    在該銅箔層表面形成圖案化的第三光阻層，該第三光阻層由複數分別與該複數凸塊基部相正對且面積小於對應的凸塊基部的遮擋區構成；
    蝕刻該銅箔層，形成分別與該複數凸塊基部相連的複數凸塊凸部，每個凸塊凸部與對應的凸塊基部的相交面小於對應的凸塊基部，且沿遠離該凸塊基部的方向逐漸變細，該複數凸塊基部與對應的凸塊凸部構成複數銅柱凸塊；及
    去除該第三光阻層，形成晶片封裝基板。
  2. 如請求項1所述的晶片封裝基板的製作方法，其中，在銅箔層上形成圖案化的第一光阻層之後，以及在該第一光阻層表面形成圖案化的第二光阻層之前，還包括在該第一光阻層的表面、該第一開口的內壁及暴露於該複數第一開口的銅箔層表面通過無電鍍的方法形成連續的第一導電層；在去除該第二光阻層之後，及在該第一線路層上依次形成第一介電層和第二線路層之前，還包括去除被該第二光阻層遮擋的第一導電層。
  3. 如請求項1所述的晶片封裝基板的製作方法，其中，在該第一線路層上依次形成第一介電層和第二線路層後，在該第二線路層上進一步依次形成第二介電層和第三線路層，並在該第三線路層覆蓋防焊層，於該防焊層形成有複數開口區，以定義該防焊層的開口區中裸露的第三線路層的銅面為焊墊。
  4. 如請求項1所述的晶片封裝基板的製作方法，其中，在去除每個第三光阻層後，進一步去除該第一光阻層。
  5. 一種晶片封裝基板的製作方法，包括步驟：
    提供承載板及貼附於該承載板相對兩側的兩個銅箔層；
    在每個銅箔層上均形成圖案化的第一光阻層，每個第一光阻層具有複數暴露該銅箔層的第一開口；
    在每個第一光阻層表面形成圖案化的第二光阻層，每個第二光阻層具有暴露該第一開口和部分第一光阻層的第二開口；
    通過電鍍工藝使每個第一開口和第二開口內充滿電鍍銅層，每個第一開口內的電鍍銅層構成凸塊基部，每個第二開口內的電鍍銅層構成第一線路層；
    去除該兩個第二光阻層，並在每個第一線路層上依次形成第一介電層和第二線路層；
    使兩個銅箔層分別與對應相鄰的離型膜相分離；
    在每個銅箔層表面形成圖案化的第三光阻層，每個第三光阻層由複數分別與對應的複數凸塊基部相正對且面積小於對應的凸塊基部的遮擋區構成；
    蝕刻每個銅箔層，使每個銅箔層形成分別與對應的複數凸塊基部相連的複數凸塊凸部，每個凸塊凸部與對應的凸塊基部的相交面小於對應的凸塊基部，且沿遠離該凸塊基部的方向逐漸變細，該複數凸塊基部與對應的凸塊凸部構成複數銅柱凸塊；及
    去除每個第三光阻層，形成晶片封裝基板。
  6. 如請求項5所述的晶片封裝基板的製作方法，其中，在去除每個第三光阻層後，進一步去除該第一光阻層。
  7. 一種晶片封裝基板，包括第一線路層、第一介電層、第二線路層及複數銅柱凸塊，每個銅柱凸塊均由凸塊基部與對應的凸塊凸部構成，該第一線路層、第一介電層及第二線路層依次層疊設置，該複數凸塊基部分別與第一線路層相鄰且為一體結構，該複數凸塊凸部分別形成於對應凸塊基部的表面且與對應的凸塊基部的相交面面積小於對應的凸塊基部的面積，且該複數凸塊凸部分別沿遠離對應的凸塊基部的方向逐漸變細。
  8. 如請求項7所述的晶片封裝基板，其中，該凸塊基部和第一線路層均為電鍍銅層。
  9. 如請求項7所述的晶片封裝基板，其中，該複數凸塊凸部為通過蝕刻銅箔形成。
  10. 如請求項7所述的晶片封裝基板，其中，該晶片封裝基板進一步包括第二介電層、第三線路層及防焊層，該第二介電層和第三線路層依次層疊設置於該第二線路層上，該防焊層覆蓋該第三線路層，於該防焊層形成有複數開口區，以定義該防焊層的開口區中裸露的第三線路層的銅面為焊墊。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
US9954051B2 (en) * 2015-10-12 2018-04-24 Applied Materials, Inc. Structure and method of fabricating three-dimensional (3D) metal-insulator-metal (MIM) capacitor and resistor in semi-additive plating metal wiring
KR102579880B1 (ko) * 2016-05-12 2023-09-18 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
TWI594383B (zh) * 2016-07-04 2017-08-01 欣興電子股份有限公司 封裝基板及其製造方法
WO2018013121A1 (en) * 2016-07-14 2018-01-18 Intel Corporation Systems and methods for semiconductor packages using photoimageable layers
CN109788666B (zh) * 2017-11-14 2020-10-27 何崇文 线路基板及其制作方法
CN114521060A (zh) * 2020-11-18 2022-05-20 深南电路股份有限公司 一种印制线路板及其制备方法
CN112599424A (zh) * 2020-12-16 2021-04-02 南通越亚半导体有限公司 一种超薄基板结构的制造方法
CN113130420A (zh) * 2021-03-19 2021-07-16 南通越亚半导体有限公司 一种嵌埋封装结构及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400018B2 (en) * 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
JP2003031719A (ja) * 2001-07-16 2003-01-31 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法並びに半導体装置
US20080188037A1 (en) * 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
CN101578929A (zh) * 2007-09-20 2009-11-11 揖斐电株式会社 印刷线路板及其制造方法
TWI354356B (en) 2008-04-11 2011-12-11 Unimicron Technology Corp Multilayer package substrate and method for fabric
JP5339928B2 (ja) * 2009-01-15 2013-11-13 新光電気工業株式会社 配線基板及びその製造方法
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
JP2011013869A (ja) 2009-07-01 2011-01-20 Hitachi Ltd 入力電文処理方法
CN102054814B (zh) * 2009-11-06 2012-07-25 欣兴电子股份有限公司 无核心层封装基板及其制法
US20120112345A1 (en) * 2010-11-04 2012-05-10 Endicott Interconnect Technologies, Inc. High bandwidth semiconductor ball grid array package
JP5649490B2 (ja) * 2011-03-16 2015-01-07 新光電気工業株式会社 配線基板及びその製造方法
US9425136B2 (en) * 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections

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