JP5350449B2 - Semiconductor chip package structure and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体チップパッケージ構造とその製造方法に関し、より詳細には、基板パッド領域に隔壁を配置してはんだとの接着面積が拡大されるようにし、これによりピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）が向上されるようにするための半導体チップパッケージ構造とその製造方法に関する。 The present invention relates to a semiconductor chip package structure and a manufacturing method thereof, and more specifically, a partition is disposed in a substrate pad region so that an adhesion area with a solder is expanded, and thereby a pimple strength (Pin Pull Strength) is increased. The present invention relates to a semiconductor chip package structure to be improved and a manufacturing method thereof.
チップパッケージ基板（Ｃｈｉｐ Ｐａｃｋａｇｉｎｇ Ｓｕｂｓｔｒａｔｅ）、プリント基板（ＰＣＢ）の開発はボールグレイアレイ（Ｂａｌｌ Ｇｒａｙ Ａｒｒａｙ）形成に限定されず、はんだバンプの上にピンを実装するピンニンググレイアレイ（Ｐｉｎｎｉｎｇ Ｇｒａｙ Ａｒｒａｙ）が最近開発されるにつれて様々な事項が要求されている。 The development of chip packaging substrates and printed circuit boards (PCBs) is not limited to the formation of ball gray arrays, but pinning gray arrays that mount pins on solder bumps have recently been developed. Various items are required as they are developed.
一方、ピングリッドアレイを形成する際、ピン径（Ｐｉｎ Ｄｉａｍｅｔｅｒ）に応じてパッドサイズをある程度確保しなければ、ピンニング（Ｐｉｎｎｉｎｇ）の後ピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）を確保することができないという制約がある。 On the other hand, when forming a pin grid array, unless a pad size is secured to some extent according to the pin diameter, there is a restriction that it is not possible to secure a pimple strength after pinning (Pin Pull Strength). is there.
また、ピン径に応じてパッドサイズが確保されなければならないことにより、ピングリッドアレイ密集度を向上させることが容易でないという問題点がある。 Further, since the pad size must be ensured according to the pin diameter, there is a problem that it is not easy to improve the density of the pin grid array.
従って、本発明は上述した問題点を解決するために導き出されたものであって、パッド上にピンを実装する際、基板パッドとはんだとの間のピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）が増大されることができるようにするための半導体チップパッケージ構造とその製造方法を提供することを目的とする。 Accordingly, the present invention has been derived to solve the above-described problem, and when a pin is mounted on the pad, the pimple strength between the board pad and the solder (Pin Pull Strength) is increased. An object of the present invention is to provide a semiconductor chip package structure and a method for manufacturing the semiconductor chip package structure.
前記目的を果たすための本発明の実施形態による半導体チップパッケージ構造の製造方法は、回路が形成されソルダレジストが充填されたビアホールを含むコア層を形成する段階と、前記コア層の上下面に銅ホイル（Ｃｕ Ｆｏｉｌ）及び熱硬化性材料からなるソルダレジストを塗布する段階と、前記ソルダレジスト領域をオープンしてビアオープン領域を形成する段階と、ソルダレジストが塗布されたコア層の上下面とビアオープン領域の上面に化学銅を形成する段階と、コア層の上下面に形成された化学銅の上部にドライフィルムを塗布し、露光及び現像を行って隔壁が形成される領域、前記ビアオープン領域及び化学銅の一部をオープンする段階と、前記隔壁が形成される領域、ビアオープン領域及び化学銅一部のオープン領域の上面にニッケル（Ｎｉ）−金（Ａｕ）電解メッキを順に施した後、ドライフィルムを剥離する段階と、前記ソルダレジストと化学銅をエッチングして隔壁構造を完成する段階と、はんだペーストを塗布した後、ピンニング（Ｐｉｎｎｉｎｇ）を行う段階と、を含むことができる。 According to an embodiment of the present invention, there is provided a method of manufacturing a semiconductor chip package structure comprising: forming a core layer including via holes filled with solder resist and forming a circuit; and forming copper layers on upper and lower surfaces of the core layer. A step of applying a solder resist made of a foil (Cu Foil) and a thermosetting material, a step of opening the solder resist region to form a via open region, and upper and lower surfaces and vias of the core layer coated with the solder resist A step of forming chemical copper on the upper surface of the open region; a region where a dry film is applied on the upper surface of the chemical copper formed on the upper and lower surfaces of the core layer; And opening a part of the chemical copper, and an upper surface of the region where the partition wall is formed, the via open region, and the open region of the chemical copper After sequentially applying nickel (Ni) -gold (Au) electrolytic plating, peeling the dry film, etching the solder resist and chemical copper to complete the partition structure, and applying the solder paste, Performing pinning.
また、前記ビアオープン領域を形成する段階において、ビアが形成された領域上部の前記ソルダレジスト領域をオープンすることが好ましい。 Further, in the step of forming the via open region, it is preferable to open the solder resist region above the region where the via is formed.
また、前記ソルダレジスト領域をオープンする際、レーザー加工方法を適用する段階をさらに含むことが好ましい。 In addition, it is preferable that a step of applying a laser processing method is further included when opening the solder resist region.
また、前記ドライフィルムを塗布して、露光及び現像を行って隔壁が形成される領域、ビアオープン領域及び化学銅の一部をオープンする段階において、隔壁を形成するために隔壁構造に応じてドライフィルムをパターニングすることが好ましい。 In addition, in the step of applying the dry film and performing exposure and development to open the region where the partition wall is formed, the via open region, and a part of the chemical copper, the dry film is formed according to the partition structure to form the partition wall. It is preferable to pattern the film.
さらに、前記露光工程は、レーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を用いたマスクレス（Ｍａｓｋｌｅｓｓ）法を適用することが好ましい。 Further, it is preferable that a maskless method using laser direct imaging (LDI) is applied to the exposure step.
また、前記はんだペーストを塗布する際、内側隔壁と外側隔壁との間及び隔壁の上部にはんだペーストを塗布する段階をさらに含み、前記隔壁構造は、内側隔壁と内側隔壁と任意の間隔で離隔され両側にそれぞれ形成された外側隔壁とに区分された構造であることが好ましい。 Further, when applying the solder paste, the method further includes a step of applying a solder paste between the inner partition wall and the outer partition wall and on the upper portion of the partition wall, and the partition structure is separated from the inner partition wall and the inner partition wall at an arbitrary interval. The structure is preferably divided into outer partition walls formed on both sides.
他の本発明の半導体チップパッケージ構造は、コア層と、前記コア層上に内側隔壁と内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁とに区分されて形成された隔壁部と、前記内側隔壁と外側隔壁との間及び隔壁部の上面に積層されたはんだペースト部と、前記はんだペースト部の上面に配置されたピンと、を含むことができる。 Another semiconductor chip package structure of the present invention is formed by dividing a core layer and an inner partition wall and an inner partition wall on the core layer and an outer partition wall formed on both sides at an arbitrary interval. A solder paste part stacked between the inner partition wall and the outer partition wall and on the upper surface of the partition wall part, and a pin disposed on the upper surface of the solder paste part.
また、前記隔壁部は、電解質からなる第１層と、前記第１層の上面に形成された無電解の化学銅からなる第２層と、前記第２層の上面に形成されたニッケルからなる第３層と、前記第３層の上面に形成された金からなる第４層と、を含むことが好ましい。 The partition wall is made of a first layer made of an electrolyte, a second layer made of electroless chemical copper formed on the upper surface of the first layer, and nickel formed on the upper surface of the second layer. It is preferable to include a third layer and a fourth layer made of gold formed on the upper surface of the third layer.
さらに、コア層は、回路が上下部に形成され、上下部の回路を連結するためにソルダレジストで充填されたビアホールが形成されたコアと、前記コアの上下面に積層された銅ホイル（Ｃｕ Ｆｏｉｌ）層と、を含むことが好ましい。 Further, the core layer includes a core in which circuits are formed on the upper and lower parts, via holes filled with solder resist to connect the circuits on the upper and lower parts, and copper foil (Cu on the upper and lower surfaces of the core). Foil) layer.
また、コア層は、ソルダレジストで充填された領域がオープンされるようにしてビアオープン領域を形成することが好ましい。 The core layer preferably forms a via open region so that the region filled with the solder resist is opened.
さらに、内側隔壁は、ビアオープン領域の上面及びコア層の上面にわたり形成されることが好ましい。 Furthermore, the inner partition is preferably formed over the upper surface of the via open region and the upper surface of the core layer.
また、コア層は、回路が内部に形成されたタイプであるか、または回路が上下の外側に形成されたタイプであることが好ましい。 Moreover, it is preferable that a core layer is a type in which the circuit was formed inside, or a type in which the circuit was formed in the upper and lower sides.
本発明の半導体チップパッケージ構造とその製造方法は、基板パッド領域に隔壁を置いてはんだとの接着面積を増大させることができる構造を適用するため、基板パッドサイズがピン径（Ｐｉｎ Ｄｉａｍｅｔｅｒ）より小さくてもピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）を改善し、密集度を向上させることができるという効果を期待することができる。 In the semiconductor chip package structure and the manufacturing method thereof according to the present invention, a structure in which a partition wall is provided in the substrate pad region to increase the bonding area with the solder is applied. Therefore, the substrate pad size is smaller than the pin diameter (Pin Diameter). However, it is possible to expect an effect that the pimple strength can be improved and the density can be improved.
また、本発明は、ピンヘッドに応じてパッドサイズを決定しなければならない従来技術に比べてパッドサイズに対する制限が無くなるという長所がある。 In addition, the present invention has an advantage that there is no restriction on the pad size as compared with the prior art in which the pad size must be determined according to the pin head.
以下、本発明の実施形態は、半導体チップパッケージ構造を参考して詳細に説明する。以下で紹介される実施形態は当業者に本発明の思想が十分に伝達されることができるための例として提供されるものである。従って、本発明は以下で説明される実施形態に限定されず、他の形態に具体化されることもできる。そして、図面において、装置の大きさ及び厚さなどは便宜のために誇張されて表現されることもある。明細書の全体における同一の参照番号は同一の構成要素を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to a semiconductor chip package structure. The embodiments introduced below are provided as examples for allowing the person skilled in the art to fully convey the idea of the present invention. Therefore, the present invention is not limited to the embodiments described below, and may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals refer to like elements throughout the specification.
図１は、本発明による半導体チップパッケージ構造の一例の断面図であり、図２ａ〜図２ｈは、図２の半導体チップパッケージ構造の製造工程の手順による断面図である。 FIG. 1 is a cross-sectional view of an example of a semiconductor chip package structure according to the present invention, and FIGS.
図３は、本発明による半導体チップパッケージ構造の他の例の断面図であり、図４ａ〜図４ｈは、図３の半導体チップパッケージ構造の製造工程の手順による断面図である。 FIG. 3 is a cross-sectional view of another example of the semiconductor chip package structure according to the present invention, and FIGS. 4a to 4h are cross-sectional views according to the procedure of the manufacturing process of the semiconductor chip package structure of FIG.
図示するように、半導体チップパッケージ１００、２００は、コア層Ａ、Ｃと、隔壁部１４０、２４０と、はんだペースト（Ｓｏｌｄｅｒ Ｐａｓｔｅ）部１５０、２５０と、はんだペースト部１５０、２５０上に実装されるピン１６０、２６０と、を含むことができる。
As illustrated, the
より詳細に説明すると、コア層Ａは、回路が上下部に形成され、上下部の回路を連結するためにソルダレジストで充填されたビアホール１２０が形成されたコア１１０と、コア１１０の上下面に積層された銅ホイル（Ｃｕ Ｆｏｉｌ）層１３０ａ、１３０ｂと、を含むことができる。
More specifically, the core layer A includes a
ここで、コア層Ａは、ソルダレジストで充填された領域がオープンされるようにしてビアオープン領域（図２ｃの符号Ｂ）を形成することができる。 Here, the core layer A can form a via open region (reference B in FIG. 2c) so that the region filled with the solder resist is opened.
また、コア層Ａは、図１のように回路が内部に形成されたタイプであるか、または図３のように回路が上下の外側に形成されたタイプであることができる。 Further, the core layer A may be a type in which a circuit is formed inside as shown in FIG. 1 or a type in which a circuit is formed on the upper and lower sides as shown in FIG.
以下では、説明の便宜上、図１〜図２ｈの番号を代表的に参照する。 Hereinafter, for convenience of explanation, the numbers in FIGS.
隔壁部１４０は、コア層Ａ上に内側隔壁と、内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁と、に区分されて形成されることができる。
The
例えば、図１と図３において図示するはんだペースト部１５０、２５０を基準に両側にそれぞれ形成された隔壁が外側隔壁であり、内側のビアオープン領域を含む隔壁が内側隔壁である。
For example, the barrier ribs formed on both sides based on the
また、内側隔壁は、ビアオープン領域（図２ｃの符号Ｂ）の上面及びコア層Ａの上面にわたり形成されることができる。 Further, the inner partition can be formed over the upper surface of the via open region (reference numeral B in FIG. 2c) and the upper surface of the core layer A.
さらに、隔壁部１４０は、電解質からなる第１層１４１と、第１層１４１の上面に形成された無電解の化学銅からなる第２層１４３と、第２層１４３の上面に形成されたニッケルからなる第３層１４７と、第３層１４７の上面に形成された金からなる第４層１４９と、を含むことができる。
Further, the
はんだペースト部１５０は、内側隔壁と外側隔壁との間及び隔壁部１４０の上面に積層されることができる。
The
ピン１６０は、はんだペースト部１５０の上面に配置されることができる。
The
以下では、図面を参照して半導体チップパッケージ構造の製造方法を説明する。 Hereinafter, a method for manufacturing a semiconductor chip package structure will be described with reference to the drawings.
先ず、図２ａ及び図４ａで図示するように、回路が形成され、ソルダレジストが充填されたビアホールを含むコア層Ａ、Ｃを形成することができる。 First, as illustrated in FIGS. 2a and 4a, core layers A and C including via holes filled with solder resist can be formed by forming a circuit.
その後、図２ｂ及び図４ｂで図示するように、コア層Ａ、Ｃの上下面に銅ホイル（Ｃｕ Ｆｏｉｌ）１３０ａ、１３０ｂ、２３０ａ、２３０ｂ及び熱硬化性材料からなるソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂを塗布することができる。 Thereafter, as shown in FIGS. 2b and 4b, copper foils 130a, 130b, 230a, 230b and solder resists 141a, 141b, 241a made of a thermosetting material on the upper and lower surfaces of the core layers A, C, 241b can be applied.
図２ｃ及び図４ｃで図示するように、ソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂ領域をオープンしてビアオープン領域Ｂ、Ｄを形成することができる。 As shown in FIGS. 2c and 4c, the solder resists 141a, 141b, 241a, and 241b can be opened to form via open regions B and D.
ここで、ビアオープン領域は、ソルダレジストが充填されたビア１２０が形成された領域の上部のソルダレジスト領域をオープンすることで形成される。 Here, the via open region is formed by opening the solder resist region above the region where the via 120 filled with the solder resist is formed.
また、ソルダレジスト領域をオープンする場合、レーザー加工法を適用することができる。 Further, when the solder resist region is opened, a laser processing method can be applied.
前記ビアオープン領域は、その後内側隔壁構造のための化学銅、ニッケル及び金などが積層され、これにより形成された隔壁は、パッドとパッド上に実装されるピンの間の接合度を向上させることができるという効果を期待できる。 The via open region is then laminated with chemical copper, nickel, gold, etc. for the inner barrier rib structure, and the barrier rib formed thereby improves the bonding degree between the pad and the pin mounted on the pad. You can expect the effect that you can.
その後、図２ｄ及び図４ｄで図示するように、ソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂが塗布されたコア層Ａ、Ｃの上下面とビアオープン領域の上面に化学銅１４３ａ、１４３ｂ、２４３ａ、２４３ｂを形成することができる。
2d and 4d,
ここで、化学銅を形成する前に、スミア（Ｓｍｅａｒ）を除去する手順を先ず行う。これは、Ｃｕ ｄｉｒｅｃｔ ＣＯ２加工を行うため、ＣＯ２加工の後、銅ホイルバー（Ｃｕ Ｆｏｉｌ Ｂｕｒ）、絶縁材バー（ｂｕｒ）を除去すると、化学銅（無電解銅メッキ）の形成が容易であるだけでなく、信頼性の確保においても重要であるためである。 Here, a procedure for removing smear is first performed before forming chemical copper. This is because Cu direct CO 2 processing is performed, and after removing the copper foil bar (Cu Foil Bur) and the insulating material bar (bur) after the CO 2 processing, formation of chemical copper (electroless copper plating) is easy. This is because it is important not only for ensuring reliability.
図２ｅ及び図４ｅで図示するように、コア層Ａ、Ｃの上下面に形成された化学銅の上部にドライフィルム１４５ａ、１４５ｂ、２４５ａ、２４５ｂを塗布し、露光及び現像を行って隔壁が形成される領域、ビアオープン領域及び化学銅の一部（図２ｅのＥ）をオープンすることができる。
As shown in FIGS. 2e and 4e,
ここで、塗布されたドライフィルムは、隔壁を形成するために隔壁構造に応じてドライフィルムにパターニングを行う。 Here, the applied dry film is patterned on the dry film according to the barrier rib structure in order to form barrier ribs.
また、前記露光工程は、レーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を用いたマスクレス（Ｍａｓｋｌｅｓｓ）法を適用することができる。 Further, a maskless method using laser direct imaging (LDI) can be applied to the exposure step.
ここで、前記露光工程にレーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を適用すると、マスク（Ｍａｓｋ）が節約できるだけではなく、ビア（ｖｉａ）露光アライメント（ａｌｉｇｎｍｅｎｔ）を高めることができるという効果を期待することができる。 Here, when laser direct imaging (LDI) is applied to the exposure process, not only can a mask be saved, but also an effect that via exposure alignment can be improved is expected. be able to.
より詳細に説明すると、露光工程は、レーザーダイレクトイメージング（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ｉｍａｇｉｎｇ；ＬＤＩ）を用いたマスクレス（Ｍａｓｋｌｅｓｓ）方式の直接描画露光法を適用することができる。 More specifically, a maskless direct drawing exposure method using laser direct imaging (LDI) can be applied to the exposure process.
図２ｆ及び図４ｆで図示するように、隔壁が形成される領域、ビアオープン領域及び化学銅一部のオープン領域の上面に、ニッケル（Ｎｉ）１４７、２４７−金（Ａｕ）１４９、２４９の電解メッキを順に施した後、ドライフィルムを剥離することができる。 2f and FIG. 4f, nickel (Ni) 147, 247-gold (Au) 149, 249 electrolysis is performed on the upper surface of the region where the partition wall is formed, the via open region, and the open region of the chemical copper. After plating in order, the dry film can be peeled off.
図２ｇ及び図４ｇで図示するように、ソルダレジスト１４１ａ、１４１ｂ、２４１ａ、２４１ｂと化学銅１４３ａ、１４３ｂ、２４３ａ、２４３ｂをエッチングして隔壁構造を完成することができる。
As illustrated in FIGS. 2g and 4g, the solder resists 141a, 141b, 241a, and 241b and the
はんだペースト部１５０、２５０を塗布した後、ピンニング（Ｐｉｎｎｉｎｇ）を行うことができる。
After applying the
上述した隔壁構造は、内側隔壁と、内側隔壁と任意の間隔で離隔され両側にそれぞれ形成された外側隔壁と、に区分された構造であるが、このような構造上にはんだペーストを塗布する場合、内側隔壁と外側隔壁との間及び隔壁上部にはんだペーストを塗布することができる。 The partition structure described above is a structure that is divided into an inner partition and an outer partition that is separated from the inner partition at an arbitrary interval and formed on both sides, but when solder paste is applied on such a structure The solder paste can be applied between the inner partition wall and the outer partition wall and on the upper portion of the partition wall.
本発明で開示された隔壁構造は、基板パッド領域に隔壁を形成してはんだとの接着面積が増大できるようにするものであって、これによりピンプル強度（Ｐｉｎ Ｐｕｌｌ Ｓｔｒｅｎｇｔｈ）が改善されるとともに密集度が向上されることができるという効果を期待することができる。 The barrier rib structure disclosed in the present invention forms a barrier rib in the substrate pad region so that the adhesion area with the solder can be increased, thereby improving the pimple strength (Pin Pull Strength) and the denseness. The effect that the degree can be improved can be expected.
以上で説明した本発明の好ましい実施形態は例示の目的のために開示されたものであり、本発明が属する技術分野において通常の知識を有するものであれば、本発明の技術的思想を外れない範囲内で様々な置換、変形及び変更が可能であり、このような置換、変形及び変更などは添付の特許請求の範囲に属するとするべきであろう。 The preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and so long as they have ordinary knowledge in the technical field to which the present invention belongs, they do not depart from the technical idea of the present invention. Various substitutions, modifications, and alterations are possible within the scope, and such substitutions, modifications, and alterations should fall within the scope of the appended claims.
１００、２０００ 半導体チップパッケージ
１１０、２１０ コア
１３０ａ、１３０ｂ、２３０ａ、２３０ｂ 銅ホイル
１４０、２４０ 隔壁部
１５０、２５０ はんだペースト部
１６０、２６０ ピン
100, 2000
Claims (10)
前記コア層の上下面に銅ホイル及び熱硬化性材料からなるソルダレジストを塗布する段階と、
前記銅ホイル及び前記ソルダレジスト領域をオープンしてビアオープン領域を形成する段階と、
前記ソルダレジストが塗布された前記コア層の上下面と前記ビアオープン領域の上面に化学銅を形成する段階と、
前記コア層の上下面に形成された前記化学銅の上部にドライフィルムを塗布し、前記コア層上に内側隔壁と内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁とに区分されて形成された隔壁部を形成するように、前記隔壁部の構造に応じて前記ドライフィルムをパターニングして、露光及び現像を行って隔壁が形成される領域、前記ビアオープン領域及び前記化学銅の一部をオープンする段階と、
前記隔壁が形成される領域、前記ビアオープン領域及び前記化学銅の一部のオープン領域の上面にニッケル−金の電解メッキを順に施した後、前記ドライフィルムを剥離する段階と、
前記ソルダレジストと前記化学銅をエッチングして前記隔壁部を完成する段階と、
前記内側隔壁と前記外側隔壁との間及び前記隔壁部の上面にはんだペーストを塗布した後、ピンニングを行う段階と、を含む半導体チップパッケージ構造の製造方法。 Forming a core layer including via holes filled with a solder resist formed with a circuit;
Applying a solder resist made of copper foil and a thermosetting material on the upper and lower surfaces of the core layer;
Opening the copper foil and the solder resist region to form a via open region;
Forming a chemical copper on the upper surface of the upper and lower surfaces with the via open areas of the solder resist is the core layer which is applied,
The dry film was applied on top of the chemical copper formed on the upper and lower surfaces of the core layer, spaced apart by inner partition wall and the inner partition wall and arbitrary intervals on the core layer to an outer barrier ribs formed on both sides so as to form a partition wall which is formed by division, by patterning the dry film in accordance with the structure of the partition wall portion, a region partition wall is formed by performing exposure and development, the via opening area and the chemical Opening a part of copper,
Nickel area in which the partition wall is formed, the upper surface of the via open areas and some of the open areas of the chemical copper - After subjected to electrolytic plating of gold in this order, the steps of removing the dry film,
A step of completing the partition wall portion by etching the electroless copper and the solder resist,
A method of manufacturing a semiconductor chip package structure, comprising: applying a solder paste between the inner partition wall and the outer partition wall and on the upper surface of the partition wall and then performing pinning.
ビアが形成された領域上部の前記ソルダレジスト領域及び前記銅ホイルをオープンすることを特徴とする請求項１に記載の半導体チップパッケージ構造の製造方法。 In the step of forming the via open region,
2. The method of manufacturing a semiconductor chip package structure according to claim 1, wherein the solder resist region and the copper foil in an upper portion of a region where a via is formed are opened.
レーザーダイレクトイメージングを用いたマスクレス法を適用することを特徴とする請求項１に記載の半導体チップパッケージ構造の製造方法。 The exposure step includes
2. The method of manufacturing a semiconductor chip package structure according to claim 1, wherein a maskless method using laser direct imaging is applied.
前記コア層上に内側隔壁と内側隔壁と任意の間隔で離隔されて両側にそれぞれ形成された外側隔壁とに区分されて形成された隔壁部と、
前記内側隔壁と外側隔壁との間及び隔壁部の上面に積層されたはんだペースト部と、
前記はんだペースト部の上面に配置されたピンと、を含む半導体チップパッケージ構造。 The core layer,
A partition wall part formed on the core layer by being divided into an inner partition wall and an inner partition wall and an outer partition wall formed on both sides at an arbitrary interval;
A solder paste portion laminated between the inner partition wall and the outer partition wall and on the upper surface of the partition wall;
A semiconductor chip package structure including pins disposed on an upper surface of the solder paste portion;
電解質からなる第１層と、
前記第１層の上面に形成された無電解の化学銅からなる第２層と、
前記第２層の上面に形成されたニッケルからなる第３層と、
前記第３層の上面に形成された金からなる第４層と、を含むことを特徴とする請求項５に記載の半導体チップパッケージ構造。 The partition wall is
A first layer of electrolyte;
A second layer made of electroless chemical copper formed on the upper surface of the first layer;
A third layer made of nickel formed on the upper surface of the second layer;
6. The semiconductor chip package structure according to claim 5 , further comprising: a fourth layer made of gold formed on an upper surface of the third layer.
回路が上下部に形成され、上下部の回路を連結するためにソルダレジストで充填されたビアホールが形成されたコアと、
前記コアの上下面に積層された銅ホイル層と、を含むことを特徴とする請求項６に記載の半導体チップパッケージ構造。 The core layer is
The core is formed with via holes filled with solder resist to connect the upper and lower circuits, and the circuits are formed on the upper and lower parts.
The semiconductor chip package structure according to claim 6 , further comprising a copper foil layer laminated on the upper and lower surfaces of the core.
ソルダレジストで充填された領域がオープンされるようにしてビアオープン領域を形成することを特徴とする請求項７に記載の半導体チップパッケージ構造。 The core layer is
8. The semiconductor chip package structure according to claim 7 , wherein the via open region is formed so that the region filled with the solder resist is opened.
前記ビアオープン領域の上面及びコア層の上面にわたり形成されたことを特徴とする請求項８に記載の半導体チップパッケージ構造。 The inner partition is
9. The semiconductor chip package structure according to claim 8 , wherein the semiconductor chip package structure is formed over the upper surface of the via open region and the upper surface of the core layer.
回路が内部に形成されたタイプであるか、または回路が上下の外側に形成されたタイプであることを特徴とする請求項５に記載の半導体チップパッケージ構造。 The core layer is
6. The semiconductor chip package structure according to claim 5 , wherein the circuit is of a type formed inside, or the circuit is of a type formed on upper and lower sides.
Applications Claiming Priority (2)
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| KR20100086064A KR101167791B1 (en) | 2010-09-02 | 2010-09-02 | Packaging Structure of Semiconductor Chip and Method of Manufacturing the same |
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Publications (2)
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