JP5344005B2

JP5344005B2 - スイッチング回路

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Publication number: JP5344005B2
Application number: JP2011127614A
Authority: JP
Inventors: 直人蟹江; 俊昭長瀬
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2011-06-07
Filing date: 2011-06-07
Publication date: 2013-11-20
Anticipated expiration: 2031-06-07
Also published as: EP2533407A2; US20120313184A1; US9083333B2; JP2012256987A; EP2533407B1; EP2533407A3

Description

本発明は、スイッチング回路に関するものである。

ＤＣ−ＤＣコンバータやインバータ等に用いられるスイッチング回路には、部品点数を少なくして小型化できることや、オン抵抗が小さくまたスイッチング損失が小さいこと、また、サージ電圧を低く抑えることができることなど、種々の要件が求められている。

上記のようなスイッチング回路では、ＭＯＳＦＥＴやＩＧＢＴ等が使用され、それらトランジスタのゲート端子（ゲート電極）に印加するゲート電圧を切り換えることで、該トランジスタをオン状態とオフ状態とにスイッチングさせている。このスイッチングの速さ（スイッチング速度）は、トランジスタの寄生容量（入力容量Ｃｉｓｓ、帰還容量Ｃｒｓｓ、出力容量Ｃｏｓｓ）とゲート端子に接続されるゲート抵抗の抵抗値とで決まる。入力容量Ｃｉｓｓはゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄの和であり、帰還容量Ｃｒｓｓはゲート・ドレイン間容量Ｃｇｄであり、出力容量Ｃｏｓｓはドレイン・ソース間容量Ｃｄｓとゲート・ドレイン間容量Ｃｇｄの和である。一般的に、スイッチング速度は、トランジスタに接続される外部回路のインダクタンスにより発生するサージ電圧が、トランジスタの耐圧を超えないように設定される。サージ電圧Ｖｓｕは、インダクタンスＬとスイッチング速度ｄｉ／ｄｔとの関係において下記の関係式より求まる。

Ｖｓｕ＝Ｌ×ｄｉ／ｄｔ
この式より、サージ電圧Ｖｓｕを低く抑えるためには、インダクタンスＬを下げるか、スイッチング速度ｄｉ／ｄｔを遅くするかのどちらかが必要であることがわかる。このうち、インダクタンスＬについては、スイッチング回路の構造により決まる値のため調整が困難であるが、スイッチング速度ｄｉ／ｄｔについては、前述したように寄生容量とゲート抵抗の抵抗値を調整することでコントロールできる。

しかしながら、サージ電圧からトランジスタを保護するためにスイッチング速度ｄｉ／ｄｔを遅くし過ぎると、スイッチング回路のスイッチング損失が大きくなってしまうという別の問題が発生する。さらに、トランジスタの寄生容量（Ｃｉｓｓ、Ｃｒｓｓ、Ｃｏｓｓ）は、印加される電圧により変動するため、その変動も考慮してスイッチング速度ｄｉ／ｄｔを調整する必要がある。

サージ電圧を抑制する他の方法として、例えば、トランジスタのドレイン・ソース間にスナバ回路を接続することが考えられるが、大電力（大電流）を制御するようなスイッチング回路においては、容量の大きなスナバ回路が必要となるため、スイッチング回路全体のコストアップにつながってしまう。

また、特許文献１には、高周波ノイズを低減するとともにスイッチング損失の増大も抑制するスイッチング回路として、トランジスタの高圧側電極であるドレイン電極と、ゲート電極（ゲート端子）とゲート抵抗の間を可変容量素子を介して接続し、その可変容量素子の容量はトランジスタの高圧側電極とゲート電極との間の電位差が増加すると低下するように構成したスイッチング回路が開示されている。

特開２００９−２９６２１６号公報

大電力（大電流）を制御するスイッチング回路として、例えば、図３に示すような、直流電源１００と、負荷１１０と、並列接続した複数のトランジスタ１２０，１２１，１２２，１２３にて構成されるスイッチング回路を用いる場合がある。

各トランジスタ１２０，１２１，１２２，１２３のゲート電極は、それぞれ、ゲート抵抗１３０，１３１，１３２，１３３を介してゲート電圧印加回路（パルス発生回路１４０）と接続されている。パルス発生回路１４０から各トランジスタ１２０，１２１，１２２，１２３のゲート電極にオン電圧が印加されることで、各トランジスタ１２０，１２１，１２２，１２３がオンして、負荷１１０に電流が流れる（負荷が駆動される）。このように、並列接続した複数のトランジスタ１２０，１２１，１２２，１２３を用いることにより、１つのトランジスタを用いる場合に比べ、各トランジスタに流れる電流を低く抑えることができる。即ち、１つのトランジスタの電流容量が小さい場合にも、複数個、並列接続することにより、負荷に大きな電流を流すことができるのである。

ところで、このような並列接続した複数のトランジスタを用いたスイッチング回路において、特許文献１の構成によりスイッチング損失の低減およびサージ電圧の抑制を図るためには、図３に示すように、トランジスタ１２０，１２１，１２２，１２３毎にゲート電極・ドレイン電極間に可変容量素子１５０，１５１，１５２，１５３が接続されるため、部品点数が多くなってスイッチング回路全体の大型化を招くという問題があった。また、部品点数を少なくするために、例えば、４つのトランジスタ１２０，１２１，１２２，１２３のうちの１つのトランジスタに対してのみ、特許文献１のようにゲート電極・ドレイン電極間に可変容量素子を接続した場合には、スイッチング回路の駆動時に素子間に電流アンバランスが生じて、過熱や過大なサージ電圧が発生してしまうという問題があった。

本発明の目的は、大電流を制御可能なスイッチング回路において、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができるスイッチング回路を提供することにある。

請求項１に記載の発明では、高電圧ラインと低電圧ラインとの間において並列接続した複数の絶縁ゲート型トランジスタと、前記複数の絶縁ゲート型トランジスタ毎にそれぞれ設けられ、第１の端子が前記絶縁ゲート型トランジスタのゲート電極に接続されたゲート抵抗と、前記ゲート抵抗を介して前記絶縁ゲート型トランジスタのゲート電極にパルス状のゲート電圧を印加するための１つのゲート電圧印加手段と、を備え、前記複数の絶縁ゲート型トランジスタ毎に設けられた前記ゲート抵抗の第２の端子がゲート電圧印加ラインを介して前記ゲート電圧印加手段と接続されており、前記ゲート電圧印加ラインと前記高電圧ラインとの間の１箇所にコンデンサを接続したことを要旨とする。

請求項１に記載の発明によれば、高電圧ラインと低電圧ラインとの間に複数の絶縁ゲート型トランジスタが並列接続され、複数の絶縁ゲート型トランジスタ毎にゲート抵抗の第１の端子が絶縁ゲート型トランジスタのゲート電極に接続されている。また、複数の絶縁ゲート型トランジスタ毎に設けられたゲート抵抗の第２の端子がゲート電圧印加ラインを介してゲート電圧印加手段と接続されている。そして、ゲート電圧印加手段によりゲート抵抗を介して絶縁ゲート型トランジスタのゲート電極にパルス状のゲート電圧が印加される。これにより、大電流が制御可能となる。

また、ゲート電圧印加ラインと高電圧ラインとの間の１箇所にコンデンサが接続され、このコンデンサにより、ゲート電圧の切り換え時における絶縁ゲート型トランジスタのゲート電極と高電圧ラインとの間の容量変化を抑制することができる。よって、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができる。

請求項２に記載のように、請求項１に記載のスイッチング駆動回路において、前記絶縁ゲート型トランジスタをＭＯＳＦＥＴにて構成することができる。

本発明によれば、大電流を制御可能なスイッチング回路において、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができる。

本実施形態におけるスイッチング回路の回路構成図。スイッチング回路の作用を説明するための波形図。課題を説明するためのスイッチング回路の回路構成図。

以下、本発明を具体化した一実施形態を図面に従って説明する。
図１にスイッチング回路８０の回路図を示す。スイッチング回路８０は、４つのＭＯＳＦＥＴ３０，３１，３２，３３と、各ＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極に接続されたゲート抵抗５０，５１，５２，５３と、１つのパルス発生回路６０と、１つのコンデンサ７０を備えている。

図１に示すように、直流電源１０の負極端子は接地されている。直流電源１０の正極端子は負荷２０の一端に接続されている。負荷２０の他端は、並列接続された複数の絶縁ゲート型トランジスタとしてのＭＯＳＦＥＴ３０，３１，３２，３３における各ドレイン端子に接続されている。並列接続されたＭＯＳＦＥＴ３０，３１，３２，３３における各ソース端子は接地されている。つまり、高電圧ラインＬ１と低電圧ラインＬ２との間において、４つのＭＯＳＦＥＴ３０，３１，３２，３３が並列接続されている。負荷２０は本実施形態ではモータであり、大電流駆動される。

本実施形態において、主電極は各ＭＯＳＦＥＴ３０，３１，３２，３３のドレイン電極とソース電極である。
また、ＭＯＳＦＥＴ３０，３１，３２，３３はそれぞれ１チップの素子であり、基板に各チップ（ＭＯＳＦＥＴ３０，３１，３２，３３）が実装されている。さらに、ＭＯＳＦＥＴ３０，３１，３２，３３が実装される基板に他の部品（ゲート抵抗５０，５１，５２，５３、コンデンサ７０、パルス発生回路６０）も搭載されている。

ゲート抵抗５０，５１，５２，５３は、ＭＯＳＦＥＴ３０，３１，３２，３３毎にそれぞれ設けられ、第１の端子がＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極に接続されている。詳しくは、図１においては、ＭＯＳＦＥＴ３０のゲート電極には、ゲート抵抗５０の第１の端子が接続されている。ＭＯＳＦＥＴ３１のゲート電極には、ゲート抵抗５１の第１の端子が接続されている。ＭＯＳＦＥＴ３２のゲート電極には、ゲート抵抗５２の第１の端子が接続されている。ＭＯＳＦＥＴ３３のゲート電極には、ゲート抵抗５３の第１の端子が接続されている。

ゲート電圧印加手段としてのパルス発生回路６０は、ゲート抵抗５０，５１，５２，５３を介してＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極にパルス状のゲート電圧を印加することができるようになっている。そのために、ゲート電圧印加ラインＬ３が設けられている。ゲート電圧印加ラインＬ３は、パルス発生回路６０からＭＯＳＦＥＴ３０，３１，３２，３３毎のゲート抵抗５０，５１，５２，５３の第２の端子に分岐して接続されている。即ち、ＭＯＳＦＥＴ３０，３１，３２，３３毎に設けられたゲート抵抗５０，５１，５２，５３の第２の端子がゲート電圧印加ラインＬ３を介してパルス発生回路６０と接続されている。

このゲート電圧印加ラインＬ３を介してＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極にパルス状のゲート電圧を印加することによって、４つのＭＯＳＦＥＴ３０，３１，３２，３３が同期してオン・オフする。詳しくは、各ＭＯＳＦＥＴ３０，３１，３２，３３のオン状態とオフ状態とが切り換えられて、負荷２０に電流を供給する。つまり、パルス発生回路６０は、高電圧ラインＬ１と低電圧ラインＬ２との間において並列接続したＭＯＳＦＥＴ３０，３１，３２，３３の各ゲート電極に印加するゲート電圧を切り換えることによって、各ＭＯＳＦＥＴのドレイン・ソース電極間を同期して導通状態と非導通状態との間で時間的に切り換える。

さらに、ゲート電圧印加ラインＬ３と高電圧ラインＬ１との間に、１つのコンデンサ７０が接続されている。詳しくは、図１においては、ゲート電圧印加ラインＬ３でのパルス発生回路６０と分岐点Ｐ１との間の接続点αと、高電圧ラインＬ１におけるＭＯＳＦＥＴ３０のドレイン電極直前の接続点βとの間に、１つのコンデンサ７０が接続されている。コンデンサ７０は、例えば、３ｎＦ程度の容量のものが使用される。上述したように、このコンデンサ７０も、ＭＯＳＦＥＴ３０，３１，３２，３３等が実装される基板に搭載されている。

次に、スイッチング回路８０の作用を説明する。
ＭＯＳＦＥＴ３０，３１，３２，３３がオフした状態において、パルス発生回路６０により各ＭＯＳＦＥＴのゲート電極にオン電圧以上のＨレベルのゲート電圧が印加されると、オフ状態のＭＯＳＦＥＴ３０，３１，３２，３３がオン状態に切り換わり（ターンオンし）、負荷２０に電流が供給される。

一方、ＭＯＳＦＥＴ３０，３１，３２，３３がオンした状態においては、パルス発生回路６０から各ＭＯＳＦＥＴのゲート電極にＬレベルのゲート電圧が印加されると、ＭＯＳＦＥＴ３０，３１，３２，３３がオフ状態に切り換わり（ターンオフし）、負荷２０への電流の供給が遮断される。

ここで、ＭＯＳＦＥＴ３０，３１，３２，３３の動作について詳しく説明する。
図２に、図１のスイッチング回路８０における各ＭＯＳＦＥＴ３０，３１，３２，３３のターンオフ時の電流波形と電圧波形を示す。図２において横軸に時間をとっている。電圧波形として、ターンオフ時のドレイン・ソース間電位Ｖｄｓの時間変化を示すとともに、電流波形として、ターンオフ時のドレイン電流Ｉｄの時間的変化を示す。

図１ではゲート電圧印加ラインＬ３と高電圧ラインＬ１との間に１つのコンデンサ７０を接続しているが、比較例として、図１においてコンデンサ７０が無い場合を想定している。

図２において、破線で示される比較例（ゲート電圧印加ラインＬ３と高電圧ラインＬ１との間にコンデンサ７０を設けない場合のスイッチング回路）のＭＯＳＦＥＴのＶｄｓ波形と、実線で示されるコンデンサ７０を設けた本実施形態のスイッチング回路８０のＭＯＳＦＥＴのＶｄｓ波形を比較する。

ＭＯＳＦＥＴの動作は寄生容量（Ｃｉｓｓ、Ｃｒｓｓ）の充放電により行われる。例えば、ＭＯＳＦＥＴがターンオフしようとする際、ドレイン・ゲート間に加わる電圧は徐々に高くなる。具体的には、例えば、トランジスタ・オンの状態では、ドレイン電位Ｖｄ＝０ボルト、ゲート電位Ｖｇ＝１５ボルト、ソース電位Ｖｓ＝０ボルトであり、ターンオフ時には、ドレイン電位Ｖｄ＝４８ボルト、ゲート電位Ｖｇ＝０ボルト、ソース電位Ｖｓ＝０ボルトに切り換わる。ドレイン・ゲート間の電位差は、トランジスタ・オンの状態では１５ボルトであり、ターンオフ時には４８ボルトとなる。

比較例では、ドレイン・ゲート間の寄生容量（帰還容量Ｃｒｓｓ）がドレイン・ソース間電位Ｖｄｓの上昇に伴って大きく低下する（ＭＯＳＦＥＴの特性）。そのため、ターンオフした瞬間（ドレイン・ソース間電位Ｖｄｓが立ち上がる部分）では、容量が小さいため瞬間的に電流が変化する。すると、ｄｉ／ｄｔが大きくなりサージ電圧が非常に大きくなってしまう。即ち、図２においてドレイン・ソース間電位Ｖｄｓを示す波形のうち破線で示す比較例の場合、ターンオフ時の最大値と安定化後の値との差であるサージ電圧値ΔＶ１は大きな値となっている。

これに対し、本実施形態のようにコンデンサ７０をゲート電圧印加ラインＬ３と高電圧ラインＬ１との間に設けると、ドレイン・ゲート間の寄生容量（帰還容量Ｃｒｓｓ）に対しコンデンサ７０の容量分だけ加算される。これにより、ドレイン・ソース間電位Ｖｄｓの上昇に伴うドレイン・ゲート間の容量の変化（低下）を抑えることができる。そのため、サージ電圧を考慮してドレイン・ソース間電位Ｖｄｓの上昇に伴う帰還容量Ｃｒｓｓの最終値に応じたゲート抵抗値を選定する必要がなく、ドレイン・ゲート間容量はドレイン・ソース間電位Ｖｄｓの上昇に伴って変化（低下）が少なくなるので、ドレイン・ソース間電位Ｖｄｓの立ち上がり時間を短くできる。また、ドレイン・ソース間電位Ｖｄｓの立ち上がり際に発生するサージ電圧を抑制することができる。即ち、図２においてドレイン・ソース間電位Ｖｄｓを示す波形のうち実線で示す本実施形態の場合、ターンオフ時の最大値と安定化後の値との差であるサージ電圧値ΔＶ２は、破線で示す比較例のサージ電圧値ΔＶ１よりも小さくすることができる。

また、図２において本実施形態のドレイン・ソース間電位Ｖｄｓの波形は、比較例の場合よりも傾きが下に凹む形状となる。損失（スイッチング損失）は、ドレイン・ソース間電位Ｖｄｓとドレイン電流Ｉｄの積分値である。図２において実線で示すＶｄｓ波形（本実施形態）は、破線で示すＶｄｓ波形（比較例）に比べ、ターンオフ時に急峻に変化している。よって、比較例に比べて本実施形態では損失は少なくなる。

このようにして、本実施形態ではゲート電圧印加ラインＬ３と高電圧ラインＬ１との間にコンデンサ７０を設けることで、ドレイン・ソース間電位Ｖｄｓの変化に伴うドレイン・ゲート間の容量の変動が小さくなる（ドレイン・ゲート間の寄生容量の変動による影響を受けにくくなる）。その結果、スイッチング速度を、容量による影響を考慮することなく決定でき、スイッチング速度を遅くしすぎることがないので、スイッチング損失を低減できる。

また、図３のスイッチング回路に対し、図１に示す本実施形態においては、１つだけコンデンサ（７０）を接続している。つまり、ゲート電圧印加ラインＬ３とドレインライン（高電圧ラインＬ１）との間の１箇所にコンデンサ７０を接続している。これにより、トランジスタ間（チップ間）のアンバランスを防止することができる。このようにして、図１の構成では図３の構成に比べて、搭載するコンデンサの数を減らすことができる。さらに、コンデンサの数が減ることによりコンデンサの実装面積を減らすことができる。その結果、小型化を図ることができるとともにコストダウンを図ることができる。

以上のごとく本実施形態によれば、以下のような効果を得ることができる。
スイッチング回路８０の構成として、ＭＯＳＦＥＴ３０，３１，３２，３３毎にゲート抵抗（５０，５１，５２，５３）の第１の端子がＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極に接続されている。また、ＭＯＳＦＥＴ３０，３１，３２，３３毎に設けられたゲート抵抗５０，５１，５２，５３の第２の端子がゲート電圧印加ラインＬ３を介してパルス発生回路６０と接続されている。そして、パルス発生回路６０により、ゲート抵抗５０，５１，５２，５３を介してＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極にパルス状のゲート電圧が印加され、複数のＭＯＳＦＥＴ３０，３１，３２，３３が同期してオン・オフされる。これにより、大電流が制御可能となる。また、ゲート電圧印加ラインＬ３と高電圧ラインＬ１との間の１箇所にコンデンサ７０が接続され、このコンデンサ７０により、ゲート電圧の切り換え時におけるＭＯＳＦＥＴ３０，３１，３２，３３のゲート電極と高電圧ラインＬ１との間の容量変化を抑制することができる。よって、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができる。

実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・上記実施形態では、高電圧ラインＬ１と低電圧ラインＬ２との間に４つのＭＯＳＦＥＴ３０，３１，３２，３３を並列接続したが、その個数は限定されず、４つ以外の例えば２つや３つや５つ以上でもよく、要は、複数のＭＯＳＦＥＴを並列接続すればよい。

・絶縁ゲート型トランジスタとしてＭＯＳＦＥＴ（３０，３１，３２，３３）を用いたが、絶縁ゲート型トランジスタとしてＩＧＢＴを用いてもよい。ＩＧＢＴにおいて主電極はコレクタ電極とエミッタ電極である。

３０…ＭＯＳＦＥＴ、３１…ＭＯＳＦＥＴ、３２…ＭＯＳＦＥＴ、３３…ＭＯＳＦＥＴ、５０…ゲート抵抗、５１…ゲート抵抗、５２…ゲート抵抗、５３…ゲート抵抗、６０…パルス発生回路、７０…コンデンサ、８０…スイッチング回路、Ｌ１…高電圧ライン、Ｌ２…低電圧ライン、Ｌ３…ゲート電圧印加ライン。

Claims

高電圧ラインと低電圧ラインとの間において並列接続した複数の絶縁ゲート型トランジスタと、
前記複数の絶縁ゲート型トランジスタ毎にそれぞれ設けられ、第１の端子が前記絶縁ゲート型トランジスタのゲート電極に接続されたゲート抵抗と、
前記ゲート抵抗を介して前記絶縁ゲート型トランジスタのゲート電極にパルス状のゲート電圧を印加するための１つのゲート電圧印加手段と、
を備え、
前記複数の絶縁ゲート型トランジスタ毎に設けられた前記ゲート抵抗の第２の端子がゲート電圧印加ラインを介して前記ゲート電圧印加手段と接続されており、前記ゲート電圧印加ラインと前記高電圧ラインとの間の１箇所にコンデンサを接続したことを特徴とするスイッチング回路。
前記絶縁ゲート型トランジスタはＭＯＳＦＥＴであることを特徴とする請求項１に記載のスイッチング回路。