JP5338559B2 - シリコンエピタキシャルウェーハの製造方法 - Google Patents

シリコンエピタキシャルウェーハの製造方法 Download PDF

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Description

本発明は、シリコンウェーハ表面にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法に関する。
半導体電子部品を製造する大部分の方法において、出発材料となるシリコン単結晶は、いわゆるチョクラルスキ−（ＣＺ）法等によって製造される。例えばＣＺ法では、種単結晶を溶融したシリコンに浸漬させた後に、ゆっくり引き上げて結晶を育成する。
そして、このようなシリコン単結晶をスライスして作製したシリコンウェーハに、例えばエピタキシャル層を成長させてシリコンエピタキシャルウェーハを製造することがある。
ここで、シリコンエピタキシャルウェーハの従来技術による製造方法の一例を説明する。
シリコン単結晶インゴットは、一般的にチョクラルスキー（ＣＺ）法またはフローティングゾーン（ＦＺ）法等により育成される。育成されたシリコン単結晶インゴットは、切断され、直径を揃えるために丸め加工（円筒研削工程）が施される。次に、このシリコン単結晶インゴットからウェーハ状のシリコンウェーハが切り出され（スライス加工工程）、切り出されたシリコンウェーハの周辺部の角を落とすために面取り（ベベリング加工工程）が施される。さらに、このシリコンウェーハ表面の凹凸を無くし、平坦度を高め、表面の傷を最小にする為に機械研磨（ラッピング加工工程；この段階でラップドウェーハと呼ぶ）が施され、機械研磨時にシリコンウェーハの表層に形成された研磨歪み層が混酸エッチングにより除去される（エッチング工程；この段階でエッチドウェーハと呼ばれる）。
次いで、酸素ドナーを消去するためのドナーキラー熱処理を施したり、低抵抗ウェーハに必要となるオートドーピングを防止するための保護膜（ドーパント揮散防止用保護膜）をウェーハの裏面上に形成する。その後、機械的研磨では取り除くことができない表面の傷を、化学的かつ機械的に研磨（化学的機械的研磨；ＣＭＰ）をすることでウェーハの表面を鏡面状にするための鏡面研磨（ミラーポリッシュ工程；この段階でポリッシュドウェーハと呼ばれる）が施され、この研磨されたシリコンウェーハの表面にエピタキシャル層を形成する工程を経てシリコンエピタキシャルウェーハを製造している。
このような、シリコンエピタキシャルウェーハの製造方法は、例えば特許文献１に記載されている。
このようなエピタキシャル成長用のシリコンウェーハの出発材料となるシリコン単結晶の中でも、ＭＯＳＦＥＴ等のある種のパワ−デバイス向けに、スイッチング動作の抵抗成分を低減する目的で、ヒ素やリンを大量にド−プした超低抵抗率の単結晶が求められるようになってきた。特に、高温熱処理を施すようなデバイスプロセスでは、リンよりも熱拡散の影響が小さいヒ素をドープした超低抵抗結晶の要求が強い。
特開２００３−５９９３３号公報
しかしながら、エピタキシャル成長用のシリコンウェーハに使用するヒ素ドープ結晶が超低抵抗の場合、従来の工程条件でシリコンエピタキシャルウェーハを製造すると、成長させたエピタキシャル層に積層欠陥（ＳＦ：スタッキングフォルト）が大量発生し、デバイス特性を悪化させてしまうことがあった。
本発明は、上記問題点に鑑みてなされたものであって、ヒ素ドープの超低抵抗シリコンウェーハ上にエピタキシャル成長させる際に、簡易な方法で、積層欠陥の発生を防止することができるシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、シリコン単結晶をスライスして得られるシリコンウェーハ表面にエピタキシャル層を形成してシリコンエピタキシャルウェーハを製造する方法において、少なくとも、ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍにした超低抵抗シリコン単結晶をスライスしてシリコンウェーハを得て、該シリコンウェーハを８５０〜１２００℃で熱処理することでピットを発生させて、該熱処理したシリコンウェーハを鏡面研磨することで前記発生したピットを除去して、その後該鏡面研磨したシリコンウェーハ表面にエピタキシャル層を形成することを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。
このように、ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍにしたシリコン単結晶をスライスして得たシリコンウェーハを、８５０〜１２００℃で熱処理することで、シリコンウェーハ内部のピットを移動させてウェーハ表面に発生させることができる。そして、熱処理後のシリコンウェーハを鏡面研磨することで発生させたピットを効果的に除去することができる。このようにピットを除去したシリコンウェーハにエピタキシャル層を形成することで、エピタキシャル層形成時や形成前の高温でもウェーハ表面にピットが発生することが無く、エピタキシャル層に生じる積層欠陥を効率的かつ確実に防止することができる。
以上のような、本発明のシリコンエピタキシャルウェーハの製造方法によれば、ヒ素ドープの超低抵抗シリコンウェーハ上に、簡易な方法で、積層欠陥のほとんどないエピタキシャル層を形成して、高品質のシリコンエピタキシャルウェーハを製造することができる。
このとき、前記熱処理したシリコンウェーハを鏡面研磨する際に、１〜１０μｍの取り代で鏡面研磨することが好ましい。
このような取り代で鏡面研磨することで、発生したピットをウェーハ表面のみならず表層まで除去することができるため、エピタキシャル層形成の際のウェーハ表面へのピットの発生を確実に防止することができる。
以上のような、本発明のシリコンエピタキシャルウェーハの製造方法によれば、ヒ素ドープの超低抵抗シリコンウェーハ上に、簡易な方法で、積層欠陥のほとんどないエピタキシャル層を形成して、高品質のシリコンエピタキシャルウェーハを製造することができる。
本発明のシリコンエピタキシャルウェーハの製造方法の実施態様の一例を示すフロー図である。 エピタキシャル層成長用ウェーハの抵抗率と、エピタキシャル層に生じる積層欠陥数の関係を示すグラフである。 実施例１（（ｂ）（ｃ））と比較例１（（ａ））において製造したシリコンエピタキシャルウェーハの積層欠陥の分布を示す観察図である。 実施例２と比較例２において作製したエピタキシャル成長用シリコンウェーハの表面に生じたピットの分布を示す観察図である。 ヒ素ドープ結晶の抵抗率の実績を示すグラフである。
従来では、ヒ素ドープシリコンウェーハ（例えば抵抗率１．８〜６．０ｍΩｃｍ）にエピタキシャル成長しても積層欠陥が多数生じることはなかった。しかし、ヒ素ドープシリコンウェーハの低抵抗化に伴い、エピタキシャル層に積層欠陥が発生しまうという問題が生じてきた。
これに対して、本発明者らは鋭意検討した結果、エピタキシャル成長用シリコンウェーハの抵抗率とエピタキシャル層に発生する積層欠陥数の関係を調べた。調べた結果を図２に示す。図２に示すように、１．７ｍΩｃｍ以下の基板になると積層欠陥数が増え始めて、１．６５ｍΩｃｍ以下では大幅に増えてしまうことを本発明者らは見出した。また、このような超低抵抗率のヒ素ドープ結晶の抵抗率の下限は、１．０ｍΩｃｍである。図５に、ヒ素ドープ結晶の抵抗率実績を示す。図５に示すように、抵抗率が１．０ｍΩｃｍの結晶を作製することは困難であり、実際に抵抗率が１．０ｍΩｃｍ未満のヒ素ドープ結晶は作製できなかった。
さらに検討した結果、このようなエピタキシャル層に生じる積層欠陥は、上記のようなシリコンウェーハ表面にエピタキシャル成長時や成長前の高温によってピットが発生してしまい、そのピットが原因で積層欠陥が生じてしまうという、ヒ素を高濃度にドープした抵抗率１．７ｍΩｃｍ以下のシリコン単結晶から得られたシリコンウェーハにエピタキシャル成長させる際の特有の問題であることを見出した。
そして、このようなシリコンウェーハに対して、６５０℃〜１３００℃の間で温度条件を変えながら熱処理を施してみると、８５０℃以上で熱処理をすることで、ウェーハ表面やその近傍にまでピットを移動させることができることを見出した。また、１２００℃を超えるとスリップ転位が発生してしまった。そして、その後鏡面研磨してピットを除去すれば、その後のエピタキシャル成長時にはウェーハ表面にピットが発生せずに積層欠陥を防止できることを見出して本発明を完成させた。
以下、本発明のシリコンエピタキシャルウェーハの製造方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は、本発明のシリコンエピタキシャルウェーハの製造方法の実施態様の一例を示すフロー図である。
本発明のシリコンエピタキシャルウェーハの製造方法は、シリコン単結晶をスライスして得られるシリコンウェーハ表面にエピタキシャル層を形成してシリコンエピタキシャルウェーハを製造する方法において、少なくとも、ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍ、特には１．０〜１．６５ｍΩｃｍにしたシリコン単結晶をスライスしてシリコンウェーハを得て、このシリコンウェーハを８５０〜１２００℃で熱処理することでピットを発生させて、熱処理したシリコンウェーハを鏡面研磨することで発生したピットを除去して、その後鏡面研磨したシリコンウェーハ表面にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法である。
このように、ヒ素をドープして上記抵抗率にしたシリコン単結晶をスライスして得たシリコンウェーハを、８５０〜１２００℃で熱処理することで、シリコンウェーハ内部のピットを移動させてウェーハ表面に発生させることができる。そして、熱処理後のシリコンウェーハを鏡面研磨することで発生させたピットを効果的に除去することができる。このようにピットを除去したシリコンウェーハにエピタキシャル層を形成することで、エピタキシャル層形成時や形成前の高温でもウェーハ表面にピットが発生することはほとんど無く、ピットが原因でエピタキシャル層に生じる積層欠陥を効率的かつ確実に防止することができる。
このとき、ピットを発生させるための熱処理の条件は、上記温度以外の条件は特に限定されず、例えばＮ２ガスやＨ２ガス等の雰囲気下で行うことができ、また、熱処理時間としては、好ましくは２０分以上、より好ましくは６０分以上で行えば、より確実にピットをウェーハ表面に移動させることができ、効率的に除去できる。
また、このとき、発生したピットを除去するための鏡面研磨としては、例えば、ＣＭＰで研磨することができ、また、１〜１０μｍの取り代で研磨することが好ましい。
このような取り代で鏡面研磨することで、発生したピットをウェーハ表面のみならず表層付近のピットまで除去することができるため、エピタキシャル層形成の際のウェーハ表面へのピットの発生をより確実に防止することができる。この鏡面研磨の前にエッチングを行って、研磨とエッチングを組み合わせてピットを除去することも可能であり、その場合、研磨代とエッチング代を合わせて、上記取り代とすることも好ましい。
このような、本発明のシリコンエピタキシャルウェーハの製造方法は、本発明のピット発生熱処理、ピット除去鏡面研磨、エピタキシャル成長の順に行えば、その間に他の工程を行うことも可能である。
以下、図１に示す、本発明のシリコンエピタキシャルウェーハの製造方法の実施態様の一例をより具体的に説明する。
本発明では、例えば、ＣＺ法によりシリコン単結晶を育成する（図１（ａ））。この際、ヒ素を高濃度にドープして、シリコン単結晶の抵抗率を１．０〜１．７ｍΩｃｍに制御する。
次に、育成したシリコン単結晶を、例えば円筒研削し、その後ワイヤーソーでスライスして（図１（ｂ））、ウェーハ状にしてシリコンウェーハを得る。次に、エッジグラインディングして面取りし（図１（ｃ））、ラッピングし（図１（ｄ））、エッチングを行う（図１（ｅ））。
そして、このように処理されたシリコンウェーハに対して、本発明の８５０〜１２００℃で行う熱処理を施してピットを発生させる（図１（ｆ））。
次に、オートドーピング防止のための裏面保護酸化膜を形成して（図１（ｇ））、ウェーハ表面を鏡面研磨して上記熱処理で発生したピットを除去する（図１（ｈ））。
次に、シリコンウェーハをエピタキシャル反応室に投入し、反応室内の温度を１０００〜１２００℃に昇温して水素ベーク処理を行うことで、シリコンウェーハ表面の自然酸化膜やパーティクルを除去して浄化する（図１（ｉ））。その後、反応室内にＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ４等、一般的に用いられる原料ガスを供給し、所望厚さのエピタキシャル層を形成する（図１（ｊ））。
本発明のシリコンエピタキシャルウェーハの製造方法を、以上のような工程で行うことで、積層欠陥の無いエピタキシャル層が形成されたシリコンエピタキシャルウェーハを簡単な工程で効率的に製造することができる。
上記の各工程は、特に限定されず、公知の技術を用いることができ、また、工程の間に例えばエッチング等の他の工程を行うこともできる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
直径１５０ｍｍ（６インチ）、ヒ素ドープ、抵抗率１．５ｍΩｃｍの結晶をＣＺ法により引き上げ、ワイヤーソーによりスライスし、エッジグラインディング、ラッピング、エッチング工程を行い、その後、窒素雰囲気下８５０℃と１１９０℃の２条件で２０ｍｉｎの熱処理を行ってピットを発生させた。次いで、裏面保護酸化膜は、常圧ＣＶＤ装置を用いて、ＳｉＨ４とＯ２ガスを用いて厚さ約５００ｎｍの酸化膜を形成した。次に、それらのシリコンウェーハの表面側を鏡面研磨してピットを除去した。このときの研磨代は５μｍであった。
次に、シリコンウェーハをエピタキシャル反応室に投入し、原料ガスとしてＳｉＨＣｌ３を水素キャリアガスと共に供給し、シリコンエピタキシャル層を形成した。
このように製造したシリコンエピタキシャルウェーハのエピタキシャル層に発生した積層欠陥の分布を示す観察図を、８５０℃で熱処理したものを図３（ｂ）に、１１９０℃で熱処理したものを図３（ｃ）に示す。図３（ｂ）、（ｃ）に示すように、積層欠陥の発生はなく良好なエピタキシャル層が形成されていることが確認できた。
（比較例１）
実施例１と同様に、ただし、本発明の熱処理の代わりに、窒素雰囲気下、６５０℃で２０ｍｉｎの通常のドナーキラー熱処理を行った。
このように製造したシリコンエピタキシャルウェーハのエピタキシャル層に発生した積層欠陥の分布を示す観察図を図３（ａ）に示す。図３（ａ）に示すように、エピタキシャル成長前のシリコンウェーハに発生したピットが原因で、積層欠陥が多数発生してしまった。
（実施例２、比較例２）
直径１５０ｍｍ（６インチ）、ヒ素ドープ、抵抗率１．５ｍΩｃｍの結晶をＣＺ法により引き上げ、ワイヤーソーによりスライスし、エッジグラインディング、ラッピング、エッチング工程を行い、その後、水素雰囲気下で熱処理を行った。この際、熱処理温度と熱処理時間をそれぞれ変えて６枚のエピタキシャル成長用シリコンウェーハを作製した。このシリコンウェーハ表面の積層欠陥の核となるピットを観察した図を図４に示す。
図４に示すように、８５０℃以上の熱処理（実施例２）であればウェーハ表面にまでピットを移動させることができることが分かる。また、８５０℃で１０ｍｉｎの熱処理の場合は、ウェーハ表面に生じるピットは少なかったが、鏡面研磨により十分に除去できるウェーハ表層付近までピットが移動していた。
また、２０ｍｉｎ以上行うことで、ピットが十分にウェーハ表面付近にまで移動し、後のエピタキシャル成長時に発生する積層欠陥はほとんど無く、さらには、６０ｍｉｎ以上であれば、図４に示すように多数のピットがウェーハ表面にまで移動するため、ピットの除去がより容易になることが分かった。
一方、８５０℃未満で熱処理した場合（比較例２）、ピットがほとんど発生しておらず、このウェーハを用いてエピタキシャル層を形成させると、エピタキシャル工程でピットが発生し、積層欠陥が生じる結果となるものであった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (2)

  1. シリコン単結晶をスライスして得られるシリコンウェーハ表面にエピタキシャル層を形成してシリコンエピタキシャルウェーハを製造する方法において、少なくとも、
    ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍにしたシリコン単結晶をスライスしてシリコンウェーハを得て、該シリコンウェーハを８５０〜１２００℃で熱処理することでピットを発生させて、該熱処理したシリコンウェーハを鏡面研磨することで前記発生したピットを除去して、その後該鏡面研磨したシリコンウェーハ表面にエピタキシャル層を形成することを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 前記熱処理したシリコンウェーハを鏡面研磨する際に、１〜１０μｍの取り代で鏡面研磨することを特徴とする請求項１に記載のシリコンエピタキシャルウェーハの製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5803722B2 (ja) * 2012-02-14 2015-11-04 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP6261388B2 (ja) * 2014-03-05 2018-01-17 信越半導体株式会社 半導体エピタキシャルウェーハの製造方法
US11702760B2 (en) 2017-04-25 2023-07-18 Sumco Corporation N-type silicon single crystal production method, n-type silicon single crystal ingot, silicon wafer, and epitaxial silicon wafer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03242926A (ja) * 1990-02-21 1991-10-29 Kawasaki Steel Corp 半導体装置の製造方法
DE19938340C1 (de) * 1999-08-13 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP2002231634A (ja) * 2001-01-30 2002-08-16 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP2003059933A (ja) 2001-08-15 2003-02-28 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウエーハの製造方法およびシリコンエピタキシャルウエーハ
JP2003124219A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
JP4817078B2 (ja) * 2002-11-11 2011-11-16 株式会社Ｓｕｍｃｏ シリコンウェーハ
JP4164816B2 (ja) * 2004-02-27 2008-10-15 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
JP4442446B2 (ja) * 2005-01-27 2010-03-31 信越半導体株式会社 選択エッチング方法
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
CN100449692C (zh) * 2007-04-11 2009-01-07 河北普兴电子科技股份有限公司 一种重掺砷衬底的硅外延方法
JP5186684B2 (ja) * 2007-08-02 2013-04-17 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体単結晶の製造装置
JP5609025B2 (ja) * 2009-06-29 2014-10-22 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
US8420514B2 (en) * 2009-07-16 2013-04-16 Sumco Corporation Epitaxial silicon wafer and method for manufacturing same
JP5212343B2 (ja) * 2009-12-08 2013-06-19 新日鐵住金株式会社 炭化珪素単結晶インゴット、これから得られる基板及びエピタキシャルウェハ

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