JP5338559B2 - Manufacturing method of silicon epitaxial wafer - Google Patents

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Abstract

Disclosed is a method for manufacturing a silicon epitaxial wafer by forming an epitaxial layer on the surface of a silicon wafer obtained by slicing a silicon single crystal. The method is characterized in that at least the silicon wafer is obtained by slicing the silicon single crystal having a resistivity of 1.0-1.7 m?cm by being doped with arsenic, a pit is generated by heat-treating the silicon wafer at a temperature of 850-1200°C, the generated pit is removed by mirror-polishing the heat-treated silicon wafer, then, an epitaxial layer is formed on the mirror-polished silicon wafer surface. Thus, at the time of performing epitaxial growing on the arsenic-doped low-resistivity silicon wafer, lamination defects can be prevented from being generated by means of the simple method.

Description

本発明は、シリコンウェーハ表面にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法に関する。   The present invention relates to a silicon epitaxial wafer manufacturing method for forming an epitaxial layer on a silicon wafer surface.

半導体電子部品を製造する大部分の方法において、出発材料となるシリコン単結晶は、いわゆるチョクラルスキ−（ＣＺ）法等によって製造される。例えばＣＺ法では、種単結晶を溶融したシリコンに浸漬させた後に、ゆっくり引き上げて結晶を育成する。
そして、このようなシリコン単結晶をスライスして作製したシリコンウェーハに、例えばエピタキシャル層を成長させてシリコンエピタキシャルウェーハを製造することがある。 In most methods for manufacturing semiconductor electronic components, a silicon single crystal as a starting material is manufactured by a so-called Czochralski (CZ) method or the like. For example, in the CZ method, a seed single crystal is immersed in molten silicon and then slowly pulled up to grow a crystal.
A silicon epitaxial wafer may be manufactured by, for example, growing an epitaxial layer on a silicon wafer prepared by slicing such a silicon single crystal.

ここで、シリコンエピタキシャルウェーハの従来技術による製造方法の一例を説明する。
シリコン単結晶インゴットは、一般的にチョクラルスキー（ＣＺ）法またはフローティングゾーン（ＦＺ）法等により育成される。育成されたシリコン単結晶インゴットは、切断され、直径を揃えるために丸め加工（円筒研削工程）が施される。次に、このシリコン単結晶インゴットからウェーハ状のシリコンウェーハが切り出され（スライス加工工程）、切り出されたシリコンウェーハの周辺部の角を落とすために面取り（ベベリング加工工程）が施される。さらに、このシリコンウェーハ表面の凹凸を無くし、平坦度を高め、表面の傷を最小にする為に機械研磨（ラッピング加工工程；この段階でラップドウェーハと呼ぶ）が施され、機械研磨時にシリコンウェーハの表層に形成された研磨歪み層が混酸エッチングにより除去される（エッチング工程；この段階でエッチドウェーハと呼ばれる）。 Here, an example of the manufacturing method by the prior art of a silicon epitaxial wafer is demonstrated.
A silicon single crystal ingot is generally grown by the Czochralski (CZ) method or the floating zone (FZ) method. The grown silicon single crystal ingot is cut and subjected to a rounding process (cylindrical grinding process) to make the diameters uniform. Next, a wafer-like silicon wafer is cut out from the silicon single crystal ingot (slicing process), and chamfering (beveling process) is performed in order to drop the corners of the peripheral portion of the cut silicon wafer. Furthermore, mechanical polishing (lapping process; called a lapped wafer at this stage) is performed to eliminate unevenness on the surface of the silicon wafer, increase flatness, and minimize surface scratches. The strained polishing layer formed on the surface layer of the substrate is removed by mixed acid etching (etching process; called an etched wafer at this stage).

次いで、酸素ドナーを消去するためのドナーキラー熱処理を施したり、低抵抗ウェーハに必要となるオートドーピングを防止するための保護膜（ドーパント揮散防止用保護膜）をウェーハの裏面上に形成する。その後、機械的研磨では取り除くことができない表面の傷を、化学的かつ機械的に研磨（化学的機械的研磨；ＣＭＰ）をすることでウェーハの表面を鏡面状にするための鏡面研磨（ミラーポリッシュ工程；この段階でポリッシュドウェーハと呼ばれる）が施され、この研磨されたシリコンウェーハの表面にエピタキシャル層を形成する工程を経てシリコンエピタキシャルウェーハを製造している。
このような、シリコンエピタキシャルウェーハの製造方法は、例えば特許文献１に記載されている。 Next, a donor killer heat treatment for erasing the oxygen donor is performed, and a protective film (protective film for preventing dopant volatilization) for preventing autodoping necessary for the low resistance wafer is formed on the back surface of the wafer. Thereafter, the surface scratches that cannot be removed by mechanical polishing are chemically and mechanically polished (Chemical Mechanical Polishing; CMP) to make the surface of the wafer into a mirror surface (mirror polishing). A process is called a polished wafer at this stage), and a silicon epitaxial wafer is manufactured through a process of forming an epitaxial layer on the surface of the polished silicon wafer.
Such a method for producing a silicon epitaxial wafer is described in, for example, Patent Document 1.

このようなエピタキシャル成長用のシリコンウェーハの出発材料となるシリコン単結晶の中でも、ＭＯＳＦＥＴ等のある種のパワ−デバイス向けに、スイッチング動作の抵抗成分を低減する目的で、ヒ素やリンを大量にド−プした超低抵抗率の単結晶が求められるようになってきた。特に、高温熱処理を施すようなデバイスプロセスでは、リンよりも熱拡散の影響が小さいヒ素をドープした超低抵抗結晶の要求が強い。   Among silicon single crystals that are the starting materials for such epitaxial growth silicon wafers, a large amount of arsenic or phosphorus is doped for the purpose of reducing the resistance component of the switching operation for certain power devices such as MOSFETs. A single crystal having a very low resistivity has been demanded. In particular, in a device process in which high-temperature heat treatment is performed, there is a strong demand for an ultra-low resistance crystal doped with arsenic that is less affected by thermal diffusion than phosphorus.

特開２００３−５９９３３号公報JP 2003-59933 A

しかしながら、エピタキシャル成長用のシリコンウェーハに使用するヒ素ドープ結晶が超低抵抗の場合、従来の工程条件でシリコンエピタキシャルウェーハを製造すると、成長させたエピタキシャル層に積層欠陥（ＳＦ：スタッキングフォルト）が大量発生し、デバイス特性を悪化させてしまうことがあった。   However, when the arsenic doped crystal used for the epitaxial growth silicon wafer has an extremely low resistance, when a silicon epitaxial wafer is manufactured under the conventional process conditions, a large number of stacking faults (SF: stacking fault) are generated in the grown epitaxial layer. The device characteristics may be deteriorated.

本発明は、上記問題点に鑑みてなされたものであって、ヒ素ドープの超低抵抗シリコンウェーハ上にエピタキシャル成長させる際に、簡易な方法で、積層欠陥の発生を防止することができるシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and a silicon epitaxial wafer capable of preventing the occurrence of stacking faults by a simple method when epitaxially growing on an arsenic-doped ultra-low resistance silicon wafer. It aims at providing the manufacturing method of.

上記目的を達成するために、本発明は、シリコン単結晶をスライスして得られるシリコンウェーハ表面にエピタキシャル層を形成してシリコンエピタキシャルウェーハを製造する方法において、少なくとも、ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍにした超低抵抗シリコン単結晶をスライスしてシリコンウェーハを得て、該シリコンウェーハを８５０〜１２００℃で熱処理することでピットを発生させて、該熱処理したシリコンウェーハを鏡面研磨することで前記発生したピットを除去して、その後該鏡面研磨したシリコンウェーハ表面にエピタキシャル層を形成することを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。   In order to achieve the above object, the present invention provides a method for producing a silicon epitaxial wafer by forming an epitaxial layer on the surface of a silicon wafer obtained by slicing a silicon single crystal. A silicon wafer is obtained by slicing an ultra-low resistance silicon single crystal having a thickness of 0.0 to 1.7 mΩcm, and pits are generated by heat-treating the silicon wafer at 850 to 1200 ° C., and the heat-treated silicon wafer is mirror-finished. A method for producing a silicon epitaxial wafer is provided, wherein the generated pits are removed by polishing, and an epitaxial layer is formed on the mirror-polished silicon wafer surface.

このように、ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍにしたシリコン単結晶をスライスして得たシリコンウェーハを、８５０〜１２００℃で熱処理することで、シリコンウェーハ内部のピットを移動させてウェーハ表面に発生させることができる。そして、熱処理後のシリコンウェーハを鏡面研磨することで発生させたピットを効果的に除去することができる。このようにピットを除去したシリコンウェーハにエピタキシャル層を形成することで、エピタキシャル層形成時や形成前の高温でもウェーハ表面にピットが発生することが無く、エピタキシャル層に生じる積層欠陥を効率的かつ確実に防止することができる。
以上のような、本発明のシリコンエピタキシャルウェーハの製造方法によれば、ヒ素ドープの超低抵抗シリコンウェーハ上に、簡易な方法で、積層欠陥のほとんどないエピタキシャル層を形成して、高品質のシリコンエピタキシャルウェーハを製造することができる。 Thus, the silicon wafer obtained by slicing a silicon single crystal doped with arsenic to a resistivity of 1.0 to 1.7 mΩcm is heat-treated at 850 to 1200 ° C. to move the pits inside the silicon wafer. Can be generated on the wafer surface. And the pit produced | generated by mirror-polishing the silicon wafer after heat processing can be removed effectively. By forming an epitaxial layer on a silicon wafer from which pits have been removed in this way, pits are not generated on the wafer surface even at the time of epitaxial layer formation or at a high temperature before formation, and stacking faults that occur in the epitaxial layer can be efficiently and reliably produced. Can be prevented.
According to the method for producing a silicon epitaxial wafer of the present invention as described above, a high-quality silicon is formed by forming an epitaxial layer having almost no stacking faults on an arsenic-doped ultra-low resistance silicon wafer by a simple method. An epitaxial wafer can be manufactured.

このとき、前記熱処理したシリコンウェーハを鏡面研磨する際に、１〜１０μｍの取り代で鏡面研磨することが好ましい。
このような取り代で鏡面研磨することで、発生したピットをウェーハ表面のみならず表層まで除去することができるため、エピタキシャル層形成の際のウェーハ表面へのピットの発生を確実に防止することができる。 At this time, when the heat-treated silicon wafer is mirror-polished, it is preferably mirror-polished with an allowance of 1 to 10 μm.
By mirror polishing with such allowance, the generated pits can be removed not only to the wafer surface but also to the surface layer, so it is possible to reliably prevent the generation of pits on the wafer surface during the epitaxial layer formation it can.

以上のような、本発明のシリコンエピタキシャルウェーハの製造方法によれば、ヒ素ドープの超低抵抗シリコンウェーハ上に、簡易な方法で、積層欠陥のほとんどないエピタキシャル層を形成して、高品質のシリコンエピタキシャルウェーハを製造することができる。   According to the method for producing a silicon epitaxial wafer of the present invention as described above, a high-quality silicon is formed by forming an epitaxial layer having almost no stacking faults on an arsenic-doped ultra-low resistance silicon wafer by a simple method. An epitaxial wafer can be manufactured.

本発明のシリコンエピタキシャルウェーハの製造方法の実施態様の一例を示すフロー図である。It is a flowchart which shows an example of the embodiment of the manufacturing method of the silicon epitaxial wafer of this invention. エピタキシャル層成長用ウェーハの抵抗率と、エピタキシャル層に生じる積層欠陥数の関係を示すグラフである。It is a graph which shows the relationship between the resistivity of the wafer for epitaxial layer growth, and the number of stacking faults which arise in an epitaxial layer. 実施例１（（ｂ）（ｃ））と比較例１（（ａ））において製造したシリコンエピタキシャルウェーハの積層欠陥の分布を示す観察図である。It is an observation figure which shows distribution of the stacking fault of the silicon epitaxial wafer manufactured in Example 1 ((b) (c)) and Comparative Example 1 ((a)). 実施例２と比較例２において作製したエピタキシャル成長用シリコンウェーハの表面に生じたピットの分布を示す観察図である。It is an observation figure which shows distribution of the pit which arose on the surface of the silicon wafer for epitaxial growth produced in Example 2 and Comparative Example 2. FIG. ヒ素ドープ結晶の抵抗率の実績を示すグラフである。It is a graph which shows the track record of the resistivity of an arsenic dope crystal.

従来では、ヒ素ドープシリコンウェーハ（例えば抵抗率１．８〜６．０ｍΩｃｍ）にエピタキシャル成長しても積層欠陥が多数生じることはなかった。しかし、ヒ素ドープシリコンウェーハの低抵抗化に伴い、エピタキシャル層に積層欠陥が発生しまうという問題が生じてきた。
これに対して、本発明者らは鋭意検討した結果、エピタキシャル成長用シリコンウェーハの抵抗率とエピタキシャル層に発生する積層欠陥数の関係を調べた。調べた結果を図２に示す。図２に示すように、１．７ｍΩｃｍ以下の基板になると積層欠陥数が増え始めて、１．６５ｍΩｃｍ以下では大幅に増えてしまうことを本発明者らは見出した。また、このような超低抵抗率のヒ素ドープ結晶の抵抗率の下限は、１．０ｍΩｃｍである。図５に、ヒ素ドープ結晶の抵抗率実績を示す。図５に示すように、抵抗率が１．０ｍΩｃｍの結晶を作製することは困難であり、実際に抵抗率が１．０ｍΩｃｍ未満のヒ素ドープ結晶は作製できなかった。 Conventionally, a large number of stacking faults did not occur even when epitaxially grown on an arsenic doped silicon wafer (for example, resistivity 1.8 to 6.0 mΩcm). However, with the reduction in resistance of arsenic-doped silicon wafers, a problem has arisen that stacking faults occur in the epitaxial layer.
On the other hand, as a result of intensive studies, the present inventors investigated the relationship between the resistivity of the epitaxial growth silicon wafer and the number of stacking faults generated in the epitaxial layer. The result of the examination is shown in FIG. As shown in FIG. 2, the present inventors have found that the number of stacking faults starts increasing when the substrate is 1.7 mΩcm or less, and increases significantly when the substrate is 1.65 mΩcm or less. Further, the lower limit of the resistivity of such an arsenic-doped crystal having an extremely low resistivity is 1.0 mΩcm. FIG. 5 shows the resistivity record of the arsenic doped crystal. As shown in FIG. 5, it was difficult to produce a crystal having a resistivity of 1.0 mΩcm, and an arsenic doped crystal having a resistivity of less than 1.0 mΩcm could not be actually produced.

さらに検討した結果、このようなエピタキシャル層に生じる積層欠陥は、上記のようなシリコンウェーハ表面にエピタキシャル成長時や成長前の高温によってピットが発生してしまい、そのピットが原因で積層欠陥が生じてしまうという、ヒ素を高濃度にドープした抵抗率１．７ｍΩｃｍ以下のシリコン単結晶から得られたシリコンウェーハにエピタキシャル成長させる際の特有の問題であることを見出した。
そして、このようなシリコンウェーハに対して、６５０℃〜１３００℃の間で温度条件を変えながら熱処理を施してみると、８５０℃以上で熱処理をすることで、ウェーハ表面やその近傍にまでピットを移動させることができることを見出した。また、１２００℃を超えるとスリップ転位が発生してしまった。そして、その後鏡面研磨してピットを除去すれば、その後のエピタキシャル成長時にはウェーハ表面にピットが発生せずに積層欠陥を防止できることを見出して本発明を完成させた。 As a result of further investigation, stacking faults occurring in such an epitaxial layer cause pits on the silicon wafer surface as described above due to high temperatures before epitaxial growth or before growth, and stacking faults are generated due to the pits. It has been found that this is a problem peculiar to epitaxial growth on a silicon wafer obtained from a silicon single crystal having a resistivity of 1.7 mΩcm or less doped with arsenic at a high concentration.
And, when heat treatment is performed on such a silicon wafer while changing the temperature condition between 650 ° C. and 1300 ° C., the heat treatment is performed at 850 ° C. or more, so that pits are formed on the wafer surface or the vicinity thereof. I found out that it can be moved. Further, slip dislocation occurred when the temperature exceeded 1200 ° C. Then, the present invention was completed by finding that if the pits were removed by mirror polishing thereafter, stacking defects could be prevented without generating pits on the wafer surface during the subsequent epitaxial growth.

以下、本発明のシリコンエピタキシャルウェーハの製造方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は、本発明のシリコンエピタキシャルウェーハの製造方法の実施態様の一例を示すフロー図である。 Hereinafter, although the manufacturing method of the silicon epitaxial wafer of this invention is demonstrated in detail, referring to a figure as an example of an embodiment, this invention is not limited to this.
FIG. 1 is a flowchart showing an example of an embodiment of a method for producing a silicon epitaxial wafer of the present invention.

本発明のシリコンエピタキシャルウェーハの製造方法は、シリコン単結晶をスライスして得られるシリコンウェーハ表面にエピタキシャル層を形成してシリコンエピタキシャルウェーハを製造する方法において、少なくとも、ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍ、特には１．０〜１．６５ｍΩｃｍにしたシリコン単結晶をスライスしてシリコンウェーハを得て、このシリコンウェーハを８５０〜１２００℃で熱処理することでピットを発生させて、熱処理したシリコンウェーハを鏡面研磨することで発生したピットを除去して、その後鏡面研磨したシリコンウェーハ表面にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法である。   The method for producing a silicon epitaxial wafer according to the present invention is a method for producing a silicon epitaxial wafer by forming an epitaxial layer on the surface of a silicon wafer obtained by slicing a silicon single crystal. A silicon wafer is obtained by slicing a silicon single crystal of 0 to 1.7 mΩcm, particularly 1.0 to 1.65 mΩcm, and pits are generated by heat-treating the silicon wafer at 850 to 1200 ° C. This is a method for producing a silicon epitaxial wafer, in which pits generated by mirror polishing of the silicon wafer are removed, and then an epitaxial layer is formed on the mirror-polished silicon wafer surface.

このように、ヒ素をドープして上記抵抗率にしたシリコン単結晶をスライスして得たシリコンウェーハを、８５０〜１２００℃で熱処理することで、シリコンウェーハ内部のピットを移動させてウェーハ表面に発生させることができる。そして、熱処理後のシリコンウェーハを鏡面研磨することで発生させたピットを効果的に除去することができる。このようにピットを除去したシリコンウェーハにエピタキシャル層を形成することで、エピタキシャル層形成時や形成前の高温でもウェーハ表面にピットが発生することはほとんど無く、ピットが原因でエピタキシャル層に生じる積層欠陥を効率的かつ確実に防止することができる。   In this way, a silicon wafer obtained by slicing a silicon single crystal doped with arsenic to have the above resistivity is heat-treated at 850 to 1200 ° C., so that pits inside the silicon wafer are moved and generated on the wafer surface. Can be made. And the pit produced | generated by mirror-polishing the silicon wafer after heat processing can be removed effectively. By forming an epitaxial layer on a silicon wafer from which pits have been removed in this way, there is almost no pits on the wafer surface even at the time of epitaxial layer formation or at a high temperature before formation, and stacking faults that occur in the epitaxial layer due to pits Can be efficiently and reliably prevented.

このとき、ピットを発生させるための熱処理の条件は、上記温度以外の条件は特に限定されず、例えばＮ２ガスやＨ２ガス等の雰囲気下で行うことができ、また、熱処理時間としては、好ましくは２０分以上、より好ましくは６０分以上で行えば、より確実にピットをウェーハ表面に移動させることができ、効率的に除去できる。 At this time, the conditions of the heat treatment for generating pits are not particularly limited except for the above temperature, and can be performed in an atmosphere such as N 2 gas or H 2 gas, and the heat treatment time is as follows: If it is preferably performed for 20 minutes or more, more preferably 60 minutes or more, the pits can be moved to the wafer surface more reliably and can be efficiently removed.

また、このとき、発生したピットを除去するための鏡面研磨としては、例えば、ＣＭＰで研磨することができ、また、１〜１０μｍの取り代で研磨することが好ましい。
このような取り代で鏡面研磨することで、発生したピットをウェーハ表面のみならず表層付近のピットまで除去することができるため、エピタキシャル層形成の際のウェーハ表面へのピットの発生をより確実に防止することができる。この鏡面研磨の前にエッチングを行って、研磨とエッチングを組み合わせてピットを除去することも可能であり、その場合、研磨代とエッチング代を合わせて、上記取り代とすることも好ましい。 At this time, as the mirror polishing for removing the generated pits, for example, polishing can be performed by CMP, and it is preferable to perform polishing with a machining allowance of 1 to 10 μm.
By mirror polishing with such a allowance, the generated pits can be removed not only to the surface of the wafer but also to the pits near the surface layer, so that the generation of pits on the wafer surface during the formation of the epitaxial layer is more reliably performed. Can be prevented. It is possible to remove the pits by combining etching and etching by performing etching before the mirror polishing, and in this case, it is also preferable to combine the polishing allowance and the etching allowance to make the above allowance.

このような、本発明のシリコンエピタキシャルウェーハの製造方法は、本発明のピット発生熱処理、ピット除去鏡面研磨、エピタキシャル成長の順に行えば、その間に他の工程を行うことも可能である。
以下、図１に示す、本発明のシリコンエピタキシャルウェーハの製造方法の実施態様の一例をより具体的に説明する。 In such a method for producing a silicon epitaxial wafer of the present invention, if the pit generation heat treatment, pit removal mirror polishing, and epitaxial growth of the present invention are performed in this order, other steps can be performed during that time.
Hereinafter, an example of an embodiment of the method for producing a silicon epitaxial wafer of the present invention shown in FIG. 1 will be described more specifically.

本発明では、例えば、ＣＺ法によりシリコン単結晶を育成する（図１（ａ））。この際、ヒ素を高濃度にドープして、シリコン単結晶の抵抗率を１．０〜１．７ｍΩｃｍに制御する。
次に、育成したシリコン単結晶を、例えば円筒研削し、その後ワイヤーソーでスライスして（図１（ｂ））、ウェーハ状にしてシリコンウェーハを得る。次に、エッジグラインディングして面取りし（図１（ｃ））、ラッピングし（図１（ｄ））、エッチングを行う（図１（ｅ））。 In the present invention, for example, a silicon single crystal is grown by the CZ method (FIG. 1A). At this time, arsenic is doped at a high concentration to control the resistivity of the silicon single crystal to 1.0 to 1.7 mΩcm.
Next, the grown silicon single crystal is subjected to cylindrical grinding, for example, and then sliced with a wire saw (FIG. 1B) to obtain a silicon wafer in the form of a wafer. Next, edge grinding and chamfering (FIG. 1C), lapping (FIG. 1D), and etching are performed (FIG. 1E).

そして、このように処理されたシリコンウェーハに対して、本発明の８５０〜１２００℃で行う熱処理を施してピットを発生させる（図１（ｆ））。   Then, the silicon wafer thus processed is subjected to the heat treatment performed at 850 to 1200 ° C. according to the present invention to generate pits (FIG. 1 (f)).

次に、オートドーピング防止のための裏面保護酸化膜を形成して（図１（ｇ））、ウェーハ表面を鏡面研磨して上記熱処理で発生したピットを除去する（図１（ｈ））。
次に、シリコンウェーハをエピタキシャル反応室に投入し、反応室内の温度を１０００〜１２００℃に昇温して水素ベーク処理を行うことで、シリコンウェーハ表面の自然酸化膜やパーティクルを除去して浄化する（図１（ｉ））。その後、反応室内にＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ４等、一般的に用いられる原料ガスを供給し、所望厚さのエピタキシャル層を形成する（図１（ｊ））。 Next, a back surface protective oxide film for preventing autodoping is formed (FIG. 1 (g)), and the wafer surface is mirror-polished to remove pits generated by the heat treatment (FIG. 1 (h)).
Next, the silicon wafer is put into an epitaxial reaction chamber, the temperature in the reaction chamber is raised to 1000 to 1200 ° C., and hydrogen baking is performed to remove and purify the natural oxide film and particles on the surface of the silicon wafer. (FIG. 1 (i)). Thereafter, a commonly used source gas such as SiCl 4 , SiHCl 3 , SiH 2 Cl 2 , SiH 4 or the like is supplied into the reaction chamber to form an epitaxial layer having a desired thickness (FIG. 1 (j)).

本発明のシリコンエピタキシャルウェーハの製造方法を、以上のような工程で行うことで、積層欠陥の無いエピタキシャル層が形成されたシリコンエピタキシャルウェーハを簡単な工程で効率的に製造することができる。
上記の各工程は、特に限定されず、公知の技術を用いることができ、また、工程の間に例えばエッチング等の他の工程を行うこともできる。 By carrying out the method for producing a silicon epitaxial wafer of the present invention in the steps as described above, a silicon epitaxial wafer on which an epitaxial layer having no stacking fault is formed can be efficiently produced in a simple process.
Each of the above steps is not particularly limited, and a known technique can be used, and other steps such as etching can be performed between the steps.

以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
直径１５０ｍｍ（６インチ）、ヒ素ドープ、抵抗率１．５ｍΩｃｍの結晶をＣＺ法により引き上げ、ワイヤーソーによりスライスし、エッジグラインディング、ラッピング、エッチング工程を行い、その後、窒素雰囲気下８５０℃と１１９０℃の２条件で２０ｍｉｎの熱処理を行ってピットを発生させた。次いで、裏面保護酸化膜は、常圧ＣＶＤ装置を用いて、ＳｉＨ４とＯ２ガスを用いて厚さ約５００ｎｍの酸化膜を形成した。次に、それらのシリコンウェーハの表面側を鏡面研磨してピットを除去した。このときの研磨代は５μｍであった。 EXAMPLES Hereinafter, although an Example and a comparative example are shown and this invention is demonstrated more concretely, this invention is not limited to these.
Example 1
A crystal having a diameter of 150 mm (6 inches), arsenic-doped, and a resistivity of 1.5 mΩcm is pulled by the CZ method, sliced by a wire saw, subjected to edge grinding, lapping, and etching processes, and then at 850 ° C. and 1190 ° C. in a nitrogen atmosphere Pits were generated by performing heat treatment for 20 minutes under the two conditions. Next, as the back surface protective oxide film, an oxide film having a thickness of about 500 nm was formed using SiH 4 and O 2 gas using an atmospheric pressure CVD apparatus. Next, the surface side of these silicon wafers was mirror-polished to remove pits. The polishing allowance at this time was 5 μm.

次に、シリコンウェーハをエピタキシャル反応室に投入し、原料ガスとしてＳｉＨＣｌ３を水素キャリアガスと共に供給し、シリコンエピタキシャル層を形成した。
このように製造したシリコンエピタキシャルウェーハのエピタキシャル層に発生した積層欠陥の分布を示す観察図を、８５０℃で熱処理したものを図３（ｂ）に、１１９０℃で熱処理したものを図３（ｃ）に示す。図３（ｂ）、（ｃ）に示すように、積層欠陥の発生はなく良好なエピタキシャル層が形成されていることが確認できた。 Next, a silicon wafer was put into an epitaxial reaction chamber, and SiHCl 3 was supplied as a source gas together with a hydrogen carrier gas to form a silicon epitaxial layer.
The observations showing the distribution of stacking faults generated in the epitaxial layer of the silicon epitaxial wafer manufactured in this way are those heat-treated at 850 ° C. and those heat-treated at 1190 ° C. in FIG. 3 (c). Shown in As shown in FIGS. 3B and 3C, it was confirmed that a good epitaxial layer was formed without generation of stacking faults.

（比較例１）
実施例１と同様に、ただし、本発明の熱処理の代わりに、窒素雰囲気下、６５０℃で２０ｍｉｎの通常のドナーキラー熱処理を行った。
このように製造したシリコンエピタキシャルウェーハのエピタキシャル層に発生した積層欠陥の分布を示す観察図を図３（ａ）に示す。図３（ａ）に示すように、エピタキシャル成長前のシリコンウェーハに発生したピットが原因で、積層欠陥が多数発生してしまった。 (Comparative Example 1)
As in Example 1, however, instead of the heat treatment of the present invention, a normal donor killer heat treatment was performed at 650 ° C. for 20 minutes in a nitrogen atmosphere.
FIG. 3A shows an observation view showing the distribution of stacking faults generated in the epitaxial layer of the silicon epitaxial wafer manufactured as described above. As shown in FIG. 3A, a large number of stacking faults occurred due to pits generated in the silicon wafer before epitaxial growth.

（実施例２、比較例２）
直径１５０ｍｍ（６インチ）、ヒ素ドープ、抵抗率１．５ｍΩｃｍの結晶をＣＺ法により引き上げ、ワイヤーソーによりスライスし、エッジグラインディング、ラッピング、エッチング工程を行い、その後、水素雰囲気下で熱処理を行った。この際、熱処理温度と熱処理時間をそれぞれ変えて６枚のエピタキシャル成長用シリコンウェーハを作製した。このシリコンウェーハ表面の積層欠陥の核となるピットを観察した図を図４に示す。 (Example 2, comparative example 2)
A crystal having a diameter of 150 mm (6 inches), arsenic-doped, and a resistivity of 1.5 mΩcm was pulled by the CZ method, sliced by a wire saw, subjected to edge grinding, lapping and etching, and then heat-treated in a hydrogen atmosphere. . At this time, six silicon wafers for epitaxial growth were produced by changing the heat treatment temperature and the heat treatment time. FIG. 4 shows a view of pits that become the core of stacking faults on the silicon wafer surface.

図４に示すように、８５０℃以上の熱処理（実施例２）であればウェーハ表面にまでピットを移動させることができることが分かる。また、８５０℃で１０ｍｉｎの熱処理の場合は、ウェーハ表面に生じるピットは少なかったが、鏡面研磨により十分に除去できるウェーハ表層付近までピットが移動していた。
また、２０ｍｉｎ以上行うことで、ピットが十分にウェーハ表面付近にまで移動し、後のエピタキシャル成長時に発生する積層欠陥はほとんど無く、さらには、６０ｍｉｎ以上であれば、図４に示すように多数のピットがウェーハ表面にまで移動するため、ピットの除去がより容易になることが分かった。 As shown in FIG. 4, it can be seen that the pits can be moved to the wafer surface if the heat treatment is at 850 ° C. or higher (Example 2). In addition, in the case of heat treatment at 850 ° C. for 10 minutes, there were few pits generated on the wafer surface, but the pits moved to the vicinity of the wafer surface layer that could be sufficiently removed by mirror polishing.
In addition, when it is performed for 20 minutes or more, the pits are sufficiently moved to the vicinity of the wafer surface, and there are almost no stacking faults generated during the subsequent epitaxial growth, and more than 60 minutes, as shown in FIG. It has been found that pits can be removed more easily because of the movement to the wafer surface.

一方、８５０℃未満で熱処理した場合（比較例２）、ピットがほとんど発生しておらず、このウェーハを用いてエピタキシャル層を形成させると、エピタキシャル工程でピットが発生し、積層欠陥が生じる結果となるものであった。   On the other hand, when heat treatment is performed at a temperature lower than 850 ° C. (Comparative Example 2), almost no pits are generated, and when an epitaxial layer is formed using this wafer, pits are generated in the epitaxial process, resulting in stacking faults. It was.

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。   The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Claims (2)

シリコン単結晶をスライスして得られるシリコンウェーハ表面にエピタキシャル層を形成してシリコンエピタキシャルウェーハを製造する方法において、少なくとも、
ヒ素をドープして抵抗率１．０〜１．７ｍΩｃｍにしたシリコン単結晶をスライスしてシリコンウェーハを得て、該シリコンウェーハを８５０〜１２００℃で熱処理することでピットを発生させて、該熱処理したシリコンウェーハを鏡面研磨することで前記発生したピットを除去して、その後該鏡面研磨したシリコンウェーハ表面にエピタキシャル層を形成することを特徴とするシリコンエピタキシャルウェーハの製造方法。 In a method for producing a silicon epitaxial wafer by forming an epitaxial layer on a silicon wafer surface obtained by slicing a silicon single crystal, at least,
A silicon single crystal having a resistivity of 1.0 to 1.7 mΩcm doped with arsenic is sliced to obtain a silicon wafer, and the silicon wafer is heat-treated at 850 to 1200 ° C. to generate pits. A method for producing a silicon epitaxial wafer, wherein the generated pits are removed by mirror-polishing the silicon wafer, and then an epitaxial layer is formed on the mirror-polished silicon wafer surface. 前記熱処理したシリコンウェーハを鏡面研磨する際に、１〜１０μｍの取り代で鏡面研磨することを特徴とする請求項１に記載のシリコンエピタキシャルウェーハの製造方法。
2. The method for producing a silicon epitaxial wafer according to claim 1, wherein when the heat-treated silicon wafer is mirror-polished, the silicon wafer is mirror-polished with a machining allowance of 1 to 10 [mu] m.
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