JP5308796B2 - 表示装置および画素回路 - Google Patents
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Description
画素毎に駆動トランジスタを用いて、発光素子を駆動するアクティブマトリックス型の表示装置およびその画素回路に関する。
従来より、薄型ディスプレイとして、液晶を用いた液晶ディスプレイが広く普及している。一方、有機ＥＬ素子（ＯＬＥＤ）は自発光素子であり、高いコントラストの表示が可能であるとともに、応答速度が速く、さらにバックライトが不要であり省電力化を図れるというような利点がある。このため、ＯＬＥＤディスプレイが普及してきている。
ここで、これらディスプレイにおいては、画素毎に駆動トランジスタを設け、この駆動トランジスタにより画素表示を制御するアクティブマトリクス型のものが主流である。液晶の場合には、駆動トランジスタは液晶に対する印加電圧を制御すればよいが、ＯＬＥＤの場合には、ＯＬＥＤに流す電流を駆動トランジスタで制御しなければならない。
従って、ＯＬＥＤディスプレイにおいては、駆動トランジスタの出力電流ばらつきは、そのまま表示品位の悪化につながる。一方、画素毎の駆動トランジスタは、比較的大きなガラス基板上に形成したシリコン層を利用して形成されるため、その特性、特に駆動トランジスタへ電流が流れ始める閾値電圧のばらつきを小さくすることが難しい。そこで、表示品位の向上を図るため、駆動用トランジスタ閾値電圧の補正を行い、駆動電流のばらつきを抑えることについて各種の提案がある（特許文献１〜３参照）。
しかしながら、上記従来の特許文献１〜３には、それぞれ問題がある。
例えば、特許文献１では、信号電圧書き込み工程の際に、サンプリングトランジスタを通して信号電圧をサンプリングする。この際、駆動トランジスタは閾値電圧を上回るためＯＮ状態となる。従って、信号電圧の書き込みの際に、容量に保持していた閾値電圧は消失しやすい。特に、信号電圧のサンプリング時間が長く、信号電圧が大きくなるにつれ、この減少が顕著になる。このような閾値電圧の消失不具合を抑えるためには、大きな容量が必要となることから、構成要素の面積が大きく、さらに欠陥の発生率も上昇しやすい。
特許文献２では、閾値電圧補正用、信号電圧サンプリング用に３本もしくは４本の走査線を必要とする。従って、構成が複雑であり、欠陥の発生率が上昇しやすい。さらに、特許文献３では、駆動電流がＯＬＥＤの電圧変動の影響を受けることから、安定動作の自由度が狭いなどの問題がある。
本発明は、電流により発光する発光素子と、第１走査線によって導通非導通が切り換えられ、前記発光素子の発光レベルを決定する信号電圧を第１走査線からサンプリングするサンプリングトランジスタと、前記サンプリングするトランジスタによってサンプリングされた電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、第２走査線によって導通非導通が切り換えられ、電源線から前記駆動トランジスタへの電流を制御する第１スイッチングトランジスタと、第３走査線によって導通非導通が切り換えられ、前記駆動トランジスタから前記発光素子へ伝達する電流を制御する第２スイッチングトランジスタと、前記駆動トランジスタのゲート電極とソース電極との間に、サンプリングされた信号電圧および前記駆動トランジスタの閾値電圧を前記発光素子の発光期間の間保持する第１容量と、前記駆動トランジスタのソース電極と前記電源線との間に配置された第２容量と、を含む画素をマトリクス状に配置したアクティブマトリクス型の表示装置であって、列方向に配置された信号線を制御する信号線駆動回路と、前記第１走査線を制御する第１走査線駆動回路と、行方向に配置された前記第２走査線を制御する第２走査線駆動回路と、行方向に配置された前記第３走査線を制御する第３走査線駆動回路と、を備え、前記信号線は列方向に配置され、前記第１〜第３走査線は行方向に配置され、前記第２走査線は、２行毎に１本配置され、上下両側の画素に接続され、前記第３走査線は、２行毎に１本配置され、上下両側の画素に接続され、前記信号線からの基準電圧を与えている期間であって、前記サンプリングトランジスタが導通しており、かつ前記第１スイッチングトランジスタが非導通の期間に、前記第１容量に前記駆動トランジスタの閾値電圧を保持することを特徴とする。
また、前記サンプリングトランジスタが導通している期間であって、前記第１スイッチングトランジスタが非導通の期間に、前記第１容量に前記信号線からの信号電圧を保持することが好適である。
また、第２走査線駆動回路の駆動周波数が、第１走査線駆動回路の駆動周波数の１／２であることが好適である。
また、第３走査線駆動回路の駆動周波数が、第１走査線駆動回路の駆動周波数の１／２であることが好適である。
また、本発明に係る画素回路は、電流により発光する発光素子と、第１走査線によって導通非導通が切り換えられ、前記発光素子の発光レベルを決定する信号電圧を第１走査線からサンプリングするサンプリングトランジスタと、前記サンプリングするトランジスタによってサンプリングされた電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、第２走査線によって導通非導通が切り換えられ、電源線から前記駆動トランジスタへの電流を制御する第１スイッチングトランジスタと、第３走査線によって導通非導通が切り換えられ、前記駆動トランジスタから前記発光素子へ伝達する電流を制御する第２スイッチングトランジスタと、前記駆動トランジスタのゲート電極とソース電極との間に、サンプリングされた信号電圧および前記駆動トランジスタの閾値電圧を前記発光素子の発光期間の間保持する第１容量と、前記駆動トランジスタのソース電極と前記電源線との間に配置された第２容量と、を備え、前記第１スイッチングトランジスタを非導通、前記第２スイッチングトランジスタを導通とした状態で、前記サンプリングトランジスタを導通状態として信号線から基準電圧を供給して駆動トランジスタの閾値電圧を第１容量に書き込み、その後第１および第２スイッチングトランジスタを非導通とした状態で、前記サンプリングトランジスタを導通状態として信号線からの信号電圧を第１容量に書き込み、さらにその後サンプリングトランジスタを非導通状態にするとともに第１および第２スイッチングトランジスタを導通状態として、駆動トランジスタを第１容量に書き込まれている電圧に従い駆動して発光素子に電流を供給することを特徴とする。
本発明によれば、構成要素が簡素で、かつ構成要素の面積が小さく、安定動作の自由度が高い駆動電流のばらつきを抑えることができる。
以下、本発明の実施形態について、図面に基づいて説明する。
本実施形態に係る表示装置の全体構成図を図１に示す。図に示すように、本実施形態による表示装置は、画素Ｐの各列に対応して列方向に信号線ＤＴＣ（ＤＴＣ０〜ＤＴＣｍ＋１）が配置されている。また、行方向には、画素Ｐの各行に対応して第１走査線ＤＳＲ（ＤＳＲ０〜ＤＳＲｎ＋１）と、画素Ｐの２行ずつに対応して第２走査線ＰＳＲ（ＰＳＲ０〜ＰＳＲｎ）および第３走査線ＯＳＲ（ＯＳＲ０〜ＯＳＲｎ）が配置されている。なお、図示の通り、第１走査線ＤＳＲは、各行の画素Ｐの上下に交互に配置されているため、上端および下端以外は１つおきの画素Ｐ間に２本ずつ配置され、第２走査線ＰＳＲおよび第３走査線ＯＳＲが第１走査線が配置されていない画素Ｐ間に配置されている。
また、信号線ＤＴＣを制御する信号線駆動回路ＤＲと、第１走査線を制御する第１走査線駆動回路ＳＲ１と、行方向の第２走査線を制御する第２走査線駆動回路ＳＲ２と、行方向の第３走査線と制御する第３走査線駆動回路ＳＲ３と、が表示部ＰＡの周辺に配置される。図においては、信号線駆動回路ＤＲが表示部ＰＡの上方、第１走査線駆動回路ＳＲ１が表示部ＰＡの左方、第２走査線駆動回路ＳＲ２および第３走査線駆動回路ＳＲ３が表示部ＰＡの右方に配置されている。
表示部ＰＡには、画素Ｐがマトリクス状に配置されており、画素Ｐのアドレスは、（０，０）〜（２ｎ＋１，ｍ＋１）となっている。
図２には、図１に示した表示装置に含まれる画素Ｐにおける画素回路の具体的な構成を示す。なお、第２走査線ＳＲ２と第３走査線ＳＲ３が２行毎に共通であるため、画素アドレス（２ｎ，ｍ）、（２ｎ＋１，ｍ）の２画素分（画素Ｐ１０，Ｐ１１）を示す。
図２に示すとおり、この画素回路は、ＯＬＥＤなど電流により発光する発光素子（ＯＬＥＤ）１０Ｇと、サンプリングトランジスタ１０Ａと、駆動トランジスタ１０Ｅと、第１と第２スイッチングトランジスタ１０Ｄ，１０Ｆと、駆動トランジスタ１０Ｅのゲート電極とソース電極間に第１容量１０Ｃと、駆動トランジスタ１０Ｅのソース電極と電源ＶＣＣとの間に第２容量１０Ｂで構成されている。なお、この例では、トランジスタは全てｐ型トランジスタを採用しているが、ｎ型トランジスタを採用することもでき、その場合、駆動トランジスタ１０Ｅのドレイン側に発光素子１０Ｇが接続されるように配置するとよい。
サンプリングトランジスタ１０Ａのドレインまたはソースは、信号線ＤＴＣに接続され、ソースまたはドレインは、駆動トランジスタ１０Ｅのゲートに接続されている。また、サンプリングトランジスタ１０Ａのゲートは、第１走査線ＤＳＲに接続されている。
第１スイッチングトランジスタ１０Ｄのソースは電源ＶＣＣに接続されている。この電源ＶＣＣは、電源ラインとして各列や各行に配置して、各画素Ｐの第１スイッチングトランジスタ１０Ｄのソースに接続することが好適である。第１スイッチングトランジスタ１０Ｄのゲートは、第２走査線ＰＳＲに接続され、ドレインは駆動トランジスタ１０Ｅのソースに接続されている。従って、第２容量１０Ｂは、第１スイッチングトランジスタ１０Ｄのドレインソース間に配置されているともいえる。
駆動トランジスタ１０Ｅのドレインは、第２スイッチングトランジスタ１０Ｆのソースに接続され、この第２スイッチングトランジスタ１０Ｆのドレインが発光素子１０Ｇのアノードに接続されており、第２スイッチングトランジスタ１０Ｆのゲートが第３走査線ＯＳＲに接続されている。従って、サンプリングトランジスタ１０Ａは第１走査線ＤＳＲ、第１スイッチングトランジスタ１０Ｄは第２走査線ＰＳＲ、第２スイッチングトランジスタ１０Ｆは、第３走査線ＯＳＲによって導通非導通が制御される。なお、発光素子１０Ｇのカソードは、低電圧電源（カソード）ＶＥＥに接続される。
なお、図における下側の画素アドレス（２ｎ＋１，ｍ）の画素Ｐ１１の各素子については、符号１１Ａ〜１１Ｇを付す。
図３には、各走査線や画素回路の各点における電位についてのタイミングチャート、図４Ａ〜図４Ｋに、各時点での画素回路の動作状態を示す。
以下、図３、図４Ａ〜図４Ｋを利用して、本実施形態における表示動作について説明する。図においては、２ｎ行，ｍ列の画素Ｐ１０と、２ｎ＋１行，ｍ列の画素Ｐ１１の２つの画素Ｐを対象として説明する。
（Ａ）図４−Ａ：この期間は、発光期間である。サンプリングトランジスタ１０Ａ，１１Ａは非導通、第１および第２スイッチングトランジスタ１０Ｄ，１１Ｄ，１０Ｆ，１１Ｆは、導通であり、第１容量１０Ｃ，１１Ｃに充電されている電圧に応じて駆動トランジスタ１０Ｅ，１１Ｅが電流を流し、この電流によって発光素子１０Ｇ，１１Ｇが発光する。この状態は、次の信号電圧が第１容量１０Ｃ，１１Ｃに書き込まれるまで、すなわちほぼ１フレームの期間継続される。
（Ｂ）図４−Ｂ：この期間は、画素Ｐ１０における駆動トランジスタ１０Ｅの閾値検出期間である。サンプリングトランジスタ１０Ａを導通、サンプリングトランジスタ１１Ａは非導通のままとする。また、第１スイッチングトランジスタ１０Ｄ，１１Ｄは非導通とし、第２スイッチングトランジスタ１０Ｆ，１１Ｆは導通のままとする。この状態で、ｍ列の信号線ＤＴＣｍを基準電位Ｖｒｅｆとすることで、駆動トランジスタ１０Ｅのゲート電極がＶｒｅｆとなる。第１スイッチングトランジスタ１０Ｄ，１１Ｄが非導通であるため、駆動トランジスタ１０Ｅ，１１Ｅの電流供給は断たれる。発光期間では、第１容量１０Ｃ，１１Ｃには、閾値電圧に信号電圧分をプラスした電圧が充電されていた。しかし、この閾値検出期間において、駆動トランジスタ１０Ｅは電流が０の状態になり、そのゲートソース間電圧Ｖｇｓが、駆動トランジスタ１０Ｅの閾値電圧に近づこうとする。従って、第１容量１０Ｃの充電電圧が駆動トランジスタ１０Ｅの閾値電圧に近づく。
（Ａ）図４−Ａ：この期間は、発光期間である。サンプリングトランジスタ１０Ａ，１１Ａは非導通、第１および第２スイッチングトランジスタ１０Ｄ，１１Ｄ，１０Ｆ，１１Ｆは、導通であり、第１容量１０Ｃ，１１Ｃに充電されている電圧に応じて駆動トランジスタ１０Ｅ，１１Ｅが電流を流し、この電流によって発光素子１０Ｇ，１１Ｇが発光する。この状態は、次の信号電圧が第１容量１０Ｃ，１１Ｃに書き込まれるまで、すなわちほぼ１フレームの期間継続される。
（Ｂ）図４−Ｂ：この期間は、画素Ｐ１０における駆動トランジスタ１０Ｅの閾値検出期間である。サンプリングトランジスタ１０Ａを導通、サンプリングトランジスタ１１Ａは非導通のままとする。また、第１スイッチングトランジスタ１０Ｄ，１１Ｄは非導通とし、第２スイッチングトランジスタ１０Ｆ，１１Ｆは導通のままとする。この状態で、ｍ列の信号線ＤＴＣｍを基準電位Ｖｒｅｆとすることで、駆動トランジスタ１０Ｅのゲート電極がＶｒｅｆとなる。第１スイッチングトランジスタ１０Ｄ，１１Ｄが非導通であるため、駆動トランジスタ１０Ｅ，１１Ｅの電流供給は断たれる。発光期間では、第１容量１０Ｃ，１１Ｃには、閾値電圧に信号電圧分をプラスした電圧が充電されていた。しかし、この閾値検出期間において、駆動トランジスタ１０Ｅは電流が０の状態になり、そのゲートソース間電圧Ｖｇｓが、駆動トランジスタ１０Ｅの閾値電圧に近づこうとする。従って、第１容量１０Ｃの充電電圧が駆動トランジスタ１０Ｅの閾値電圧に近づく。
一方、この期間では、サンプリングトランジスタ１１Ａは非導通とされているため、駆動トランジスタ１１Ｅのゲート電極には、信号線ＤＴＣの基準電圧Ｖｒｅｆは供給されず、ここには信号電圧に応じた電位が残っている。
（Ｃ）図４−Ｃ：この期間は、他の行、ここでは２ｘ（ｎ−４）行目のサンプリング期間である。このため、それ以外の行の画素Ｐ１０，Ｐ１１に影響を及ぼさないようにする必要がある。そのため、２ｎ行および２ｎ＋１行のサンプリングトランジスタ１０Ａ，１１Ａは非導通としている。
（Ｄ）図４−Ｄ：この期間は、画素Ｐ１０，Ｐ１１の閾値検出期間である。信号線ＤＴＣｍを基準電位Ｖｒｅｆとし、駆動トランジスタ１０Ｅ，１１Ｅのゲート電極をＶｒｅｆにするためサンプリングトランジスタ１０Ａ，１１Ａを導通させる。駆動トランジスタ１０Ｅ、１１Ｅへの電流供給を断つため、駆動トランジスタのソース電極と電源間のスイッチングトランジスタ１０Ｄ，１１Ｄを非導通とする。これによって、画素Ｐ１０，Ｐ１１の両方において、第１容量１０Ｃ，１１Ｃにそれぞれの駆動トランジスタ１０Ｅ，１１Ｅの閾値電圧の書き込みが行われる。
（Ｅ）図４−Ｅ：この期間は、他の行の画素の信号電圧のサンプリング期間である。図３には、Ｅの工程が６回示されているが、それぞれ、２ｘ（ｎ−３）行目、２ｘ（ｎ−３）＋１行目、２ｘ（ｎ−２）行目、２ｘ（ｎ−２）＋１行目、２ｘ（ｎ−１）行目、２ｘ（ｎ−１）＋１行目のサンプリング期間である。このため、それ以外の行の画素Ｐに影響を及ぼさないようにする必要がある。従って、２ｎ行および２ｎ＋１行の画素Ｐ１０，Ｐ１１のサンプリングトランジスタ１０Ａ，１１Ａは非導通である。従って、これら画素の各電極について図４−Ｅの閾値検出期間時の電位が保持される。
（Ｃ）図４−Ｃ：この期間は、他の行、ここでは２ｘ（ｎ−４）行目のサンプリング期間である。このため、それ以外の行の画素Ｐ１０，Ｐ１１に影響を及ぼさないようにする必要がある。そのため、２ｎ行および２ｎ＋１行のサンプリングトランジスタ１０Ａ，１１Ａは非導通としている。
（Ｄ）図４−Ｄ：この期間は、画素Ｐ１０，Ｐ１１の閾値検出期間である。信号線ＤＴＣｍを基準電位Ｖｒｅｆとし、駆動トランジスタ１０Ｅ，１１Ｅのゲート電極をＶｒｅｆにするためサンプリングトランジスタ１０Ａ，１１Ａを導通させる。駆動トランジスタ１０Ｅ、１１Ｅへの電流供給を断つため、駆動トランジスタのソース電極と電源間のスイッチングトランジスタ１０Ｄ，１１Ｄを非導通とする。これによって、画素Ｐ１０，Ｐ１１の両方において、第１容量１０Ｃ，１１Ｃにそれぞれの駆動トランジスタ１０Ｅ，１１Ｅの閾値電圧の書き込みが行われる。
（Ｅ）図４−Ｅ：この期間は、他の行の画素の信号電圧のサンプリング期間である。図３には、Ｅの工程が６回示されているが、それぞれ、２ｘ（ｎ−３）行目、２ｘ（ｎ−３）＋１行目、２ｘ（ｎ−２）行目、２ｘ（ｎ−２）＋１行目、２ｘ（ｎ−１）行目、２ｘ（ｎ−１）＋１行目のサンプリング期間である。このため、それ以外の行の画素Ｐに影響を及ぼさないようにする必要がある。従って、２ｎ行および２ｎ＋１行の画素Ｐ１０，Ｐ１１のサンプリングトランジスタ１０Ａ，１１Ａは非導通である。従って、これら画素の各電極について図４−Ｅの閾値検出期間時の電位が保持される。
図４−Ｄ、図４−Ｅの工程は、駆動トランジスタ１０Ｅのゲート電圧が閾値電圧になるまで繰り返す。図では、６回繰り返している。このとき、駆動トランジスタ１０Ｅのソース電極はＶｓ１＝Ｖｒｅｆ−Ｖｔｈ１、駆動トランジスタ１１Ｅのソース電極はＶｓ２＝Ｖｒｅｆ−Ｖｔｈ２となる。従って、第１容量１０Ｃ，１１Ｃにそれぞれの駆動トランジスタ１０Ｅ，１１Ｅの閾値電圧Ｖｔｈ１，Ｖｔｈ２が充電される。なお、この充電は繰り返しによって徐々に行われる。第１スイッチングトランジスタ１０Ｄ，１１Ｄをオフして駆動トランジスタ１０Ｅ，１１Ｅに電流が流れないようにして駆動トランジスタ１０Ｅ，１１Ｅのソース電極の電圧をＶｓ１＝Ｖｒｅｆ−Ｖｔｈ１，Ｖｒｅｆ−Ｖｔｈ２にセットするため、時間が掛かるが第１容量１０Ｃ，１１Ｃにそれぞれ駆動トランジスタ１０Ｅ，１１Ｅの閾値電圧Ｖｔｈ１，Ｖｔｈ２を充電することができる。
（Ｆ）図４−Ｆ：この期間は、サンプリング準備期間である。第１および第２スイッチングトランジスタ１０Ｄ，１１Ｄ、１０Ｆ，１１Ｆを非導通とし、サンプリングトランジスタ１０Ａ，１１Ａを導通状態としている。また、信号線ＤＴＣｍには基準電圧を供給している。
（Ｇ）図４−Ｇ：この期間は、画素Ｐ１０に対する信号電圧Ｖｏ１のサンプリング期間である。信号線ＤＴＣｍを画素Ｐ１０についての信号電圧Ｖｏ１とし、サンプリングトランジスタ１０Ａを導通状態にして信号電圧Ｖｏ１のサンプリングを行う（信号電圧Ｖｏ１を第１容量１０Ｃに書き込む）。駆動トランジスタ１０Ｅのゲート電極電位は、ＶｒｅｆからＶｏ１となる。
（Ｆ）図４−Ｆ：この期間は、サンプリング準備期間である。第１および第２スイッチングトランジスタ１０Ｄ，１１Ｄ、１０Ｆ，１１Ｆを非導通とし、サンプリングトランジスタ１０Ａ，１１Ａを導通状態としている。また、信号線ＤＴＣｍには基準電圧を供給している。
（Ｇ）図４−Ｇ：この期間は、画素Ｐ１０に対する信号電圧Ｖｏ１のサンプリング期間である。信号線ＤＴＣｍを画素Ｐ１０についての信号電圧Ｖｏ１とし、サンプリングトランジスタ１０Ａを導通状態にして信号電圧Ｖｏ１のサンプリングを行う（信号電圧Ｖｏ１を第１容量１０Ｃに書き込む）。駆動トランジスタ１０Ｅのゲート電極電位は、ＶｒｅｆからＶｏ１となる。
このとき、駆動トランジスタ１０Ｅのソース電極は、
Ｖｓ１＝ Ｖｒｅｆ−Ｖｔｈ１＋（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｃ／（Ｃ１０Ｂ＋Ｃ１０Ｃ）となり、Ｖｇｓ１＝Ｖｏ１−（Ｖｒｅｆ−Ｖｔｈ１＋（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｃ／（Ｃ１０Ｂ＋Ｃ１０Ｃ））＝（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｂ／（Ｃ１０Ｂ＋Ｃ１０Ｃ）＋Ｖｔｈ
となる。ここで、Ｃ１０Ｂ，Ｃ１０Ｃは、第１および第２容量１０Ｂ，１０Ｃの容量値を示している。
Ｖｓ１＝ Ｖｒｅｆ−Ｖｔｈ１＋（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｃ／（Ｃ１０Ｂ＋Ｃ１０Ｃ）となり、Ｖｇｓ１＝Ｖｏ１−（Ｖｒｅｆ−Ｖｔｈ１＋（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｃ／（Ｃ１０Ｂ＋Ｃ１０Ｃ））＝（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｂ／（Ｃ１０Ｂ＋Ｃ１０Ｃ）＋Ｖｔｈ
となる。ここで、Ｃ１０Ｂ，Ｃ１０Ｃは、第１および第２容量１０Ｂ，１０Ｃの容量値を示している。
なお、サンプリングトランジスタ１１Ａは非導通であり、前の状態を維持する。
（Ｈ）図４−Ｈ：サンプリングトランジスタ１０Ａ，１１Ａは非導通であるため、各電極について前工程の電位が保持される。
（Ｊ）図４−Ｊ：この期間は、サンプリング準備期間であり、サンプリングトランジスタ１０Ａ，１１Ａ、第１および第２スイッチングトランジスタ１０Ｄ，１１Ｄ、１０Ｆ，１１Ｆを非導通とする。
（Ｋ）図４−Ｋ：この期間は、画素Ｐ１１に対する信号電圧Ｖｏ２のサンプリング期間である。信号線ＤＴＣｍを画素Ｐ１１の信号電圧Ｖｏ２とし、サンプリングトランジスタ１１Ａにて信号電圧Ｖｏ２のサンプリングを行う。駆動トランジスタ１１Ｅのゲート電極電位は、ＶｒｅｆからＶｏ２となる。
（Ｈ）図４−Ｈ：サンプリングトランジスタ１０Ａ，１１Ａは非導通であるため、各電極について前工程の電位が保持される。
（Ｊ）図４−Ｊ：この期間は、サンプリング準備期間であり、サンプリングトランジスタ１０Ａ，１１Ａ、第１および第２スイッチングトランジスタ１０Ｄ，１１Ｄ、１０Ｆ，１１Ｆを非導通とする。
（Ｋ）図４−Ｋ：この期間は、画素Ｐ１１に対する信号電圧Ｖｏ２のサンプリング期間である。信号線ＤＴＣｍを画素Ｐ１１の信号電圧Ｖｏ２とし、サンプリングトランジスタ１１Ａにて信号電圧Ｖｏ２のサンプリングを行う。駆動トランジスタ１１Ｅのゲート電極電位は、ＶｒｅｆからＶｏ２となる。
そのとき、駆動トランジスタ１１Ｅのソース電極は、
Ｖｓ２＝ Ｖｒｅｆ−Ｖｔｈ２＋（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｃ／（Ｃ１１Ｂ＋Ｃ１１Ｃ）
となり、
Ｖｇｓ２＝Ｖｏ２−（Ｖｒｅｆ−Ｖｔｈ２＋（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｃ／（Ｃ１１Ｂ＋Ｃ１１Ｃ））＝（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｂ／（Ｃ１１Ｂ＋Ｃ１１Ｃ）＋Ｖｔｈ２
となる。
Ｖｓ２＝ Ｖｒｅｆ−Ｖｔｈ２＋（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｃ／（Ｃ１１Ｂ＋Ｃ１１Ｃ）
となり、
Ｖｇｓ２＝Ｖｏ２−（Ｖｒｅｆ−Ｖｔｈ２＋（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｃ／（Ｃ１１Ｂ＋Ｃ１１Ｃ））＝（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｂ／（Ｃ１１Ｂ＋Ｃ１１Ｃ）＋Ｖｔｈ２
となる。
駆動トランジスタ１０Ｅ，１１ＥのＩｄｓの特性式は、Ｉｄｓ＝β／２（Ｖｇｓ−Ｖｔｈ）２で表される。
画素Ｐ１０，Ｐ１１における、Ｖｇｓ１，Ｖｇｓ２をそれぞれ代入すると、それぞれの駆動トランジスタ１０Ｅ，１１Ｅのドレイン電流は、
Ｉｄｓ１＝β／２（（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｂ／（Ｃ１０Ｂ＋Ｃ１０Ｃ））２
Ｉｄｓ２＝β／２（（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｂ／（Ｃ１１Ｂ＋Ｃ１１Ｃ））２
となり、Ｖｔｈの項は補正され、駆動電流のばらつきを抑えることができる。
Ｉｄｓ１＝β／２（（Ｖｏ１−Ｖｒｅｆ）ｘＣ１０Ｂ／（Ｃ１０Ｂ＋Ｃ１０Ｃ））２
Ｉｄｓ２＝β／２（（Ｖｏ２−Ｖｒｅｆ）ｘＣ１１Ｂ／（Ｃ１１Ｂ＋Ｃ１１Ｃ））２
となり、Ｖｔｈの項は補正され、駆動電流のばらつきを抑えることができる。
また、第２容量１０Ｂの容量値を第１容量１０Ｃに比べ小さくすることで、第１および第２容量の信号電圧に対する影響を小さくできる。また、これら容量の影響を考慮して信号電圧を変更することも可能である。
このように、本実施形態によれば、発光素子１０Ｇ，１１Ｇに電流を流さない状態で、駆動トランジスタ１０Ｅ，１１Ｅの閾値電圧を複数の水平期間で第１容量１０Ｃ，１１Ｃに書き込むため、比較的正確な閾値電圧の検出が行える。また、信号電圧を第１容量に書き込む際に駆動トランジスタ１０Ｅ，１１Ｅは、ソース電極、ドレイン電極とも電源線、発光素子１０Ｇとの接続を断っているため、第１容量１０Ｃにおける充電電荷を失うことなく、信号電圧の書き込みが行える。
第１走査線ＤＳＲを画素の２行ごとに２本ずつ、第２および第３走査線ＰＳＲ，ＯＳＲを画素の２行ごとにそれぞれ１本ずつをまとめて２本ずつ配置したので、各行毎に２本の行方向の走査線が配置される構成であり、全体として簡単な構成にできる。
なお、第１走査線は、１水平期間ごとに１本ずつ順次駆動されるが、第２および第３走査線は２水平期間ごとに順次駆動される。このため、第１走査線の駆動周波数に比べ、第２および第３走査線の駆動周波数が１／２になる。
１０Ａ，１１Ａ サンプリングトランジスタ、１０Ｂ，１１Ｂ 第２容量、１０Ｃ，１１Ｃ 第１容量、１０Ｄ，１１Ｄ 第スイッチングトランジスタ、１０Ｅ，１１Ｅ 駆動トランジスタ、１０Ｆ，１１Ｆ 第２スイッチングトランジスタ、１０Ｇ，１１Ｇ 発光素子。
Claims (5)
- 電流により発光する発光素子と、
第１走査線によって導通非導通が切り換えられ、前記発光素子の発光レベルを決定する信号電圧を第１走査線からサンプリングするサンプリングトランジスタと、
前記サンプリングするトランジスタによってサンプリングされた電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
第２走査線によって導通非導通が切り換えられ、電源線から前記駆動トランジスタへの電流を制御する第１スイッチングトランジスタと、
第３走査線によって導通非導通が切り換えられ、前記駆動トランジスタから前記発光素子へ伝達する電流を制御する第２スイッチングトランジスタと、
前記駆動トランジスタのゲート電極とソース電極との間に、サンプリングされた信号電圧および前記駆動トランジスタの閾値電圧を前記発光素子の発光期間の間保持する第１容量と、
前記駆動トランジスタのソース電極と前記電源線との間に配置された第２容量と、
を含む画素をマトリクス状に配置したアクティブマトリクス型の表示装置であって、
列方向に配置された信号線を制御する信号線駆動回路と、
前記第１走査線を制御する第１走査線駆動回路と、
行方向に配置された前記第２走査線を制御する第２走査線駆動回路と、
行方向に配置された前記第３走査線を制御する第３走査線駆動回路と、
を備え、
前記信号線は列方向に配置され、前記第１〜第３走査線は行方向に配置され、
前記第２走査線は、２行毎に１本配置され、上下両側の画素に接続され、
前記第３走査線は、２行毎に１本配置され、上下両側の画素に接続され、
前記信号線からの基準電圧を与えている期間であって、前記サンプリングトランジスタが導通しており、かつ前記第１スイッチングトランジスタが非導通、前記第２スイッチングトランジスタが導通の期間に、前記第１容量に前記駆動トランジスタの閾値電圧を保持することを特徴とする表示装置。 - 請求項１に記載の表示装置において、
前記サンプリングトランジスタが導通している期間であって、前記第１および第２スイッチングトランジスタが非導通の期間に、前記第１容量に前記信号線からの信号電圧を書き込むことを特徴とする表示装置。 - 請求項１または２に記載の表示装置において、
第２走査線駆動回路の駆動周波数が、第１走査線駆動回路の駆動周波数の１／２であることを特徴とする表示装置。 - 請求項１〜３のいずれか１つに記載の表示装置において、
第３走査線駆動回路の駆動周波数が、第１走査線駆動回路の駆動周波数の１／２であることを特徴とする表示装置。 - 電流により発光する発光素子と、
第１走査線によって導通非導通が切り換えられ、前記発光素子の発光レベルを決定する信号電圧を第１走査線からサンプリングするサンプリングトランジスタと、
前記サンプリングするトランジスタによってサンプリングされた電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
第２走査線によって導通非導通が切り換えられ、電源線から前記駆動トランジスタへの電流を制御する第１スイッチングトランジスタと、
第３走査線によって導通非導通が切り換えられ、前記駆動トランジスタから前記発光素子へ伝達する電流を制御する第２スイッチングトランジスタと、
前記駆動トランジスタのゲート電極とソース電極との間に、サンプリングされた信号電圧および前記駆動トランジスタの閾値電圧を前記発光素子の発光期間の間保持する第１容量と、
前記駆動トランジスタのソース電極と前記電源線との間に配置された第２容量と、
を備え、
前記第１スイッチングトランジスタを非導通、前記第２スイッチングトランジスタを導通とした状態で、前記サンプリングトランジスタを導通状態として信号線から基準電圧を供給して駆動トランジスタの閾値電圧を第１容量に書き込み、その後第１および第２スイッチングトランジスタを非導通とした状態で、前記サンプリングトランジスタを導通状態として信号線からの信号電圧を第１容量に書き込み、さらにその後サンプリングトランジスタを非導通状態にするとともに第１および第２スイッチングトランジスタを導通状態として、駆動トランジスタを第１容量に書き込まれている電圧に従い駆動して発光素子に電流を供給することを特徴とする画素回路。
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