JP3988793B2

JP3988793B2 - アクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置

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Application number: JP2006148442A
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Inventors: 慎浅野; 昭湯本
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Filing date: 2006-05-29
Publication date: 2007-10-10
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Description

本発明は、表示素子を有する画素（画素回路）がマトリクス状に配置され、走査線、信号線によって画像データの書き込み、表示を行うアクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置に関し、特に表示素子として例えば有機エレクトロルミネセンス（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ；ＥＬ）素子を用いたアクティブマトリクス型有機ＥＬ表示装置の駆動方法およびアクティブマトリクス型有機ＥＬ表示装置に関する。

アクティブマトリクス型表示装置において、画素の表示素子として、液晶セルや有機ＥＬ素子等の電気光学素子が用いられる。そのうち、有機ＥＬ素子は有機材料からなる層、即ち有機層を電極で挟み込んだ構造を持っている。この有機ＥＬ素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機ＥＬ素子は以下のような特長を持っている。

１）１０Ｖ以下の低電圧駆動で、数１００〜数１００００ｃｄ／ｍ²の輝度が得られることから低消費電力化が可能である。
２）自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
３）シンプルな構造を持つ全固体型素子であり、素子の高信頼性化および薄型化が可能である。
これらの特長を持つ有機ＥＬ素子を画素の表示素子として用いた有機ＥＬ表示装置（以下、有機ＥＬディスプレイと記す）は、次世代のフラットパネルディスプレイとして有望視されている。

ところで、有機ＥＬディスプレイの駆動方式として、単純マトリクス方式とアクティブマトリクス方式とが挙げられる。これらの方式のうち、アクティブマトリクス方式には、以下のような特長がある。
１）各画素における有機ＥＬ素子の発光を１フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ＥＬディスプレイの高精細化・高輝度化に適している。
２）基板（パネル）上に、薄膜トランジスタを用いた周辺回路を作成することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。

このアクティブマトリクス型有機ＥＬディスプレイでは、アクティブ素子であるトランジスタには、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ；ＴＦＴ）を用いるのが一般的である。その理由は、ポリシリコンＴＦＴは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。このような特長を持つ反面、ポリシリコンＴＦＴは特性のばらつきが大きいことも広く知られている。

したがって、ポリシリコンＴＦＴを用いる場合、その特性ばらつきを抑えること、また回路的にＴＦＴの特性ばらつきを補償することは、ポリシリコンＴＦＴを用いたアクティブマトリクス型有機ＥＬディスプレイにおける大きな課題である。これは、次のような理由による。すなわち、画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する構成が採られるのに対して、有機ＥＬディスプレイでは、各画素の輝度データを電流値によって制御する構成が採られるからである。

ここで、アクティブマトリクス型有機ＥＬディスプレイの概要について説明する。図１１に最も簡単なアクティブマトリクス型有機ＥＬディスプレイの構成の概略を、図１２にその画素回路の回路構成をそれぞれ示す（例えば、特許文献１参照）。アクティブマトリクス型有機ＥＬディスプレイは、ｍ×ｎ個の画素１０１がマトリクス状に配列され、これら画素１０１のマトリクス配列に対してデータドライバ１０２によって駆動されるｍ列分の信号線１０３−１〜１０３−ｍが画素列毎に、スキャンドライバ１０４によって駆動されるｎ行分の走査線１０５−１〜１０５−ｎが画素行毎にそれぞれ配線された構成となっている。

また、画素（画素回路）１０１は、図１２から明らかなように、有機ＥＬ素子１１０、第一，第二のトランジスタ１１１，１１２およびキャパシタ１１３を有する構成となっている。ここでは、第一のトランジスタ１１１としてＮチャネルトランジスタ、第二のトランジスタ１１２としてＰチャネルトランジスタがそれぞれ用いられている。

第一のトランジスタ１１１は、ソース端が信号線１０３（１０３−１〜１０３−ｍ）に、ゲート端が走査線１０５（１０５−１〜１０５−ｎ）にそれぞれ接続されている。キャパシタ１１３は、一端が電源電圧ＶＣＣ１（例えば、正電源電圧）の第一の電源線１２１に、他端が第一のトランジスタ１１１のドレイン端にそれぞれ接続されている。第二のトランジスタ１１２は、ソース端が第一の電源線１２１に、ゲート端が第一のトランジスタ１１１のドレイン端にそれぞれ接続されている。有機ＥＬ素子１１０は、アノード端が第二のトランジスタ１１２のドレイン端に、カソード端が電源電圧ＶＣＣ２（例えば、グランド電位）の第二の電源線１２２にそれぞれ接続されている。

上記構成の画素回路において、輝度データの書き込みを行う画素では、当該画素を含む画素行がスキャンドライバ１０４によって走査線１０５を介して選択されることで、その行の画素の第一のトランジスタ１１１がオンする。このとき、輝度データはデータドライバ１０２から信号線１０３を介して電圧で供給され、第一のトランジスタ１１１を通してデータ電圧を保持するキャパシタ１１３に書き込まれる。キャパシタ１１３に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、第二のトランジスタ１１２のゲート端に印加される。

これにより、第二のトランジスタ１１２は、保持データにしたがって有機ＥＬ素子１１０を電流で駆動する。このとき、有機ＥＬ素子１１０の階調表現は、キャパシタ１１３によって保持される第二のトランジスタ１１２のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。

一般に、有機ＥＬ素子の輝度Ｌoledは、当該素子に流れる電流Ｉoledに比例する。したがって、有機ＥＬ素子の輝度Ｌoledと電流Ｉoledとの間には次式が成り立つ。
Ｌoled ∝ Ｉoled
＝ｋ（Ｖｄａｔａ−Ｖｔｈ）² ……（１）

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μは第二のトランジスタ１１２のキャリアの移動度、Ｃｏｘは第二のトランジスタ１１２の単位面積当たりのゲート容量、Ｗは第二のトランジスタ１１２のゲート幅、Ｌは第二のトランジスタ１１２のゲート長である。したがって、第二のトランジスタ１１２の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ素子の輝度ばらつきに影響を与えることがわかる。

これに対して、特に、輝度ばらつきが問題になり易いしきい値電圧Ｖｔｈを補償可能な画素回路として、しきい値電圧補正型画素回路が考案されている（例えば、特許文献２参照）。

図１３は、従来例に係るしきい値電圧補正型画素回路の構成を示す回路図であり、図中、図１２と同等部分には同一符号を付して示している。図１３から明らかなように、この従来例に係るしきい値電圧補正型画素回路は、有機ＥＬ素子１１０、４つのトランジスタ１１１，１１２，１１４，１１５および２つのキャパシタ１１３，１１６を有する構成となっている。なお、本画素回路を用いる有機ＥＬディスプレイでは、スキャンドライバ１０４（図１１参照）によって駆動される走査線として、３本の走査線１０５Ａ，１０５Ｂ，１０５Ｃが画素行毎に配線されることになる。

第一のトランジスタ１１１は、ソース端が信号線１０３に、ゲート端が第一の走査線１０５Ａにそれぞれ接続されている。第一のキャパシタ１１６は、一端が第一のトランジスタ１１１のドレイン端に接続されている。第二のトランジスタ１１２は、ゲート端が第一のキャパシタ１１６の他端に、ソース端が電源電圧ＶＣＣ１（例えば、正電源電圧）の第一の電源線１２１にそれぞれ接続されている。第二のキャパシタ１１３は、一端が第一の電源線１２１に、他端が第二のトランジスタ１１２のゲート端にそれぞれ接続されている。

第三のトランジスタ１１４は、ゲート端が第二の走査線１０５Ｂに、ソース端が第二のトランジスタ１１２のゲート端に、ドレイン端が第二のトランジスタ１１２のドレイン端にそれぞれ接続されている。第四のトランジスタ１１５は、ゲート端が第三の走査線１０５Ｃに、ソース端が第二のトランジスタ１１２のドレイン端にそれぞれ接続されている。有機ＥＬ素子１１０は、アノード端が第四のトランジスタ１１５のドレイン端に、カソード端が電源電圧ＶＣＣ２（例えば、グランド電位）の第二の電源線１２２にそれぞれ接続されている。

次に、上記構成の従来例に係るしきい値電圧補正型画素回路の回路動作について、図１４のタイミングチャートを用いて説明する。このタイミングチャートでは、ｉ行目およびｉ＋１行目の画素回路についてその駆動時のタイミング関係を示している。また、図１４のタイミングチャートにおいて、「補正」はしきい値電圧補正期間を、「書込」はデータ書込期間を、「保持」はデータ保持期間をそれぞれ表している。

本画素回路の動作では、データ書込期間に先立ってしきい値電圧補正期間が存在する。このしきい値電圧補正期間において、第一の走査線１０５Ａを介して与えられる走査パルスＳＣＡＮ１が高レベル（以下、“Ｈ”レベルと記す）になることで第一のトランジスタ１１１がオンし、信号線１０３にはデータドライバ１０２から固定電位Ｖｏが供給される。これにより、この固定電位Ｖｏが第一のトランジスタ１１１を介して第一のキャパシタ１１６に書き込まれる。このとき、第二の走査線１０５Ｂを介して与えられる走査パルスＳＣＡＮ２も“Ｈ”レベルになるため第三のトランジスタ１１４がオンし、また第三の走査線１０５Ｃを介して与えられる走査パルスＳＣＡＮ３が低レベル（以下、“Ｌ”レベルと記す）にあるため第四のトランジスタ１１５がオフ状態にある。

この状態において、一端側の電位が固定電位Ｖｏにある第一のキャパシタ１１６は、その他端側から第三のトランジスタ１１４のソース・ドレインを介して充電される。そして、しきい値電圧補正期間が十分に長ければ、第一のキャパシタ１１６の他端側の電位、即ち第二のトランジスタ１１２のゲート・ソース間電圧は、トランジスタのしきい値電圧Ｖｔｈ（＜０）に収束する。

次のデータ書込期間においては、走査パルスＳＣＡＮ１が“Ｈ”レベルを維持しているため第一のトランジスタ１１１がそのままオン状態にあり、信号線１０２からはデータ電位Ｖｏ＋Ｖｄａｔａ（Ｖｄａｔａ＜０）が供給される。このとき、走査パルスＳＣＡＮ２が“Ｌ”レベルにあるため第三のトランジスタ１１４はオフしている。

ここで、トランジスタのゲート容量、寄生容量等を無視するものとすると、第二のトランジスタ１１２のゲート・ソース間電圧Ｖｇｓは次式で表される。
Ｖｇｓ＝Ｖｔｈ＋Ｃ１／（Ｃ１＋Ｃ２）・Ｖｄａｔａ ……（２）
なお、Ｃ１，Ｃ２は、第一，第二のキャパシタ１１６，１１３の各容量値を表している。

式（２）を用いることで、有機ＥＬ素子１１０に流れる電流Ｉoledは、次式のように表される。
Ｌoled ∝ Ｉoled
＝ｋ｛Ｃ１／（Ｃ１＋Ｃ２）・Ｖｄａｔａ｝² ……（３）

式（３）から明らかなように、有機ＥＬ素子１１０に流れる電流Ｉoledは、第二のトランジスタ１１２のしきい値電圧Ｖｔｈに依存しないことがわかる。すなわち、従来例に係るしきい値電圧補正型画素回路を用いることで、画素毎の第二のトランジスタ１１２のしきい値電圧Ｖｔｈを補正されていることがわかる。このことは、第二のトランジスタ１１２のしきい値電圧Ｖｔｈのばらつきが、有機ＥＬ素子１１０の輝度ばらつきに影響を与えないことを意味している。

特開平８−２３４６８３号公報米国特許第６，２２９，５０６号明細書

ところで、上述した従来例に係るしきい値電圧補正型画素回路では、しきい値電圧補正期間において、第二のトランジスタ１１２はソース・ゲート間電圧がしきい値電圧Ｖｔｈに向けて変化するにしたがって徐々にオフ状態に近づき、これに伴って動作が緩慢になるため、第二のトランジスタ１１２のソース・ゲート間電圧がしきい値電圧Ｖｔｈに収束するのに時間がかかる。したがって、しきい値電圧補正期間としては十分に長い時間が必要となる。

しきい値電圧補正期間での第二のトランジスタ１１２のゲート電圧に関する微分方程式は、次式のように表される。
ｋ・｛Ｖｇｓ（ｔ）−Ｖｔｈ｝²＝−Ｃｓ・ｄＶｇｓ／ｄｔ …（４）
式（４）において、十分なしきい値電圧補正期間として、電流が最小輝度時の１／２になる時間を考える。

有機ＥＬ素子１１０の最高輝度時の電流値をＩmax 、第二のトランジスタ１１２のゲート・ソース間電圧Ｖｇｓの初期値をＶinit、第二のトランジスタ１１２のゲート電圧の保持容量を（主に第二のキャパシタ１１３の容量Ｃ１）Ｃｓ、階調数をｎ、最高輝度時の電流値Ｉmax を与えるゲート・ソース間電圧ＶｇｓをＶｇｓ＝ΔＶ＋Ｖｔｈとすると、電流が最小輝度時の１／２であるＩmax ／２（ｎ−１）になるのに要する時間は次式で表される。
ｔ＝Ｃｓ・ΔＶ／Ｉmax ｛√（２ｎ−２）−ΔＶ／Ｖinit …（５）

ここで、数値の一例として、Ｃｓ＝１［ｐＦ］、ｎ＝６４、ΔＶ＝４、Ｉmax ＝１［μＡ］とし、第二項は十分小さい場合を考えると、ｔ＝４５［μｓ］である。一方、解像度（グラフィックス表示規格）ＶＧＡ、走査線４８０本、フレーム周波数６０Ｈｚの場合、１水平期間は約３０μｓであり、１水平期間の間でしきい値電圧期間を終了するのが難しいことがわかる。

このように、十分なしきい値電圧補正期間としては、ＶＧＡクラスのディスプレイでは数μｓ〜数１０μｓの時間が必要であるため、１水平期間内にしきい値電圧補正期間とデータ書込期間とを連続して行うことは難しい。換言すれば、ＶＧＡクラスの有機ＥＬディスプレイには、従来例に係るしきい値電圧補正型画素回路を適用できないことになる。また、ディスプレイが高精細化するに連れて１水平期間は走査線数に反比例して短くなるため、より一層、十分なしきい値電圧補正期間の確保が難しくなることがわかる。

また、従来例に係るしきい値電圧補正画素回路では、信号線１０３がしきい値補正期間、データ書込期間のそれぞれに相当した信号線電位、即ちしきい値補正期間では固定電位Ｖｏ、データ書込期間ではデータ電位Ｖｄａｔａ＋固定電位Ｖｏをそれぞれ供給する必要があるため、信号線駆動回路であるデータドライバ１０２（図１１参照）の構成が複雑になり易い。

本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、しきい値電圧補正型画素回路を用いることによって表示画像の均一性を向上させながら、１水平期間の長さに関わらず十分なしきい値電圧補正期間を確保することによって高精細化を可能としたアクティブマトリクス型表示装置の駆動方法およびアクティブマトリクス型表示装置を提供することにある。

本発明は、マトリクス状に複数配列された画素回路と、前記画素回路のマトリクス配列に対して列毎に配線された信号線と、前記画素回路のマトリクス配列に対して行毎に配線された第一，第二，第三および第四の走査線とを備え、前記画素回路の各々が、ゲート端が前記第一の走査線に、第一電極端が前記信号線にそれぞれ接続された第一のトランジスタと、一端が前記第一のトランジスタの第二電極端に接続された第一のキャパシタと、一端が前記第一のキャパシタの他端または一端に接続された第二のキャパシタと、ゲート端が前記第一のキャパシタの他端に、第一電極端が第一の電源線にそれぞれ接続された第二のトランジスタと、ゲート端が前記第二の走査線に、第一電極端が前記第二のトランジスタのゲート端に、第二電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第三のトランジスタと、ゲート端が前記第三の走査線に、第一電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第四のトランジスタと、ゲート端が前記第四の走査線に、第一電極端が第三の電源線に、第二電極端が前記第一のトランジスタの第二電極端にそれぞれ接続された第五のトランジスタと、前記第四のトランジスタの第二電極端と第二の電源線との間に接続された表示素子とを有するアクティブマトリクス型表示装置において、前記第一，第四のトランジスタをオフ、前記第三，第五のトランジスタをオンとして、画素毎に前記第二のトランジスタのしきい値電圧の補正を行い、次いで前記第一，第四のトランジスタをオン、前記第三，第五のトランジスタをオフとして、前記信号線より画素への表示データの書き込みを行い、しかる後前記第四のトランジスタをオンしたまま前記第一のトランジスタをオフすることを特徴としている。

本発明によれば、しきい値電圧の補正に必要となる固定電位を、信号線とは異なる電源線から供給するようにしたことで、１水平期間をデータ書込期間として設定できるとともに、その直前にしきい値電圧補正期間として任意の期間を設定できるため、しきい値電圧補正期間として十分に長い期間を確保できる。これにより、トランジスタのしきい値電圧ばらつきを画素毎に確実に補正できるため、輝度の均一性を向上できるとともに、ディスプレイの高精細化が可能となる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本実施形態では、例えば画素の表示素子として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ）をそれぞれ用い、当該薄膜トランジスタを形成した基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイに適用した場合を例に採って説明するものとする。

図１において、ｍ×ｎ個の画素（画素回路）１１の各々は表示素子として有機ＥＬ素子を持ち、マトリクス状に配列されている。これら画素１１のマトリクス配列に対し、信号線駆動回路であるデータドライバ１２によって駆動されるｍ列分の信号線（データ線）信号線１３−１〜１３−ｍが画素列毎に配線され、また走査線駆動回路であるスキャンドライバ１４によって駆動される複数系統、例えば４系統のｎ行分の走査線１５Ａ−１〜１５Ａ−ｎ，１５Ｂ−１〜１５Ｂ−ｎ，１５Ｃ−１〜１５Ｃ−ｎ，１５Ｄ−１〜１５Ｄ−ｎが画素行毎にそれぞれ配線されている。

上記構成のアクティブマトリクス型有機ＥＬディスプレイにおいて、本発明では、画素１１（画素回路）の具体的な回路構成およびその回路動作を特徴としている。以下に、画素１１について具体的な回路例をいくつか挙げ、それらについて詳細に説明する。

［第一回路例］
図２は、第一回路例に係る画素回路１１Ａの構成を示す回路図である。図２から明らかなように、本回路例に係る画素回路１１Ａは、有機ＥＬ素子２０、５つのトランジスタ２１〜２５および２つのキャパシタ２６，２７を有する構成となっている。有機ＥＬ素子２０は、発光層を含む有機層を第１、第２の電極で挟み込んだ構造となっている。

第一乃至第五のトランジスタ２１〜２５は、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ（ＴＦＴ）である。本回路例では、これらトランジスタ２１〜２５のうち、第二のトランジスタ２２としてＰチャネルトランジスタを用い、それ以外のトランジスタ２１，２３〜２５としてＮチャネルトランジスタを用いた構成を採っている。

第一のトランジスタ２１は、ソース端が信号線１３に、ゲート端が第一の走査線１５Ａにそれぞれ接続されている。第一のキャパシタ２６は、一端（入力端）が第一のトランジスタ１１のドレイン端に接続されている。第二のトランジスタ２２は、ゲート端が第一のキャパシタ２６の他端（出力端）に、ソース端が電源電圧ＶＣＣ１（例えば、正電源電圧）の第一の電源線３１にそれぞれ接続されている。

第二のキャパシタ２７は、一端が第一の電源線３１に、他端が第二のトランジスタ２２のゲート端にそれぞれ接続されている。第三のトランジスタ２３は、ゲート端が第二の走査線１５Ｂに、ソース端が第二のトランジスタ２２のゲート端に、ドレイン端が第二のトランジスタ２２のドレイン端にそれぞれ接続されている。第四のトランジスタ２４は、ゲート端が第三の走査線１５Ｃに、ソース端が第二のトランジスタ２２のドレイン端にそれぞれ接続されている。

第五のトランジスタ２５は、ゲート端が第四の走査線１５Ｄに、ソース端が電源電圧ＶＣＣ３（例えば、正電源電圧）の第三の電源線３３に、ドレイン端が第一のトランジスタ２１のドレイン端（第一のキャパシタ２６の一端）にそれぞれ接続されている。電源電圧ＶＣＣ３は、電源電圧ＶＣＣ１とは異なる電圧値となっている。有機ＥＬ素子２０は、アノード端が第四のトランジスタ２４のドレイン端に、カソード端が電源電圧ＶＣＣ２（例えば、グランド電位）の第二の電源線３２にそれぞれ接続されている。

上記構成の第一回路例に係る画素回路１１Ａでは、同一データ線に接続された画素間で、データ書込期間としきい値電圧補正期間とが並行して存在するようにしている点を特徴としている。以下、データ書込期間およびしきい値電圧補正期間における各動作について、ｉ行目の画素行の場合を例に挙げて図３のタイミングチャートを用いて説明する。図３のタイミングチャートにおいて、「補正」はしきい値電圧補正期間を、「書込」はデータ書込期間を、「保持」はデータ保持期間をそれぞれ表している。

先ず、しきい値電圧補正期間において、スキャンドライバ１４（図１参照）から第一の走査線１５Ａを介して与えられる走査パルスＳＣＡＮ１(i) が“Ｌ”レベルであることによって第一のトランジスタ２１がオフし、また第四の走査線１５Ｄを介して与えられる走査パルスＳＣＡＮ４(i) が“Ｈ”レベルであることによって第五のトランジスタ２５がオンする。これにより、第一のキャパシタ２６の入力端には、第３の電源線３３から第五のトランジスタ２５を通して電源電圧ＶＣＣ３が固定電位Ｖｏとして供給される。

このとき、第二の走査線１５Ｂを介して与えられる走査パルスＳＣＡＮ２(i) が“Ｈ”レベルであることによって第三のトランジスタ２３がオンし、第三の走査線１５Ｃを介して与えられる走査パルスＳＣＡＮ３(i) が“Ｌ”レベルであることによって第四のトランジスタ２４がオフする。これにより、第一のキャパシタ２６は出力端側から第三のトランジスタ２３のソース・ドレインを介して充電される。その際、しきい値電圧補正期間が十分に長ければ、第二のトランジスタ２２のゲート・ソース間電圧は、トランジスタのしきい値電圧Ｖｔｈ（＜０）に収束する。

次のデータ書込期間に入ると、走査パルスＳＣＡＮ１(i) が“Ｈ”レベルとなることで第一のトランジスタ２１がオンし、走査パルスＳＣＡＮ４(i) が“Ｌ”レベルとなることで第五のトランジスタ２５がオフする。これにより、信号線１３から第一のトランジスタ２１を通してデータ電位Ｖｏ＋Ｖｄａｔａ（Ｖｄａｔａ＜０）が供給される。その際、走査パルスＳＣＡＮ２(i) が“Ｌ”レベルであることによって第三のトランジスタ２３はオフ状態にある。

この第一回路例に係る画素回路１１Ａにおいても、先の式（２），（３）が同様に成り立つため、有機ＥＬ素子２０に流れる電流Ｉoledは、トランジスタのしきい値電圧Ｖｔｈに依存しないことがわかる。すなわち、画素毎の第二のトランジスタ２２のしきい値電圧Ｖｔｈが補正されていることがわかる。

また同様に、しきい値電圧補正期間に必要な時間は、先の式（４），（５）で表される。しかし、本回路例に係る画素回路１１Ａにおいては、しきい値電圧補正期間における第一のキャパシタ２６の入力端の信号線１３との接続を第一のトランジスタ２１によって制御し、電源線３３との接続を第五のトランジスタ２５によって制御する構成を採っている。したがって、しきい値電圧補正期間にはキャパシタ２６の入力端を電源線３３と接続して電源電圧ＶＣＣ３を固定電位Ｖｏとして与え、データ書込期間にはキャパシタ２６の入力端を信号線１３に接続してデータ電位Ｖｏ＋Ｖｄａｔａを与えることが可能となる。

このように、キャパシタ２６の入力端の接続先をしきい値電圧補正期間とデータ書込期間とで切替え制御することにより、ある画素が信号線１３よりデータの書き込みを行っているデータ書込期間にあるのと並行して、別の画素を電源線３３と接続することによってしきい値電圧補正期間にすることが可能である。また同時に、複数画素をしきい値電圧補正期間にすることも容易である。その結果、しきい値電圧補正期間として十分に長い期間を確保することが可能になる。

具体的には、第一回路例に係る画素回路１１Ａにおいては、図３のタイミングチャートから明らかなように、ある画素行に注目した場合、１水平期間をデータ書込期間とするとともに、その直前の２水平期間をしきい値電圧補正期間としていることがわかる。また、ある時間に注目した場合、１つの画素（ｉ行目）がデータ書込期間であるのと並行して、別の２つの画素（ｉ＋１行目とｉ＋２行目）がしきい値電圧補正期間にあることがわかる。

これにより、１水平期間内にしきい値電圧補正期間とデータ書込期間を持つ必要がなく、ディスプレイの高精細化と、十分に長いしきい値電圧補正期間の確保による均一性の良い表示画像を同時に実現することが可能になる。また、図３のタイミングチャートから明らかなように、信号線１３は輝度データのみを順次供給すれば良いため、信号線１３の駆動波形も容易であり、汎用的な液晶ディスプレイ等と同様の波形での駆動が可能である。したがって、信号線駆動回路であるデータドライバ１２（図１参照）を簡単な回路構成にて実現できる。

［第二回路例］
図４は、第二回路例に係る画素回路１１Ｂの構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。図４から明らかなように、本回路例に係る画素回路１１Ｂも、第一回路例に係る画素回路１１Ａと同様に、有機ＥＬ素子２０、５つのトランジスタ２１〜２５および２つのキャパシタ２６，２７を有する構成となっている。本回路例に係る画素回路１１Ｂが、構成上、第一回路例に係る画素回路１１Ａと異なるのは、第二のキャパシタ２７の接続位置の点だけである。

以下に、各回路素子の接続関係について具体的に説明する。第一のトランジスタ２１は、ソース端が信号線１３に、ゲート端が第一の走査線１５Ａにそれぞれ接続されている。第一のキャパシタ２６は、一端（入力端）が第一のトランジスタ１１のドレイン端に接続されている。第二のトランジスタ２２は、ゲート端が第一のキャパシタ２６の他端（出力端）に、ソース端が電源電圧ＶＣＣ１（例えば、正電源電圧）の第一の電源線３１にそれぞれ接続されている。

第二のキャパシタ２７は、一端が第一の電源線３１に、他端が第一のトランジスタ２１のドレイン端（第一のキャパシタ２６の他端）にそれぞれ接続されている。第三のトランジスタ２３は、ゲート端が第二の走査線１５Ｂに、ソース端が第二のトランジスタ２２のゲート端に接続され、ドレイン端が第二のトランジスタ２２のドレイン端にそれぞれ接続されている。第四のトランジスタ２４は、ゲート端が第三の走査線１５Ｃに、ソース端が第二のトランジスタ２２のドレイン端にそれぞれ接続されている。

第五のトランジスタ２５は、ゲート端が第四の走査線１５Ｄに、ソース端が電源電圧ＶＣＣ３（例えば、正電源電圧）の第三の電源線３３に、ドレイン端が第一のトランジスタ２１のドレイン端（第一のキャパシタ２６の一端）にそれぞれ接続されている。有機ＥＬ素子２０は、アノード端が第四のトランジスタ２４のドレイン端に、カソード端が電源電圧ＶＣＣ２（例えば、グランド電位）の第二の電源線３２にそれぞれ接続されている。

上記構成の第二回路例に係る画素回路１１Ｂにおいて、しきい値電圧補正、データ書き込みおよびデータ保持の各動作については第一回路例に係る画素回路１１Ａと基本的に同じである。また、第一回路例に係る画素回路１１Ａでは先の式（２），（３）が成り立つとしたが、第二回路例に係る画素回路１１Ｂにおいては次式（６），（７）が成り立つ。
Ｖｇｓ＝Ｖｔｈ＋Ｖｄａｔａ ……（６）
Ｌoled ∝ Ｉoled
＝ｋ｛Ｖｄａｔａ｝² ……（７）

式（６），（７）から明らかなように、本回路例に係る画素回路１１Ｂでも、有機ＥＬ素子２０に流れる電流Ｉｏｌｅｄは、トランジスタのしきい値電圧Ｖｔｈに依存しないことがわかる。すなわち、画素毎の第二のトランジスタ２２のしきい値電圧Ｖｔｈが補正されていることがわかる。また、データの入力電圧振幅Ｖｄａｔａが、そのまま第二のトランジスタ２２のゲート電圧振幅となるため、信号線１３の振幅を小さくすることが可能であり、低消費電力化が可能である。

ところで、しきい値電圧補正型画素回路では、複数の走査線が必要となる。第一，第二回路例に係る画素回路１１Ａ，１１Ｂでは、４本の走査線１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを用いている。しかし、このうち、第二の走査線１５Ｂと第四の走査線１５Ｄはしきい値電圧補正期間においてのみ第三，第五のトランジスタ２３，５をオン駆動し、第三の走査線１５Ｃはしきい値電圧補正期間においてのみ第四のトランジスタ２４をオフ駆動する必要がある。したがって、これら第二，第三，第四の走査線１５Ｂ，１５Ｃ，１５Ｄのうちの２本または３本全てを共通化することが可能である。

なお、第三の走査線１５Ｃを他の２本の走査線１５Ｂ，１５Ｄの少なくとも１本と共用するときには、第二，第三，第四の走査線１５Ｂ，１５Ｃ，１５Ｄで駆動制御される第三，第四，第五のトランジスタ２３，２４，２５のうち、第四のトランジスタ２４については、第三，第五のトランジスタ２３，２５と逆導電型であることが必要となる。

以下、これらの回路例に係る画素回路について説明する。以下に説明する各回路例に係る画素回路では、第二のキャパシタ２７を第一のキャパシタ２６の入力端側に接続した構成を採る第二回路例に係る画素回路１１Ｂを基本形として説明する。ただし、第一回路例に係る画素回路１１Ａを基本形として同様に構成することも可能である。

［第三回路例］
図５は、第三回路例に係る画素回路１１Ｃの構成を示す回路図であり、図中、図４と同等部分については同一符号を付して示している。本回路例に係る画素回路１１Ｃにおいては、第二の走査線１５Ｂと第四の走査線１５Ｄとを共通化し、共通の走査パルスＳＣＡＮ２によって第三のトランジスタ２３と第五のトランジスタ２５とを駆動する構成を採っている。

［第四回路例］
図６は、第四回路例に係る画素回路１１Ｄの構成を示す回路図であり、図中、図４と同等部分については同一符号を付して示している。本回路例に係る画素回路１１Ｄにおいては、第二の走査線１５Ｂと第三の走査線１５Ｃとを共通化し、共通の走査パルスＳＣＡＮ２によって第三のトランジスタ２３と第四のトランジスタ２４とを駆動する構成を採っている。この場合、第三のトランジスタ２３と第四のトランジスタ２４としては逆導電型のものを用いる。本回路例では、第三のトランジスタ２３としてＮチャネルトランジスタを、第四のトランジスタ２４としてＰチャネルトランジスタをそれぞれ用いている。

［第五回路例］
図７は、第四回路例に係る画素回路１１Ｅの構成を示す回路図であり、図中、図４と同等部分については同一符号を付して示している。本回路例に係る画素回路１１Ｅにおいては、第三の走査線１５Ｃと第四の走査線１５Ｄとを共通化し、共通の走査パルスＳＣＡＮ４によって第四のトランジスタ２４と第五のトランジスタ２５とを駆動する構成を採っている。この場合、第四のトランジスタ２４と第五のトランジスタ２５としては逆導電型のものを用いる。本回路例では、第四のトランジスタ２４としてＰチャネルトランジスタを、第五のトランジスタ２５としてＮチャネルトランジスタをそれぞれ用いている。

［第六回路例］
図８は、第六回路例に係る画素回路１１Ｆの構成を示す回路図であり、図中、図４と同等部分については同一符号を付して示している。本回路例に係る画素回路１１Ｆにおいては、第二の走査線１５Ｂと第三の走査線１５Ｃと第四の走査線１５Ｄとを共通化し、共通の走査パルスＳＣＡＮ２によって第三のトランジスタ２３と第四のトランジスタ２４と第五のトランジスタ２５とを駆動する構成を採っている。この場合、第三，第五のトランジスタ２３，２５と第四のトランジスタ２４としては逆導電型のものを用いる。本回路例では、第三，第五のトランジスタ２３，２５としてＮチャネルトランジスタを、第四のトランジスタ２４としてＰチャネルトランジスタをそれぞれ用いている。

上述した第三乃至第六回路例に係る画素回路１１Ｃ〜１１Ｆにおいて、しきい値電圧補正、データ書き込みおよびデータ保持の各動作については、第二回路例に係る画素回路１１Ｂと同様である。したがって、しきい値電圧補正機能についても第二回路例に係る画素回路１１Ｂと同様に実現されることになる。

このように、第三乃至第六回路例に係る画素回路１１Ｃ〜１１Ｆにおいては、第二，第三，第四の走査線１５Ｂ，１５Ｃ，１５Ｄのうちの２本または３本全てを共通化する構成を採っているため、走査線の削減による画素回路の小型化が可能となる。また、走査線の共通化により、スキャンドライバ１４（図１参照）から出力する走査パルス数が少なくて済み、それに伴ってスキャンドライバ１４の出力バッファ等の削減が可能になるため、スキャンドライバ１４の構成の簡略化に寄与できる。

なお、以上説明した第一乃至第六回路例１１Ａ〜１１Ｆにおいて、第三の電源線３３の電源電圧ＶＣＣ３を第一の電源線３１の電源電圧ＶＣＣ１とは異なる電圧値に設定されることが前提となるが、その大小関係については特に規定されるものではない。

［第七回路例］
図９は、第七回路例に係る画素回路１１Ｇの構成を示す回路図であり、図中、図４と同等部分については同一符号を付して示している。本回路例に係る画素回路１１Ｇにおいては、第一の電源線３１と第三の電源線３３とを共通化し、第一のキャパシタ２６に対して固定電位Ｖｏとして電源電圧ＶＣＣ１を与える構成を採っており、それ以外の構成については第二回路例に係る画素回路１１Ｂと同様である。したがって、しきい値電圧補正機能についても第二回路例に係る画素回路１１Ｂと同様に実現されることになる。

このように、第一の電源線３１と第三の電源線３３とを共通化した構成を採ることにより、電源線数を削減できるため、しきい値電圧補正機能を第二回路例に係る画素回路１１Ｂと同様に有しつつ、画素回路の小型化が可能となる。また、電源電圧が１つ減ることになるため、その分だけ電源回路の構成の簡略化に寄与できる。

また、本回路例に係る画素回路１１Ｇでは、第二回路例に係る画素回路１１Ｂの回路構成を前提として、第一の電源線３１と第三の電源線３３とを共通化するとしたが、第一の電源線３１と第三の電源線３３とを共通化した上でさらに、第三回路例に係る画素回路１１Ｃと同様に、第二の走査線１５Ｂと第四の走査線１５Ｄとを共通化する構成を採ることも可能である。

なお、以上説明した各回路例１１Ａ〜１１Ｇにおいて、第一乃至第五のトランジスタ２１〜２５のソース端が第一電極端に、ドレイン端が第二電極端にそれぞれ対応するものとする。第一乃至第五のトランジスタ２１〜２５の導電型については、上記各回路例のものに限られるものではなく、適宜逆導電型のものに変更することが可能である。

次に、信号線１３の電位の決定方法について説明する。２トランジスタの従来例に係る画素回路（図１２）および第二回路例に係る画素回路１１Ｂ（図４）における入力データとそのときの信号線１０３，１３の電位との関係を図１０に示す。

従来例に係る画素回路では、信号線１０３の電位は電源電圧ＶＣＣ１に依存するため、電源電圧ＶＣＣ１が大きい場合、信号線１０３の電位も高くなる傾向があった。これに対して、第二回路例に係る画素回路１１Ｂでは、式（７）が成り立つことから、輝度データが電源電圧ＶＣＣ３との差分によって決定される。したがって、電源電圧ＶＣＣ３を電源電圧ＶＣＣ１と独立に小さく設定することが可能である。

そして、電源電圧ＶＣＣ３を電源電圧ＶＣＣ１に対して極めて小さく設定することにより、信号線駆動回路であるデータドライバ１２の低電圧化を図ることができるため、低消費電力化が可能になる。また、現実の画素回路では、配線間やトランジスタに多くの寄生容量が存在するため、正確な輝度データを供給することが難しい。そこで、電源電圧ＶＣＣ３を可変とすることにより、正確な階調表示を行うための微調整として用いることも可能である。このことは、第三乃至第六回路例に係る画素回路１１Ｃ〜１１Ｆについても同様である。

なお、上記実施形態においては、画素の表示素子として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタをそれぞれ用い、ポリシリコン薄膜トランジスタを形成した基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイに適用する場合を例に採って説明したが、本発明はアクティブマトリクス型有機ＥＬディスプレイへの適用に限られるものではなく、画素毎に表示素子を有し、画素内に輝度データを保持することが可能なアクティブマトリクス型表示装置全般に適用可能である。

本発明の一実施形態に係るアクティブマトリクス型表示装置の構成の概略を示すブロック図である。第一回路例に係る画素回路の構成を示す回路図である。第一回路例に係る画素回路の動作説明のためのタイミングチャートである。第二回路例に係る画素回路の構成を示す回路図である。第三回路例に係る画素回路の構成を示す回路図である。第四回路例に係る画素回路の構成を示す回路図である。第五回路例に係る画素回路の構成を示す回路図である。第六回路例に係る画素回路の構成を示す回路図である。第七回路例に係る画素回路の構成を示す回路図である。入力データとそのときの信号線の電位との関係を示す図である。最も簡単なアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示すブロック図である。２トランジスタの画素回路の構成を示す回路図である。従来例に係る画素回路の構成を示す回路図である。従来例に係る画素回路の動作説明のためのタイミングチャートである。

符号の説明

１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ…画素回路（画素）、１２…データドライバ（信号線駆動回路）、１３…信号線、１４…スキャンドライバ（走査線駆動回路）、１５Ａ…第一の走査線、１５Ｂ…第二の走査線、１５Ｃ…第三の走査線、１５Ｄ…第四の走査線、２１…第一のトランジスタ、２２…第二のトランジスタ、２３…第三のトランジスタ、２４…第四のトランジスタ、２５…第五のトランジスタ、２６…第一のキャパシタ、２７…第二のキャパシタ、３１…第一の電源線、３２…第二の電源線、３３…第三の電源線

Claims

マトリクス状に複数配列された画素回路と、
前記画素回路のマトリクス配列に対して列毎に配線された信号線と、
前記画素回路のマトリクス配列に対して行毎に配線された第一，第二，第三および第四の走査線とを備え、
前記画素回路の各々が、
ゲート端が前記第一の走査線に、第一電極端が前記信号線にそれぞれ接続された第一のトランジスタと、
一端が前記第一のトランジスタの第二電極端に接続された第一のキャパシタと、
一端が前記第一のキャパシタの他端または一端に接続された第二のキャパシタと、
ゲート端が前記第一のキャパシタの他端に、第一電極端が第一の電源線にそれぞれ接続された第二のトランジスタと、
ゲート端が前記第二の走査線に、第一電極端が前記第二のトランジスタのゲート端に、第二電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第三のトランジスタと、
ゲート端が前記第三の走査線に、第一電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第四のトランジスタと、
ゲート端が前記第四の走査線に、第一電極端が第三の電源線に、第二電極端が前記第一のトランジスタの第二電極端にそれぞれ接続された第五のトランジスタと、
前記第四のトランジスタの第二電極端と第二の電源線との間に接続された表示素子とを有するアクティブマトリクス型表示装置の駆動方法であって、
前記第一，第四のトランジスタをオフ、前記第三，第五のトランジスタをオンとして、画素毎に前記第二のトランジスタのしきい値電圧の補正を行い、
次いで前記第一，第四のトランジスタをオン、前記第三，第五のトランジスタをオフとして、前記信号線より画素への表示データの書き込みを行い、
しかる後前記第四のトランジスタをオンしたまま前記第一のトランジスタをオフする
ことを特徴とするアクティブマトリクス型表示装置の駆動方法。
同一の前記信号線に接続される異なる行の画素において、前記しきい値電圧の補正を行う期間と、前記表示データの書き込みを行う期間とが並行して存在する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置の駆動方法。
マトリクス状に複数配列された画素回路と、
前記画素回路のマトリクス配列に対して列毎に配線された信号線と、
前記画素回路のマトリクス配列に対して行毎に配線された第一，第二，第三および第四の走査線とを備え、
前記画素回路の各々が、
ゲート端が前記第一の走査線に、第一電極端が前記信号線にそれぞれ接続された第一のトランジスタと、
一端が前記第一のトランジスタの第二電極端に接続された第一のキャパシタと、
一端が前記第一のキャパシタの他端または一端に接続された第二のキャパシタと、
ゲート端が前記第一のキャパシタの他端に、第一電極端が第一の電源線にそれぞれ接続された第二のトランジスタと、
ゲート端が前記第二の走査線に、第一電極端が前記第二のトランジスタのゲート端に、第二電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第三のトランジスタと、
ゲート端が前記第三の走査線に、第一電極端が前記第二のトランジスタの第二電極端にそれぞれ接続された第四のトランジスタと、
ゲート端が前記第四の走査線に、第一電極端が第三の電源線に、第二電極端が前記第一のトランジスタの第二電極端にそれぞれ接続された第五のトランジスタと、
前記第四のトランジスタの第二電極端と第二の電源線との間に接続された表示素子とを有するアクティブマトリクス型表示装置であって、
前記第一，第四のトランジスタをオフ、前記第三，第五のトランジスタをオンとして、画素毎に前記第二のトランジスタのしきい値電圧の補正を行い、
次いで前記第一，第四のトランジスタをオン、前記第三，第五のトランジスタをオフとして、前記信号線より画素への表示データの書き込みを行い、
しかる後前記第四のトランジスタをオンしたまま前記第一のトランジスタをオフする
ことを特徴とするアクティブマトリクス型表示装置。