JP5293257B2

JP5293257B2 - Image sensor

Info

Publication number: JP5293257B2
Application number: JP2009037899A
Authority: JP
Inventors: 弘師西野; 亮澤田; 一男尾▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-02-20
Filing date: 2009-02-20
Publication date: 2013-09-18
Anticipated expiration: 2029-02-20
Also published as: JP2010192815A

Abstract

<P>PROBLEM TO BE SOLVED: To improve productivity of an image sensor by preventing the spread of the area where a fault current is output in the periphery even when defective pixels exist caused by short circuit and the like. <P>SOLUTION: An image sensor includes a plurality of pixels 1 including a first photoconductor type element 6 and a second photoconductor type element 8, an output electrode 12B connected with the first photoconductor type element 6 and the second photoconductor type element 8, a common electrode 12C connected with the first photoconductor type element 6 that is included in each plurality of pixels 1, and rectifier elements 7A and 7B that are provided between the output electrode 12B and the common electrode 12C to prevent a current flowing in the opposite direction during operation. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、イメージセンサに関する。 The present invention relates to an image sensor.

画素を多数配列したイメージセンサとして、例えば量子井戸型赤外線フォトディテクタ（ＱＷＩＰ；Quantum Well Infrared Photodetector）によって各画素を構成した赤外線イメージセンサがある。
例えば、図９に示すように、２つの波長域に感度を持つ素子構造を有する２波長ＱＷＩＰによって各画素を構成した赤外線イメージセンサがある。 As an image sensor in which a large number of pixels are arranged, there is an infrared image sensor in which each pixel is configured by, for example, a quantum well type infrared photo detector (QWIP).
For example, as shown in FIG. 9, there is an infrared image sensor in which each pixel is configured by two-wavelength QWIP having an element structure having sensitivity in two wavelength regions.

ここで、２波長ＱＷＩＰは、下部コンタクト層、一の波長域に対して感度を持つ下部多重量子井戸（ＭＱＷ；Multi Quantum Well）層、中間コンタクト層、他の波長域に対して感度を持つ上部ＭＱＷ層、上部コンタクト層を順に積層させた構造になっている。なお、下部ＭＱＷ層を第１センサ素子（ＱＷＩＰ素子）といい、上部ＭＱＷ層を第２センサ素子（ＱＷＩＰ素子）ともいう。 Here, the two-wavelength QWIP is a lower contact layer, a lower multi quantum well (MQW) layer having sensitivity to one wavelength region, an intermediate contact layer, and an upper portion having sensitivity to other wavelength regions. The MQW layer and the upper contact layer are sequentially stacked. The lower MQW layer is referred to as a first sensor element (QWIP element), and the upper MQW layer is also referred to as a second sensor element (QWIP element).

そして、これらの３つのコンタクト層のそれぞれに接するように電極を取り付け、これらの３つの電極に読出回路を接続し、上部ＭＱＷ層又は下部ＭＱＷ層からの光電流信号（出力電流）を個別に読み出すようになっている。
この場合、各画素の表面上に３つのバンプ電極を形成し、中間コンタクト層に接続されたバンプ電極及び中間コンタクト層を介して、上部ＭＱＷ層及び下部ＭＱＷ層にバイアス電圧をかける。そして、第１スイッチをオンにし、第２スイッチをオフにして、下部コンタクト層に接続されたバンプ電極を介して下部ＭＱＷ層からの光電流信号を読み出すようになっている。また、第１スイッチをオフにし、第２スイッチをオンにして、上部コンタクト層に接続されたバンプ電極を介して上部ＭＱＷ層からの光電流信号を読み出すようになっている。 Then, an electrode is attached so as to be in contact with each of these three contact layers, a readout circuit is connected to these three electrodes, and a photocurrent signal (output current) from the upper MQW layer or the lower MQW layer is individually read out. It is like that.
In this case, three bump electrodes are formed on the surface of each pixel, and a bias voltage is applied to the upper MQW layer and the lower MQW layer via the bump electrode and the intermediate contact layer connected to the intermediate contact layer. Then, the first switch is turned on, the second switch is turned off, and the photocurrent signal from the lower MQW layer is read out via the bump electrode connected to the lower contact layer. Further, the first switch is turned off and the second switch is turned on so that the photocurrent signal from the upper MQW layer is read out via the bump electrode connected to the upper contact layer.

特許第３９４２２９６号公報Japanese Patent No. 3942296

ところで、上述のような赤外線イメージセンサにおいて、画素数を増大させて、より高精細な画像を取得できるようにしたい。
このため、画素数を増大させるために、各画素の面積を小さくすることが考えられる。
しかしながら、図９に示すように、読出回路に接続するために各画素の表面上に３つのバンプ電極が存在すると、各画素の小型化を図るのは困難である。 By the way, in the infrared image sensor as described above, it is desired to increase the number of pixels so that a higher definition image can be acquired.
For this reason, it is conceivable to reduce the area of each pixel in order to increase the number of pixels.
However, as shown in FIG. 9, if there are three bump electrodes on the surface of each pixel for connection to the readout circuit, it is difficult to reduce the size of each pixel.

そこで、図１０に示すように、下部コンタクト層を、多数配列された全画素を接続する共通コンタクト層とし、これを多数の画素が設けられている領域の外部に設けられた１つのバンプ電極に接続することが考えられる。これにより、各画素の表面上には２つのバンプ電極を形成すれば良くなる。
この場合、下部コンタクト層に接続されたバンプ電極、及び、上部コンタクト層に接続されたバンプ電極を介してバイアス電圧が供給され、中間コンタクト層に接続されたバンプ電極を介して光電流信号を取り出すようにする。 Therefore, as shown in FIG. 10, the lower contact layer is a common contact layer that connects all the pixels arranged in large numbers, and this is used as one bump electrode provided outside the region where the large number of pixels are provided. It is possible to connect. Thereby, it is only necessary to form two bump electrodes on the surface of each pixel.
In this case, a bias voltage is supplied through the bump electrode connected to the lower contact layer and the bump electrode connected to the upper contact layer, and a photocurrent signal is taken out through the bump electrode connected to the intermediate contact layer. Like that.

このため、下部コンタクト層に接続されたバンプ電極を、第１スイッチを介してバイアス電源に接続し、上部コンタクト層に接続されたバンプ電極を、第２スイッチを介してバイアス電源に接続する。そして、第１スイッチと第２スイッチとを交互にオンにし、上部ＭＱＷ層と下部ＭＱＷ層とに交互にバイアス電圧をかけるようにする。
また、中間コンタクト層に接続されたバンプ電極を、第３スイッチを介して読出回路に接続する。 For this reason, the bump electrode connected to the lower contact layer is connected to the bias power source via the first switch, and the bump electrode connected to the upper contact layer is connected to the bias power source via the second switch. Then, the first switch and the second switch are alternately turned on, and a bias voltage is alternately applied to the upper MQW layer and the lower MQW layer.
Further, the bump electrode connected to the intermediate contact layer is connected to the readout circuit via the third switch.

そして、第１スイッチをオンにし、第２スイッチをオフにして、下部コンタクト層とバイアス電源とを接続し、画素形成領域の外部に設けられたバンプ電極、及び、全画素に共通の下部コンタクト層を介して、全画素の下部ＭＱＷ層にバイアス電圧をかける。この状態で、第３スイッチをオンにして、中間コンタクト層に接続されたバンプ電極を介して下部ＭＱＷ層からの光電流信号を取り出す。 Then, the first switch is turned on, the second switch is turned off, the lower contact layer and the bias power source are connected, the bump electrode provided outside the pixel formation region, and the lower contact layer common to all pixels A bias voltage is applied to the lower MQW layer of all the pixels through. In this state, the third switch is turned on to take out a photocurrent signal from the lower MQW layer via the bump electrode connected to the intermediate contact layer.

一方、第１スイッチをオフにし、第２スイッチをオンにして、上部コンタクト層とバイアス電源とを接続し、上部コンタクト層に接続されたバンプ電極、及び、上部コンタクト層を介して、各画素の上部ＭＱＷ層にバイアス電圧をかける。この状態で、第３スイッチをオンにして、中間コンタクト層に接続されたバンプ電極を介して上部ＭＱＷ層からの光電流信号を取り出す。 On the other hand, the first switch is turned off, the second switch is turned on, the upper contact layer and the bias power source are connected, and the bump electrode connected to the upper contact layer and the upper contact layer are connected to each pixel. A bias voltage is applied to the upper MQW layer. In this state, the third switch is turned on to take out a photocurrent signal from the upper MQW layer through the bump electrode connected to the intermediate contact layer.

ところで、このような赤外線イメージセンサでは、全画素に共通の下部コンタクト層を用いているため、欠陥画素（短絡など）があると、その欠陥画素だけでなく、隣接画素においても異常な電流が流れてしまい、信号の読み取りを正常に行なえない場合があることがわかった。
つまり、各画素の下部に位置する第１センサ素子（下部ＭＱＷ層）を動作させずに、上部に位置する第２センサ素子（上部ＭＱＷ層）を動作させて、第２センサ素子の出力電流のみを読み出す場合、図１１に示すように、全画素に共通の第１スイッチをオフにし、画素毎に設けられた第２スイッチをオンにする。 By the way, since such an infrared image sensor uses a common lower contact layer for all pixels, if there is a defective pixel (such as a short circuit), an abnormal current flows not only in the defective pixel but also in an adjacent pixel. As a result, it has been found that there are cases where the signal cannot be read normally.
That is, only the output current of the second sensor element is operated by operating the second sensor element (upper MQW layer) positioned above without operating the first sensor element (lower MQW layer) positioned below each pixel. As shown in FIG. 11, the first switch common to all the pixels is turned off, and the second switch provided for each pixel is turned on.

図１１中、左側に示すように、欠陥画素を含まない正常な領域では、各画素において、バイアス電源に接続された上部コンタクト層側が負電位になり、読出回路に接続された中間コンタクト層側が正電位になる。そして、両者の電位差によって、第２センサ素子にバイアス電圧がかかり、第２センサ素子で生じた光電流信号（信号電流）を出力電流として読み出すことができる。 As shown on the left side in FIG. 11, in a normal region that does not include a defective pixel, in each pixel, the upper contact layer side connected to the bias power supply has a negative potential, and the intermediate contact layer side connected to the readout circuit has a positive potential. Become potential. A bias voltage is applied to the second sensor element due to the potential difference between the two, and a photocurrent signal (signal current) generated in the second sensor element can be read as an output current.

この場合、第１センサ素子は全画素に共通の下部コンタクト層に接続されているが、第１スイッチがオフになっており、バイアス電源（ここでは負電位）とは切り離されている。このため、隣接画素の第１センサ素子間はほぼ同電位に保たれ、第１センサ素子には電流は流れない。
したがって、バイアス電源に接続された第２センサ素子で生じた光電流信号のみが出力電流として読出回路へ出力されることになり、第２センサ素子で生じた光電流信号によるイメージ画像（イメージ情報）を得ることができる。 In this case, the first sensor element is connected to the lower contact layer common to all the pixels, but the first switch is turned off and is disconnected from the bias power source (here, a negative potential). For this reason, the first sensor elements of adjacent pixels are maintained at substantially the same potential, and no current flows through the first sensor elements.
Accordingly, only the photocurrent signal generated by the second sensor element connected to the bias power source is output as an output current to the readout circuit, and an image image (image information) by the photocurrent signal generated by the second sensor element. Can be obtained.

これに対し、図１１中、右側に示すように、第２センサ素子の一部に短絡などの欠陥が存在する欠陥画素を含む領域では、欠陥画素の第２センサ素子の両端の電位差がほとんど０になってしまう（信号電流による電圧降下が起こらない）。この結果、この欠陥画素では中間コンタクト層側も負電位となってしまう。
一方、この欠陥画素に隣接する正常な画素では、中間コンタクト層側は正電位になっている。このため、隣接画素の第１センサ素子間に電位差が生じてしまい、正常な画素に含まれる第１センサ素子から欠陥画素に含まれる第１センサ素子へ電流が流れてしまうことになる。 On the other hand, as shown on the right side in FIG. 11, in a region including a defective pixel in which a defect such as a short circuit exists in a part of the second sensor element, the potential difference between both ends of the second sensor element of the defective pixel is almost zero. (No voltage drop occurs due to signal current). As a result, in this defective pixel, the intermediate contact layer side also has a negative potential.
On the other hand, in a normal pixel adjacent to the defective pixel, the intermediate contact layer side has a positive potential. For this reason, a potential difference is generated between the first sensor elements of adjacent pixels, and a current flows from the first sensor element included in the normal pixel to the first sensor element included in the defective pixel.

この結果、欠陥画素に隣接する正常な画素において、第２センサ素子の出力電流以外の余計な電流が流れてしまう。このため、短絡などが存在する欠陥画素だけでなく、これに隣接する正常な画素においても、第２センサ素子の出力電流として異常な出力電流が読出回路へ出力されてしまうことになる。
また、上述のように、正常な画素に含まれる第１センサ素子から欠陥画素に含まれる第１センサ素子へ電流が流れることによって、負電位に下がった領域が、欠陥画素の周囲に拡がってしまうことになる。このため、第２センサ素子の出力電流として異常な出力電流が読出回路へ出力されてしまう領域も周囲に拡がってしまう。このように、１つの欠陥画素が存在するだけで広範囲の画素の出力電流に異常が生じてしまうことになる。この点、欠陥画素が孤立していれば隣接画素との置換処理によって対応できるが、広範囲に異常が生じてしまうと、このような処理によって補正を行なうことができない。 As a result, an extra current other than the output current of the second sensor element flows in a normal pixel adjacent to the defective pixel. For this reason, an abnormal output current is output to the readout circuit as an output current of the second sensor element not only in a defective pixel having a short circuit but also in a normal pixel adjacent thereto.
In addition, as described above, when a current flows from the first sensor element included in the normal pixel to the first sensor element included in the defective pixel, the region that has decreased to the negative potential spreads around the defective pixel. It will be. For this reason, a region where an abnormal output current is output to the readout circuit as the output current of the second sensor element also extends to the periphery. As described above, the presence of one defective pixel causes an abnormality in the output current of a wide range of pixels. In this regard, if a defective pixel is isolated, it can be dealt with by a replacement process with an adjacent pixel. However, if an abnormality occurs in a wide range, correction cannot be performed by such a process.

特に、画素の微細化を進めると、上部ＭＱＷ層を加工し、狭い領域に配線を形成することになるため、短絡などの欠陥が生じやすく、イメージセンサの生産性を向上させるのが難しい。
そこで、たとえ短絡などを生じた欠陥画素が存在したとしても、その周囲に異常な出力電流が出力される領域が拡がらないようにして、イメージセンサの生産性を向上させたい。 In particular, when the pixel is further miniaturized, the upper MQW layer is processed and wiring is formed in a narrow region. Therefore, defects such as a short circuit are likely to occur, and it is difficult to improve the productivity of the image sensor.
Therefore, even if there is a defective pixel that causes a short circuit or the like, it is desired to improve the productivity of the image sensor by preventing the area around which the abnormal output current is output from expanding.

このため、本イメージセンサは、第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、第１光導電体型素子及び第２光導電体型素子に接続された出力電極と、複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、出力電極と共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、第１光伝導体型素子を挟む第１コンタクト層と、第２光伝導体型素子を挟む第２コンタクト層と、第１コンタクト層の一方と第２コンタクト層の一方との間に設けられ、出力電極に直接接続され、一方の第１コンタクト層と導電型が異なる半導体層とを備え、整流素子は、一方の第１コンタクト層と、半導体層とによって構成されることを要件とする。
また、本イメージセンサは、第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、第１光導電体型素子及び第２光導電体型素子に接続された出力電極と、複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、出力電極と共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、第１光伝導体型素子を挟む第１コンタクト層と、第２光伝導体型素子を挟む第２コンタクト層と、第１コンタクト層の一方と第２コンタクト層の一方との間に設けられ、出力電極に接続され、一方の第１コンタクト層よりも禁制帯の幅が狭い材料からなる半導体層とを備え、整流素子は、一方の第１コンタクト層と、半導体層とによって構成されることを要件とする。 For this reason, the image sensor includes a plurality of pixels including a first photoconductor element and a second photoconductor element, an output electrode connected to the first photoconductor element and the second photoconductor element, Provided between the common electrode connected to the first photoconductive element included in each of the plurality of pixels, the output electrode, and the common electrode, and prevents a current flowing in the direction opposite to the direction of the current flowing during operation. A rectifying element, a first contact layer sandwiching the first photoconductor element, a second contact layer sandwiching the second photoconductor element, and between one of the first contact layer and one of the second contact layers A first contact layer and a semiconductor layer having a different conductivity type, and the rectifying element is constituted by the first contact layer and the semiconductor layer. To do.
The image sensor includes a plurality of pixels including a first photoconductor element and a second photoconductor element, an output electrode connected to the first photoconductor element and the second photoconductor element, and a plurality of pixels. Are provided between the common electrode connected to the first photoconductive element included in each of the pixels, the output electrode, and the common electrode, and prevent a current flowing in the direction opposite to the direction of the current flowing during operation from flowing. Provided between the rectifier element, the first contact layer sandwiching the first photoconductor element, the second contact layer sandwiching the second photoconductor element, and one of the first contact layer and one of the second contact layers And a semiconductor layer made of a material having a forbidden band narrower than that of one of the first contact layers, and the rectifying element includes one of the first contact layer and the semiconductor layer. Is a requirement.

本イメージセンサは、センサ素子アレイと、センサ素子アレイに接続された信号処理回路とを備え、センサ素子アレイが、第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、第１光導電体型素子及び第２光導電体型素子に接続された出力電極と、複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、出力電極と共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、第１光伝導体型素子を挟む第１コンタクト層と、第２光伝導体型素子を挟む第２コンタクト層と、第１コンタクト層の一方と第２コンタクト層の一方との間に設けられ、出力電極に直接接続され、一方の第１コンタクト層と導電型が異なる半導体層とを備え、整流素子は、一方の第１コンタクト層と、半導体層とによって構成されることを要件とする。
また、本イメージセンサは、センサ素子アレイと、センサ素子アレイに接続された信号処理回路とを備え、センサ素子アレイが、第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、第１光導電体型素子及び第２光導電体型素子に接続された出力電極と、複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、出力電極と共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、第１光伝導体型素子を挟む第１コンタクト層と、第２光伝導体型素子を挟む第２コンタクト層と、第１コンタクト層の一方と第２コンタクト層の一方との間に設けられ、出力電極に接続され、一方の第１コンタクト層よりも禁制帯の幅が狭い材料からなる半導体層とを備え、整流素子は、一方の第１コンタクト層と、半導体層とによって構成されることを要件とする。 The image sensor includes a sensor element array and a signal processing circuit connected to the sensor element array, and the sensor element array includes a plurality of pixels including a first photoconductor element and a second photoconductor element; An output electrode connected to the first photoconductor element and the second photoconductor element, a common electrode connected to the first photoconductor element included in each of the plurality of pixels, and an output electrode and a common electrode A rectifying element that is provided between the first photoconductive element and a second rectifier element that sandwiches the second photoconductor element; a rectifying element that prevents current flowing in a direction opposite to the direction of current flowing during operation; a first contact layer that sandwiches the first photoconductor element; A rectifying element comprising: a contact layer; a semiconductor layer provided between one of the first contact layers and one of the second contact layers, directly connected to the output electrode, and having a conductivity type different from that of the first contact layer; Is one of the first And Ntakuto layer, which requires that constituted by the semiconductor layer.
The image sensor includes a sensor element array and a signal processing circuit connected to the sensor element array, and the sensor element array includes a plurality of pixels including a first photoconductor element and a second photoconductor element. An output electrode connected to the first photoconductor element and the second photoconductor element, a common electrode connected to the first photoconductor element included in each of the plurality of pixels, an output electrode, and a common electrode A rectifying element that prevents current flowing in a direction opposite to the direction of current flowing during operation, a first contact layer that sandwiches the first photoconductor element, and a second photoconductor element A semiconductor comprising a second contact layer, a material provided between one of the first contact layers and one of the second contact layers, connected to the output electrode, and having a narrower forbidden band than the first contact layer With layers Element is a first contact layer on one, and requirements to be constituted by a semiconductor layer.

したがって、本イメージセンサによれば、たとえ短絡などを生じた欠陥画素が存在したとしても、その周囲に異常な出力電流が出力される領域が拡がらないようにすることができ、イメージセンサの生産性を向上させることができるという利点がある。 Therefore, according to the present image sensor, even if there is a defective pixel that has caused a short circuit or the like, it is possible to prevent an area where an abnormal output current is output from expanding around the defective pixel. There is an advantage that the performance can be improved.

本実施形態にかかるイメージセンサの構成を示す模式図である。It is a schematic diagram which shows the structure of the image sensor concerning this embodiment. 本実施形態にかかるイメージセンサによる作用・効果を説明するための図である。It is a figure for demonstrating the effect | action and effect by the image sensor concerning this embodiment. 本実施形態にかかるイメージセンサの信号処理回路アレイに含まれる回路の構成を示す図である。It is a figure which shows the structure of the circuit contained in the signal processing circuit array of the image sensor concerning this embodiment. 本実施形態にかかるイメージセンサの信号処理回路アレイに含まれる回路の構成を示す図である。It is a figure which shows the structure of the circuit contained in the signal processing circuit array of the image sensor concerning this embodiment. 本実施形態にかかるイメージセンサの動作を説明するためのタイムチャートである。It is a time chart for demonstrating operation | movement of the image sensor concerning this embodiment. 本実施形態にかかるイメージセンサのセンサ素子アレイの半導体積層構造を示す模式的断面図である。It is a typical sectional view showing the semiconductor lamination structure of the sensor element array of the image sensor concerning this embodiment. （Ａ）〜（Ｉ）は、本実施形態にかかるイメージセンサのセンサ素子アレイの製造方法を説明するための模式的断面図である。(A)-(I) are typical sectional drawings for demonstrating the manufacturing method of the sensor element array of the image sensor concerning this embodiment. 本実施形態にかかるイメージセンサのセンサ素子アレイの半導体積層構造の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of the semiconductor laminated structure of the sensor element array of the image sensor concerning this embodiment. 従来の赤外線イメージセンサの構成を示す模式図である。It is a schematic diagram which shows the structure of the conventional infrared image sensor. 本実施形態にかかるイメージセンサの創案過程で提案されたイメージセンサの構成を示す模式図である。It is a schematic diagram which shows the structure of the image sensor proposed in the creation process of the image sensor concerning this embodiment. イメージセンサの課題を説明するための図である。It is a figure for demonstrating the subject of an image sensor.

以下、図面により、本実施形態にかかるイメージセンサについて、図１〜図８を参照しながら説明する。
本イメージセンサは、入射光（入射光量）に応じて光電流信号を発生する光検出素子を含む複数の画素が二次元的に配列されているイメージセンサ（二次元アレイセンサ）であって、同一画素で複数の波長域に感度を持つ素子構造を有する多波長イメージセンサである。 Hereinafter, the image sensor according to the present embodiment will be described with reference to FIGS.
This image sensor is an image sensor (two-dimensional array sensor) in which a plurality of pixels including a photodetection element that generates a photocurrent signal according to incident light (incident light amount) is two-dimensionally arranged. This is a multi-wavelength image sensor having an element structure having sensitivity in a plurality of wavelength regions in pixels.

特に、本イメージセンサは、量子井戸型赤外線フォトディテクタ（ＱＷＩＰ；Quantum Well Infrared Photodetector；量子井戸型光検出器）によって各画素を構成した赤外線イメージセンサである。
本赤外線イメージセンサは、図１に示すように、複数の画素１を備えるセンサ素子アレイ２と、複数の画素１のそれぞれに接続された信号処理回路アレイ（信号処理回路）３とを備えるアレイセンサ（撮像装置）である。そして、センサ素子アレイ２と信号処理回路アレイ３とは、導電性の金属バンプ電極（ここではＩｎバンプ電極）４Ａ〜４Ｃを介して接続されている。なお、センサ素子アレイ２を、赤外線焦点面アレイ（ＩＲＦＰＡ；Infrared focal plane array）、あるいは、ＱＷＩＰ焦点面アレイ（ＱＷＩＰ−ＦＰＡ）ともいう。 In particular, this image sensor is an infrared image sensor in which each pixel is configured by a quantum well infrared photodetector (QWIP).
As shown in FIG. 1, this infrared image sensor includes an array sensor including a sensor element array 2 including a plurality of pixels 1 and a signal processing circuit array (signal processing circuit) 3 connected to each of the plurality of pixels 1. (Imaging device). The sensor element array 2 and the signal processing circuit array 3 are connected via conductive metal bump electrodes (here, In bump electrodes) 4A to 4C. The sensor element array 2 is also referred to as an infrared focal plane array (IRFPA) or a QWIP focal plane array (QWIP-FPA).

以下、光検出素子（センサ素子）として２つの波長域に感度を持つ素子構造を有する２波長ＱＷＩＰを含む複数の画素が二次元的に配列されている２波長ＩＲＦＰＡを例に挙げて説明する。
本２波長ＩＲＦＰＡは、図１に示すように、下部コンタクト層５、一の波長域に対して感度を持つ下部多重量子井戸（ＭＱＷ；Multi Quantum Well）層６、中間コンタクト層７、他の波長域に対して感度を持つ上部ＭＱＷ層８、上部コンタクト層９を順に積層させた半導体積層構造を含むものとして構成される。 Hereinafter, a two-wavelength IRFPA in which a plurality of pixels including a two-wavelength QWIP having an element structure having sensitivity in two wavelength regions as a light detection element (sensor element) is two-dimensionally arranged will be described as an example.
As shown in FIG. 1, the two-wavelength IRFPA includes a lower contact layer 5, a lower multi quantum well (MQW) layer 6 having sensitivity to one wavelength region, an intermediate contact layer 7, and other wavelengths. The semiconductor device includes a semiconductor multilayer structure in which an upper MQW layer 8 and an upper contact layer 9 having a sensitivity to a region are sequentially stacked.

つまり、本２波長ＩＲＦＰＡは、全画素に共通の下部コンタクト層５上に、下部ＭＱＷ層６、中間コンタクト層７、上部ＭＱＷ層８、上部コンタクト層９を順に積層させてなる複数の画素１が形成された構造になっている。なお、上部ＭＱＷ層８及び下部ＭＱＷ層６が光吸収部であり、これらは互いに吸収域が異なる。
ここで、下部ＭＱＷ層６又は上部ＭＱＷ層８の光応答波長は量子準位間のエネルギー差に依存する。このため、下部ＭＱＷ層又は上部ＭＱＷ層を構成する井戸層の厚さと障壁層のエネルギー高さ（これは障壁層の材料・組成によって変化する）によって、光応答波長［一の波長域（吸収域）又は他の波長域（吸収域）］が定まる。 In other words, this two-wavelength IRFPA has a plurality of pixels 1 in which a lower MQW layer 6, an intermediate contact layer 7, an upper MQW layer 8, and an upper contact layer 9 are sequentially stacked on a lower contact layer 5 common to all pixels. It has a formed structure. The upper MQW layer 8 and the lower MQW layer 6 are light absorbing portions, and these have different absorption regions.
Here, the optical response wavelength of the lower MQW layer 6 or the upper MQW layer 8 depends on the energy difference between the quantum levels. Therefore, depending on the thickness of the well layer constituting the lower MQW layer or the upper MQW layer and the energy height of the barrier layer (which varies depending on the material and composition of the barrier layer), the optical response wavelength [one wavelength region (absorption region) ) Or other wavelength region (absorption region)].

ここでは、上部ＭＱＷ層８及び下部ＭＱＷ層６は、それぞれ、その量子井戸構造によって光応答ピーク波長として５μｍ、８．５μｍが標準として得られるように設定されている。
なお、ＭＱＷ層６，８は、入射される光（ここでは赤外線）に応じて抵抗値が変化する抵抗体と見ることができるため、光伝導体型素子ともいう。また、ＭＱＷ層６，８は、赤外線フォトディテクタともいう。また、ＭＱＷ層６，８をコンタクト層５，７，９で挟んだ構造を、ＱＷＩＰ又はＱＷＩＰ素子ともいう。さらに、下部ＭＱＷ層６は第１センサ素子（第１光伝導体型素子）ともいい、上部ＭＱＷ層８は第２センサ素子（第２光伝導体型素子）ともいう。また、下部コンタクト層５は、複数の画素１のそれぞれに含まれる下部ＭＱＷ層６の全てに接続されているため、共通コンタクト層ともいう。また、下部コンタクト層５は、複数の画素１が設けられている画素形成領域の外部（外周部）まで延びており、後述するように、各画素１の下部ＭＱＷ層６にバイアス電圧を供給するための配線としても機能するため、共通配線ともいう。 Here, the upper MQW layer 8 and the lower MQW layer 6 are set so that the photoresponse peak wavelengths of 5 μm and 8.5 μm can be obtained as standard by the quantum well structure, respectively.
Note that the MQW layers 6 and 8 can be regarded as resistors whose resistance values change according to incident light (infrared rays in this case), and are also referred to as photoconductor elements. The MQW layers 6 and 8 are also called infrared photodetectors. A structure in which the MQW layers 6 and 8 are sandwiched between the contact layers 5, 7, and 9 is also referred to as a QWIP or a QWIP element. Further, the lower MQW layer 6 is also referred to as a first sensor element (first photoconductor element), and the upper MQW layer 8 is also referred to as a second sensor element (second photoconductor element). The lower contact layer 5 is also referred to as a common contact layer because it is connected to all of the lower MQW layers 6 included in each of the plurality of pixels 1. Further, the lower contact layer 5 extends to the outside (outer periphery) of the pixel formation region where the plurality of pixels 1 are provided, and supplies a bias voltage to the lower MQW layer 6 of each pixel 1 as will be described later. It also functions as a wiring for the purpose, and is also called a common wiring.

特に、本実施形態では、中間コンタクト層７は、下部ＭＱＷ層６に接する下側コンタクト層７Ａと、上部ＭＱＷ層８に接する上側コンタクト層７Ｃと、これらの下側コンタクト層７Ａと上側コンタクト層７Ｃとの間に設けられ、下側コンタクト層７Ａ及び上側コンタクト層７Ｃと導電型が異なる（逆導電型の）半導体層７Ｂとを積層させた構造になっている。つまり、半導体層７Ｂは、上側コンタクト層７Ｃを介して上部ＭＱＷ層８に接続されており、下側コンタクト層７Ａを介して下部ＭＱＷ層６に接続されている。 In particular, in the present embodiment, the intermediate contact layer 7 includes the lower contact layer 7A in contact with the lower MQW layer 6, the upper contact layer 7C in contact with the upper MQW layer 8, and the lower contact layer 7A and the upper contact layer 7C. Between the lower contact layer 7A and the upper contact layer 7C and a semiconductor layer 7B having a different conductivity type (reverse conductivity type). That is, the semiconductor layer 7B is connected to the upper MQW layer 8 via the upper contact layer 7C, and is connected to the lower MQW layer 6 via the lower contact layer 7A.

なお、下部ＭＱＷ層６を挟むコンタクト層、即ち、下部コンタクト層５と中間コンタクト層７に含まれる下側コンタクト層７Ａを、第１コンタクト層ともいう。また、上部ＭＱＷ層８を挟むコンタクト層、即ち、上部コンタクト層９と中間コンタクト層７に含まれる上側コンタクト層７Ｃを、第２コンタクト層ともいう。
具体的には、本実施形態では、ＧａＡｓ基板１０上に、ｉ−ＧａＡｓ層１１、ｎ型ＧａＡｓ下部コンタクト層５、ＡｌＧａＡｓ／ＧａＡｓ下部ＭＱＷ層６、ＧａＡｓ中間コンタクト層７（ｎ型ＧａＡｓ下側コンタクト層７Ａ、ｐ型ＧａＡｓ層７Ｂ、ｎ型ＧａＡｓ上側コンタクト層７Ｃ）、ＡｌＧａＡｓ／ＩｎＧａＡｓ上部ＭＱＷ層８、ｎ型ＧａＡｓ上部コンタクト層９を順に積層させた構造になっている。 The contact layer sandwiching the lower MQW layer 6, that is, the lower contact layer 7A included in the lower contact layer 5 and the intermediate contact layer 7 is also referred to as a first contact layer. The contact layer sandwiching the upper MQW layer 8, that is, the upper contact layer 7C included in the upper contact layer 9 and the intermediate contact layer 7 is also referred to as a second contact layer.
Specifically, in this embodiment, an i-GaAs layer 11, an n-type GaAs lower contact layer 5, an AlGaAs / GaAs lower MQW layer 6, a GaAs intermediate contact layer 7 (an n-type GaAs lower contact) are formed on a GaAs substrate 10. The layer 7A, the p-type GaAs layer 7B, the n-type GaAs upper contact layer 7C), the AlGaAs / InGaAs upper MQW layer 8, and the n-type GaAs upper contact layer 9 are sequentially stacked.

なお、ＡｌＧａＡｓ／ＧａＡｓ下部ＭＱＷ層６は、ＡｌＧａＡｓ障壁層６ＡとＧａＡｓ井戸層６Ｂとからなる量子井戸を多数繰り返した構造になっている（図６、図８参照）。同様に、ＡｌＧａＡｓ／ＩｎＧａＡｓ上部ＭＱＷ層８は、ＡｌＧａＡｓ障壁層８ＡとＩｎＧａＡｓ井戸層８Ｂとからなる量子井戸を多数繰り返した構造になっている（図６、図８参照）。 The AlGaAs / GaAs lower MQW layer 6 has a structure in which a number of quantum wells composed of an AlGaAs barrier layer 6A and a GaAs well layer 6B are repeated (see FIGS. 6 and 8). Similarly, the AlGaAs / InGaAs upper MQW layer 8 has a structure in which a number of quantum wells composed of an AlGaAs barrier layer 8A and an InGaAs well layer 8B are repeated (see FIGS. 6 and 8).

このように、本実施形態では、２つのＭＱＷ層６，８のそれぞれをｎ型コンタクト層５，７Ａ，７Ｃ，９で挟み、２つのＭＱＷ層６，８の間に設けられるｎ型コンタクト層７Ａ，７Ｃの間にこれらのコンタクト層７Ａ，７Ｃとは逆導電型のｐ型半導体層７Ｂを設けた構造になっている。
また、上部コンタクト層９、中間コンタクト層７、下部コンタクト層５のそれぞれにオーミック電極１２Ａ，１２Ｂ，１２Ｃが取り付けられている。これらの３つのオーミック電極１２Ａ，１２Ｂ，１２Ｃには、配線１３Ａ，１３Ｂ，１３Ｃ及びバンプ電極４Ａ，４Ｂ，４Ｃを介して信号処理回路アレイ３が接続されている。これにより、上部ＭＱＷ層８又は下部ＭＱＷ層６の量子井戸内で光吸収によって基底準位から励起準位へと光励起された電子を、上部ＭＱＷ層８又は下部ＭＱＷ層６にバイアス電圧を加えることで量子井戸外へ取り出し、光電流を発生させる。そして、信号処理回路アレイ３に含まれる読出回路１４（図４参照）によって、上部ＭＱＷ層８又は下部ＭＱＷ層６からの光電流信号（出力電流）を個別に読み出すようになっている。 As described above, in this embodiment, each of the two MQW layers 6 and 8 is sandwiched between the n-type contact layers 5, 7 A, 7 C, and 9, and the n-type contact layer 7 A provided between the two MQW layers 6 and 8. , 7C, a p-type semiconductor layer 7B having a conductivity type opposite to that of the contact layers 7A, 7C is provided.
In addition, ohmic electrodes 12A, 12B, and 12C are attached to the upper contact layer 9, the intermediate contact layer 7, and the lower contact layer 5, respectively. The signal processing circuit array 3 is connected to these three ohmic electrodes 12A, 12B, and 12C via wirings 13A, 13B, and 13C and bump electrodes 4A, 4B, and 4C. As a result, a bias voltage is applied to the upper MQW layer 8 or the lower MQW layer 6 by electrons photoexcited from the ground level to the excited level by light absorption in the quantum well of the upper MQW layer 8 or the lower MQW layer 6. To take out the quantum well and generate a photocurrent. The readout circuit 14 (see FIG. 4) included in the signal processing circuit array 3 individually reads out photocurrent signals (output currents) from the upper MQW layer 8 or the lower MQW layer 6.

特に、本実施形態では、各画素１の表面上に２つのバンプ電極４Ａ，４Ｂが設けられており、画素形成領域の外部に１つのバンプ電極４Ｃが設けられている。このようにして、各画素１の表面上のバンプ電極の数を減らして各画素１の小型化を図っている。
そして、各画素１の表面上に形成された一方のバンプ電極４Ａと、上部コンタクト層９上に形成されたオーミック電極１２Ａとが、配線１３Ａによって接続されている。また、各画素１の表面上に形成された他方のバンプ電極４Ｂと、中間コンタクト層７に含まれる半導体層７Ｂ上に形成されたオーミック電極１２Ｂとが、配線１３Ｂによって接続されている。さらに、画素形成領域の外部に設けられた１つのバンプ電極４Ａと、全画素１に共通の下部コンタクト層５上に形成されたオーミック電極１２Ｃとが、配線１３Ｃによって接続されている。 In particular, in this embodiment, two bump electrodes 4A and 4B are provided on the surface of each pixel 1, and one bump electrode 4C is provided outside the pixel formation region. In this manner, the number of bump electrodes on the surface of each pixel 1 is reduced to reduce the size of each pixel 1.
Then, one bump electrode 4A formed on the surface of each pixel 1 and the ohmic electrode 12A formed on the upper contact layer 9 are connected by a wiring 13A. Further, the other bump electrode 4B formed on the surface of each pixel 1 and the ohmic electrode 12B formed on the semiconductor layer 7B included in the intermediate contact layer 7 are connected by a wiring 13B. Further, one bump electrode 4A provided outside the pixel formation region and an ohmic electrode 12C formed on the lower contact layer 5 common to all the pixels 1 are connected by a wiring 13C.

また、画素形成領域の外部に設けられた１つのバンプ電極４Ｃは、信号処理回路アレイ３に含まれるバイアス電圧供給回路１６（図３参照）内の第１スイッチ１５に接続されている。つまり、第１スイッチ１５を切り替えることで、バイアス電圧供給回路１６から供給されるバイアス電圧が、オーミック電極１２Ｃ及び下部コンタクト層５を介して、下部ＭＱＷ層６に供給されるようになっている。ここでは、第１スイッチ１５は共通配線としての下部コンタクト層５に接続されているため、第１スイッチ１５を切り替えることで、全画素１に含まれる下部ＭＱＷ層６に対するバイアス電圧の供給が一括して行なわれるようになっている。このため、下部コンタクト層５に接続されたオーミック電極１２Ｃは、バイアス電圧を供給するために用いられるため、バイアス電極（バイアス供給用電極；下部ＭＱＷ駆動電極）ともいう。また、下部コンタクト層５に接続されたオーミック電極１２Ｃは、複数の画素１のそれぞれに含まれる下部ＭＱＷ層６の全てにバイアス電圧を供給するために用いられるため、共通電極ともいう。 One bump electrode 4C provided outside the pixel formation region is connected to the first switch 15 in the bias voltage supply circuit 16 (see FIG. 3) included in the signal processing circuit array 3. That is, by switching the first switch 15, the bias voltage supplied from the bias voltage supply circuit 16 is supplied to the lower MQW layer 6 via the ohmic electrode 12 </ b> C and the lower contact layer 5. Here, since the first switch 15 is connected to the lower contact layer 5 as a common wiring, the bias voltage is supplied to the lower MQW layer 6 included in all the pixels 1 by switching the first switch 15. To be performed. For this reason, since the ohmic electrode 12C connected to the lower contact layer 5 is used to supply a bias voltage, it is also referred to as a bias electrode (bias supply electrode; lower MQW drive electrode). The ohmic electrode 12C connected to the lower contact layer 5 is also referred to as a common electrode because it is used to supply a bias voltage to all of the lower MQW layers 6 included in each of the plurality of pixels 1.

また、各画素１の表面上に形成された一方のバンプ電極４Ａは、信号処理回路アレイ３に含まれるバイアス電圧供給回路１６（図３参照）内の第２スイッチ１７に接続されている。つまり、第２スイッチ１７を切り替えることで、バイアス電圧供給回路１６から供給されるバイアス電圧が、オーミック電極１２Ａ及び上部コンタクト層９を介して、上部ＭＱＷ層８に供給されるようになっている。このため、上部コンタクト層９に接続されたオーミック電極１２Ａは、バイアス電圧を供給するために用いられるため、バイアス電極（バイアス供給用電極；上部ＭＱＷ駆動電極）ともいう。 One bump electrode 4A formed on the surface of each pixel 1 is connected to a second switch 17 in a bias voltage supply circuit 16 (see FIG. 3) included in the signal processing circuit array 3. That is, by switching the second switch 17, the bias voltage supplied from the bias voltage supply circuit 16 is supplied to the upper MQW layer 8 via the ohmic electrode 12A and the upper contact layer 9. For this reason, since the ohmic electrode 12A connected to the upper contact layer 9 is used to supply a bias voltage, it is also referred to as a bias electrode (bias supply electrode; upper MQW drive electrode).

さらに、各画素１の表面上に形成された他方のバンプ電極４Ｂは、信号処理回路アレイ３に含まれ、光電流信号を読出回路１４（図４参照）に入力するために画素毎に設けられた入力回路１９（図３参照）内の第３スイッチ１８に接続されている。つまり、第３スイッチ１８を切り替えることで、上部ＭＱＷ層８又は下部ＭＱＷ層６に流れる光電流信号が、出力電流として、中間コンタクト層７に含まれる半導体層７Ｂに接続されたオーミック電極１２Ｂを介して、信号処理回路アレイ３に含まれる入力回路１９へ出力されるようになっている。このため、中間コンタクト層７に含まれる半導体層７Ｂ上に形成されたオーミック電極１２Ｂは、上部ＭＱＷ層８又は下部ＭＱＷ層６に流れる光電流信号を出力電流として出力するために用いられるため、出力電極（信号取出用電極）ともいう。また、第３スイッチ１８は、上部ＭＱＷ層８又は下部ＭＱＷ層６に流れる光電流信号を出力電流として出力するために用いられるため、出力スイッチともいう。また、第３スイッチ１８は、入力回路１９に光電流信号を入力するために用いられるため、入力ゲートともいう。 Further, the other bump electrode 4B formed on the surface of each pixel 1 is included in the signal processing circuit array 3 and provided for each pixel in order to input a photocurrent signal to the readout circuit 14 (see FIG. 4). Connected to the third switch 18 in the input circuit 19 (see FIG. 3). That is, by switching the third switch 18, the photocurrent signal flowing through the upper MQW layer 8 or the lower MQW layer 6 is output as an output current via the ohmic electrode 12B connected to the semiconductor layer 7B included in the intermediate contact layer 7. Thus, the signal is output to the input circuit 19 included in the signal processing circuit array 3. Therefore, the ohmic electrode 12B formed on the semiconductor layer 7B included in the intermediate contact layer 7 is used to output a photocurrent signal flowing in the upper MQW layer 8 or the lower MQW layer 6 as an output current. Also referred to as an electrode (signal extraction electrode). The third switch 18 is also referred to as an output switch because it is used to output a photocurrent signal flowing through the upper MQW layer 8 or the lower MQW layer 6 as an output current. The third switch 18 is also referred to as an input gate because it is used to input a photocurrent signal to the input circuit 19.

なお、半導体層７Ｂは、上側コンタクト層７Ｃを介して上部ＭＱＷ層８に接続されており、下側コンタクト層７Ａを介して下部ＭＱＷ層６に接続されているため、この半導体層７Ｂ上に形成されたオーミック電極１２Ｂは、上部ＭＱＷ層８及び下部ＭＱＷ層６に接続されていることになる。
ところで、本実施形態では、上述のように、中間コンタクト層７が、下側コンタクト層７Ａと、上側コンタクト層７Ｃと、これらと導電型が異なる半導体層７Ｂとを積層させた構造になっており、半導体層７Ｂに出力電極１２Ｂが取り付けられている。 The semiconductor layer 7B is connected to the upper MQW layer 8 via the upper contact layer 7C, and is connected to the lower MQW layer 6 via the lower contact layer 7A. Therefore, the semiconductor layer 7B is formed on the semiconductor layer 7B. The ohmic electrode 12B thus formed is connected to the upper MQW layer 8 and the lower MQW layer 6.
By the way, in this embodiment, as described above, the intermediate contact layer 7 has a structure in which the lower contact layer 7A, the upper contact layer 7C, and the semiconductor layer 7B having different conductivity types are stacked. The output electrode 12B is attached to the semiconductor layer 7B.

このように、中間コンタクト層７に含まれる下側コンタクト層７Ａと半導体層７Ｂとは導電型が異なるため、これらの層７Ａ，７Ｂによって、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子（ｐｎ接合ダイオード）２０（図２参照）が構成される。つまり、出力電極１２Ｂと共通電極１２Ｃとの間に、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子２０が設けられていることになる。 Thus, since the lower contact layer 7A and the semiconductor layer 7B included in the intermediate contact layer 7 have different conductivity types, a current in the direction opposite to the direction of current flowing during operation flows through these layers 7A and 7B. A rectifying element (pn junction diode) 20 (see FIG. 2) is constructed. That is, the rectifying element 20 is provided between the output electrode 12B and the common electrode 12C so as to prevent a current flowing in the direction opposite to the direction of the current flowing during operation.

このため、以下に説明するように、たとえ短絡などを生じた欠陥画素が存在したとしても、その周囲に異常な出力電流が出力される領域が拡がらないようにすることができる。
以下、図２に示すように、各画素１の第１センサ素子（下部ＭＱＷ層）６を動作させずに、第２センサ素子（上部ＭＱＷ層）８を動作させて、第２センサ素子８の出力電流のみを読み出す場合、全画素１に共通の第１スイッチ１５をオフにし、画素毎に設けられた第２スイッチ１７をオンにする場合を例に挙げて説明する。 Therefore, as described below, even if there is a defective pixel that causes a short circuit or the like, it is possible to prevent an area in which an abnormal output current is output from expanding.
Hereinafter, as shown in FIG. 2, the second sensor element (upper MQW layer) 8 is operated without operating the first sensor element (lower MQW layer) 6 of each pixel 1. In the case of reading only the output current, a case where the first switch 15 common to all the pixels 1 is turned off and the second switch 17 provided for each pixel is turned on will be described as an example.

図２中、左側に示すように、欠陥画素を含まない正常な領域では、各画素１において、第２スイッチ１７を介してバイアス源（−Ｖ）に接続された第２センサ素子８の一側（上部コンタクト層９側）が負電位になり、信号処理回路アレイ３の入力回路１９内の第３スイッチ１８に接続された第２センサ素子８の他側（中間コンタクト層７側）が正電位になる。そして、両者の電位差によって、第２センサ素子８にバイアス電圧がかかり、第２センサ素子８で生じた光電流信号（信号電流）を出力電流として読み出すことができる。 As shown on the left side in FIG. 2, in a normal region that does not include a defective pixel, one side of the second sensor element 8 connected to the bias source (−V) via the second switch 17 in each pixel 1. (Upper contact layer 9 side) becomes a negative potential, and the other side (intermediate contact layer 7 side) of the second sensor element 8 connected to the third switch 18 in the input circuit 19 of the signal processing circuit array 3 is a positive potential. become. A bias voltage is applied to the second sensor element 8 due to the potential difference between the two, and a photocurrent signal (signal current) generated in the second sensor element 8 can be read as an output current.

ここで、本実施形態では、第２センサ素子８に、中間コンタクト層７に含まれる上側コンタクト層７Ｃと半導体層７Ｂとによって構成されるｐｎ接合ダイオード２１が直列に接続された形となっており、ｐｎ接合ダイオード２１のｐ側（ｐ型半導体層７Ｂ側）に正電位、ｎ側（ｎ型上側コンタクト層７Ｃ側）に負電位を加えた順方向バイアス状態となっている。このため、第２センサ素子８の出力電流がそのまま流れることになる。 Here, in the present embodiment, a pn junction diode 21 constituted by the upper contact layer 7C and the semiconductor layer 7B included in the intermediate contact layer 7 is connected to the second sensor element 8 in series. The forward bias state is such that a positive potential is applied to the p side (p-type semiconductor layer 7B side) of the pn junction diode 21 and a negative potential is applied to the n-side (n-type upper contact layer 7C side). For this reason, the output current of the second sensor element 8 flows as it is.

この場合、第１センサ素子６は全画素１に共通の下部コンタクト層５に接続されているが、第１スイッチ１５がオフになっており、バイアス源（ここでは負電位；−Ｖ）とは切り離されている。このため、隣接画素１の第１センサ素子６間はほぼ同電位に保たれ、第１センサ素子６には電流は流れない。
したがって、バイアス源（−Ｖ）に接続された第２センサ素子８で生じた光電流信号のみが出力電流として第３スイッチ１８を介して読出回路１４へ出力されることになり、第２センサ素子８で生じた光電流信号によるイメージ情報を読み取ることができる。 In this case, the first sensor element 6 is connected to the lower contact layer 5 common to all the pixels 1, but the first switch 15 is turned off, and what is a bias source (here, negative potential; −V)? Is disconnected. For this reason, the first sensor elements 6 of the adjacent pixels 1 are maintained at substantially the same potential, and no current flows through the first sensor elements 6.
Therefore, only the photocurrent signal generated by the second sensor element 8 connected to the bias source (−V) is output as the output current to the readout circuit 14 via the third switch 18, and the second sensor element. The image information by the photocurrent signal generated in 8 can be read.

これに対し、図２中、右側に示すように、第２センサ素子８の一部に短絡などの欠陥が存在する欠陥画素を含む領域では、中間コンタクト層側が負電位になってしまう。つまり、欠陥画素を含む領域では、欠陥画素の第２センサ素子に接しているｎ型上側コンタクト層及びｐ型半導体層が負電位になってしまう。
一方、この欠陥画素に隣接する正常な画素１では、信号処理回路アレイ３の入力回路１９内の第３スイッチ１８に接続された第２センサ素子８の他側（中間コンタクト層７側；図２中、下側）は正電位になっている。つまり、第１センサ素子６に接している中間コンタクト層７に含まれるｎ型下側コンタクト層７Ａ及びｐ型半導体層７Ｂは正電位になっている。 On the other hand, as shown on the right side in FIG. 2, in the region including defective pixels in which a defect such as a short circuit exists in a part of the second sensor element 8, the intermediate contact layer side becomes a negative potential. That is, in the region including the defective pixel, the n-type upper contact layer and the p-type semiconductor layer that are in contact with the second sensor element of the defective pixel have a negative potential.
On the other hand, in the normal pixel 1 adjacent to the defective pixel, the other side of the second sensor element 8 connected to the third switch 18 in the input circuit 19 of the signal processing circuit array 3 (the intermediate contact layer 7 side; FIG. 2) The middle and lower sides are positive. That is, the n-type lower contact layer 7A and the p-type semiconductor layer 7B included in the intermediate contact layer 7 in contact with the first sensor element 6 are at a positive potential.

このため、隣接画素の第１センサ素子６間に電位差が生じてしまう。つまり、欠陥画素のｐ型半導体層７Ｂと欠陥画素に隣接する正常な画素１のｎ型下側コンタクト層との間に電位差が生じてしまう。
しかし、本実施形態では、欠陥画素１の第１センサ素子６にｐｎ接合ダイオード２０が直列に接続された形となっており、このｐｎ接合ダイオード２０のｐ側（ｐ型半導体層７Ｂ側）に負電位、ｎ側（ｎ型下側コンタクト層７Ａ側）に正電位を加えた逆方向バイアス状態となっている。このため、逆方向バイアス状態となっているｐｎ接合ダイオード２０によって、隣接画素１の第１センサ素子６間に流れる電流が遮断され、このダイオード部分で大部分の電位差がついた状態になり、隣接画素１の第１センサ素子６間にはほとんど電位差が生じなくなる。 For this reason, a potential difference occurs between the first sensor elements 6 of adjacent pixels. That is, a potential difference is generated between the p-type semiconductor layer 7B of the defective pixel and the n-type lower contact layer of the normal pixel 1 adjacent to the defective pixel.
However, in the present embodiment, a pn junction diode 20 is connected in series to the first sensor element 6 of the defective pixel 1, and on the p side (p type semiconductor layer 7B side) of the pn junction diode 20. A negative potential is in a reverse bias state in which a positive potential is applied to the n side (n-type lower contact layer 7A side). For this reason, the current flowing between the first sensor elements 6 of the adjacent pixels 1 is cut off by the pn junction diode 20 in the reverse bias state, and the most potential difference is applied to the diode portion. There is almost no potential difference between the first sensor elements 6 of the pixel 1.

この結果、隣接画素１の第１センサ素子６間に流れる電流、即ち、正常な画素１に含まれる第１センサ素子６から欠陥画素１に含まれる第１センサ素子６へ流れる電流が非常に抑制されることになる。
これにより、たとえ短絡などを生じた欠陥画素１が存在したとしても、その周囲に異常な出力電流が出力される領域が拡がらないようにすることができる。 As a result, the current flowing between the first sensor elements 6 of the adjacent pixels 1, that is, the current flowing from the first sensor element 6 included in the normal pixel 1 to the first sensor element 6 included in the defective pixel 1 is greatly suppressed. Will be.
As a result, even if there is a defective pixel 1 that has caused a short circuit or the like, it is possible to prevent an area in which an abnormal output current is output from expanding.

なお、第１センサ素子６の一部に短絡などの欠陥が存在する場合であって、第１センサ素子６の出力電流を読み出す場合は、画素毎に設けられた第２スイッチ１７をオフにし、隣接画素間が接続されていないため、上述のような異常な電流が流れてしまうという問題はない。また、通常、画素１の上部に金属配線等を設けるため、画素１の上部に設けられる第２センサ素子８に短絡などの欠陥が生じることが多い。 In addition, when a defect such as a short circuit exists in a part of the first sensor element 6 and the output current of the first sensor element 6 is read, the second switch 17 provided for each pixel is turned off, Since adjacent pixels are not connected, there is no problem that an abnormal current flows as described above. Further, since a metal wiring or the like is usually provided on the top of the pixel 1, defects such as a short circuit often occur in the second sensor element 8 provided on the top of the pixel 1.

ところで、本赤外線イメージセンサは、図１に示すように、上述のように構成される２波長ＩＲＦＰＡ２と、ＣＭＯＳ回路によって構成された信号処理回路アレイ３とを、バンプ電極４Ａ〜４Ｃを介して接続した構造になっている。
ここで、信号処理回路アレイ３は、図３、図４に示すように、第１スイッチ（第１トランジスタ）１５と、第２スイッチ（第２トランジスタ）１７と、入力回路１９と、各入力回路１９の出力を順次外部に読み出す読出回路１４とを含むものとして構成される。なお、第２スイッチ１７と、入力回路１９とを含むものとして、画素毎に設けられる一画素ユニット２２が構成される。 By the way, as shown in FIG. 1, this infrared image sensor connects the two-wavelength IRFPA 2 configured as described above and the signal processing circuit array 3 configured by a CMOS circuit via bump electrodes 4A to 4C. It has a structure.
Here, as shown in FIGS. 3 and 4, the signal processing circuit array 3 includes a first switch (first transistor) 15, a second switch (second transistor) 17, an input circuit 19, and each input circuit. The readout circuit 14 sequentially reads out the 19 outputs to the outside. In addition, the one pixel unit 22 provided for every pixel is comprised as what contains the 2nd switch 17 and the input circuit 19. FIG.

このうち、第１スイッチ１５は、図３に示すように、全画素１に共通の下部コンタクト層５に供給するバイアス電圧（ここでは負バイアス電圧）をオン・オフするためのスイッチである。
第２スイッチ１７は、各画素１の上部コンタクト層９に供給するバイアス電圧（ここでは負バイアス電圧）をオン・オフするためのスイッチである。 Among these, the first switch 15 is a switch for turning on / off a bias voltage (here, a negative bias voltage) supplied to the lower contact layer 5 common to all the pixels 1 as shown in FIG.
The second switch 17 is a switch for turning on / off a bias voltage (here, a negative bias voltage) supplied to the upper contact layer 9 of each pixel 1.

そして、第１スイッチ１５及び第２スイッチ１７は、共通のバイアス源（負バイアス源）に接続されている。第１スイッチ１５及び第２スイッチ１７を含むものとしてバイアス電圧供給回路１６が構成される。
入力回路１９は、各画素１のセンサ素子６，８からの出力電流を電圧に変換して出力するために画素毎に設けられ、入力ゲート（第３スイッチ）１８と、積分容量素子（キャパシタ）２３と、リセット電源２４に接続されたリセットスイッチ（リセットトランジスタ）２５とを備える。 The first switch 15 and the second switch 17 are connected to a common bias source (negative bias source). A bias voltage supply circuit 16 is configured to include the first switch 15 and the second switch 17.
The input circuit 19 is provided for each pixel in order to convert the output current from the sensor elements 6 and 8 of each pixel 1 into a voltage and output the voltage. The input circuit 19 includes an input gate (third switch) 18 and an integration capacitor element (capacitor). And a reset switch (reset transistor) 25 connected to the reset power supply 24.

そして、入力回路１９の入力側には、バンプ電極４Ｂを介して、２つのセンサ素子６，８が接続されている。一方、入力回路１９の出力側には、後述する読出回路１４のソースフォロワトランジスタ２６のゲート端子が接続されている。
このように構成される入力回路１９では、赤外線が入射してセンサ素子６，８に流れた電流量に応じた出力電圧が出力端子から出力されることになる。 The two sensor elements 6 and 8 are connected to the input side of the input circuit 19 via the bump electrode 4B. On the other hand, the output terminal of the input circuit 19 is connected to the gate terminal of the source follower transistor 26 of the readout circuit 14 described later.
In the input circuit 19 configured as described above, an output voltage corresponding to the amount of current flowing through the sensor elements 6 and 8 when infrared rays are incident is output from the output terminal.

読出回路１４は、図４に示すように、一画素ユニット２２に含まれる入力回路１９の出力に応じて動作する複数のソースフォロワトランジスタ２６と、複数の行選択トランジスタ２７と、複数の行線２８と、複数の列線（出力線）２９と、複数の列選択トランジスタ３０と、読み出し線（出力線）３１と、負荷トランジスタ３２と、垂直走査シフトレジスタ３３と、水平走査シフトレジスタ３４とを備える。 As shown in FIG. 4, the readout circuit 14 includes a plurality of source follower transistors 26 that operate according to the output of the input circuit 19 included in one pixel unit 22, a plurality of row selection transistors 27, and a plurality of row lines 28. A plurality of column lines (output lines) 29, a plurality of column selection transistors 30, a readout line (output line) 31, a load transistor 32, a vertical scanning shift register 33, and a horizontal scanning shift register 34. .

ここでは、各ソースフォロワトランジスタ２６のゲート端子は、複数の入力回路１９のそれぞれに接続されている。また、各ソースフォロワトランジスタ２６のドレイン端子は、電源線３５に接続されており、電源電圧が供給されている。
各行選択トランジスタ２７は、複数のソースフォロワトランジスタ２６のソース端子のそれぞれに接続されている。また、各行線２８は、それぞれ、各行の行選択トランジスタ２７のゲート端子に接続されている。 Here, the gate terminal of each source follower transistor 26 is connected to each of the plurality of input circuits 19. Further, the drain terminal of each source follower transistor 26 is connected to the power supply line 35 and is supplied with a power supply voltage.
Each row selection transistor 27 is connected to each of the source terminals of the plurality of source follower transistors 26. Each row line 28 is connected to the gate terminal of the row selection transistor 27 in each row.

各列線２９は、行選択トランジスタ２７を介してソースフォロワトランジスタ２６に接続されている。つまり、各列線２９は、それぞれ、行選択トランジスタ２７を介して、各列のソースフォロワトランジスタ２６に接続されている。また、各列選択トランジスタ３０は、複数の列線２９のそれぞれに接続されている。さらに、読み出し線３１は、全ての列選択トランジスタ３０に接続されている。 Each column line 29 is connected to a source follower transistor 26 via a row selection transistor 27. That is, each column line 29 is connected to the source follower transistor 26 of each column via the row selection transistor 27. Each column selection transistor 30 is connected to each of a plurality of column lines 29. Further, the readout line 31 is connected to all the column selection transistors 30.

垂直走査シフトレジスタ３３は、全ての行線２８に接続されており、各行線２８を順次駆動し、各行線２８に接続されている行選択トランジスタ２７の導通・非導通制御を行なうようになっている。また、水平走査シフトレジスタ３４は、全ての列選択トランジスタ３０に接続されており、各列選択トランジスタ３０を順次駆動し、各列選択トランジスタ３０の導通・非導通制御を行なうようになっている。 The vertical scanning shift register 33 is connected to all the row lines 28, sequentially drives each row line 28, and performs conduction / non-conduction control of the row selection transistor 27 connected to each row line 28. Yes. The horizontal scanning shift register 34 is connected to all the column selection transistors 30 and sequentially drives each column selection transistor 30 to control conduction / non-conduction of each column selection transistor 30.

読み出し線３１は、一方が出力端子（Ｖｏｕｔ）に接続されており、他方が負荷トランジスタ３２を介してグランド電位（ＧＮＤ）に接続されている。
そして、垂直走査シフトレジスタ３３によって行線２８が選択されると、選択された行線２８に接続された行選択トランジスタ２７は導通状態（オン状態）となる。行選択トランジスタ２７が導通状態となると、各画素１に含まれるセンサ素子６，８からの出力信号が、入力回路１９、ソースフォロワトランジスタ２６及び行選択トランジスタ２７を介して、列線２９に出力される。 One of the read lines 31 is connected to the output terminal (Vout), and the other is connected to the ground potential (GND) via the load transistor 32.
When the row line 28 is selected by the vertical scanning shift register 33, the row selection transistor 27 connected to the selected row line 28 is turned on (on state). When the row selection transistor 27 becomes conductive, output signals from the sensor elements 6 and 8 included in each pixel 1 are output to the column line 29 via the input circuit 19, the source follower transistor 26 and the row selection transistor 27. The

一方、水平走査シフトレジスタ３４によって列選択トランジスタ３０が選択されると、選択された列選択トランジスタ３０は導通状態（オン状態）となる。列選択トランジスタ３０が導通状態となると、上述のようにして各列線２９に出力されている出力信号が、列選択トランジスタ３０を介して読み出し線３１に出力される。読み出し線３１に出力された出力信号は出力端子に出力される。 On the other hand, when the column selection transistor 30 is selected by the horizontal scanning shift register 34, the selected column selection transistor 30 is turned on (on state). When the column selection transistor 30 becomes conductive, the output signal output to each column line 29 as described above is output to the readout line 31 via the column selection transistor 30. The output signal output to the readout line 31 is output to the output terminal.

特に、本実施形態では、図３、図４に示すように、第１スイッチ１５と第２スイッチ１７とを交互に切り替えることで、第１センサ素子（下部ＭＱＷ層）６と第２センサ素子（上部ＭＱＷ層）８とを交互にバイアス電源に接続して、第１センサ素子６と第２センサ素子８とを交互に動作させる。
そして、第１センサ素子６及び第２センサ素子８のいずれかが動作した状態で、必要な期間（積分時間）だけ入力ゲート１８をオンにすると、第１センサ素子６又は第２センサ素子８からの光電流信号が積分容量素子２３に流入し、蓄積された電荷によって発生した電圧が出力信号電圧として読出回路１へ４出力されることになる。 In particular, in the present embodiment, as shown in FIGS. 3 and 4, the first sensor element (lower MQW layer) 6 and the second sensor element ( The upper MQW layer) 8 is alternately connected to the bias power source, and the first sensor element 6 and the second sensor element 8 are operated alternately.
When either the first sensor element 6 or the second sensor element 8 is operating and the input gate 18 is turned on for a necessary period (integration time), the first sensor element 6 or the second sensor element 8 The photocurrent signal flows into the integrating capacitor 23, and the voltage generated by the accumulated charges is output to the readout circuit 1 as an output signal voltage.

積分時間終了後、入力ゲート１８をオフにして各画素１からの出力電圧を確定させ、これを、シフトレジスタ３３，３４を用い、時系列的に読み出すようにしている。
以下、具体的な動作を図５のタイミングチャートを参照しながら説明する。なお、以下の動作はコントローラからの命令に基づいて実行される。
まず、第１スイッチ１５をオンにし、第２スイッチ１７をオフにして、下部ＭＱＷ層（第１センサ素子）６にバイアス電圧を供給する。 After completion of the integration time, the input gate 18 is turned off to determine the output voltage from each pixel 1, and this is read out in time series using the shift registers 33 and 34.
A specific operation will be described below with reference to the timing chart of FIG. The following operations are executed based on commands from the controller.
First, the first switch 15 is turned on, the second switch 17 is turned off, and a bias voltage is supplied to the lower MQW layer (first sensor element) 6.

次いで、リセットトランジスタ２５をオンにしてリセット動作が行なわれる。これにより、積分容量素子２３がリセット電源２４に接続され、容量電圧がリセット値に設定される。
次に、入力ゲート１８をオンにし、積分容量素子２３を放電させる。
そして、所定期間（積分時間）の経過後、入力ゲート１８をオフにする。これにより、放電期間（積分時間）中に積分容量素子２３に流入した電子によって決まる積分容量素子端の電圧が各画素１の出力電圧値となる。 Next, the reset transistor 25 is turned on to perform a reset operation. Thereby, the integrating capacitive element 23 is connected to the reset power supply 24, and the capacitive voltage is set to the reset value.
Next, the input gate 18 is turned on, and the integration capacitor element 23 is discharged.
Then, after the elapse of a predetermined period (integration time), the input gate 18 is turned off. Thereby, the voltage at the end of the integration capacitor element determined by the electrons flowing into the integration capacitor element 23 during the discharge period (integration time) becomes the output voltage value of each pixel 1.

なお、このような動作は、２次元状に並んだ全ての画素１において行なわれる。
次に、シフトレジスタ３３，３４のスタート信号を入れて、各画素１の出力電圧値の走査読出動作を実行する。
垂直走査シフトレジスタ３３が先頭行を選択し、水平走査シフトレジスタ３４が、順次、列線２９の選択を行なって、１行分の走査を実行する。そして、最終列線２９の選択によって、垂直走査シフトレジスタ３３が１カウント進み、次の行線２８が選択され、水平走査シフトレジスタ３４が、順次、列線２９の選択を行なうようになっており、これを繰り返して全画素１の出力電圧値の読み出しを行なう。なお、最終行線２９、最終列線２９の選択終了によって垂直走査シフトレジスタ３３及び水平走査シフトレジスタ３４の両方を停止させるようにしている。 Such an operation is performed in all the pixels 1 arranged two-dimensionally.
Next, the start signals of the shift registers 33 and 34 are input, and the scanning read operation of the output voltage value of each pixel 1 is executed.
The vertical scanning shift register 33 selects the first row, and the horizontal scanning shift register 34 sequentially selects the column lines 29 to execute scanning for one row. By selecting the last column line 29, the vertical scanning shift register 33 advances one count, the next row line 28 is selected, and the horizontal scanning shift register 34 sequentially selects the column line 29. This is repeated and the output voltage values of all the pixels 1 are read out. Note that both the vertical scanning shift register 33 and the horizontal scanning shift register 34 are stopped when the selection of the last row line 29 and the last column line 29 is completed.

その後、第１スイッチ１５と第２スイッチ１７のオン・オフ状態を反転させ、第１スイッチ１５をオフにし、第２スイッチ１７をオンにして、上部ＭＱＷ層（第２センサ素子）８にバイアス電圧を供給する。
次いで、再度、リセット動作が行なわれ、積分容量素子２３の容量電圧をリセット値に設定した後、入力ゲート１８をオンにして、上部ＭＱＷ層８に流れる光電流信号による積分動作が行なわれ、各画素１の出力電圧値を確定させる。 Thereafter, the on / off state of the first switch 15 and the second switch 17 is reversed, the first switch 15 is turned off, the second switch 17 is turned on, and the bias voltage is applied to the upper MQW layer (second sensor element) 8. Supply.
Next, a reset operation is performed again, and after setting the capacitance voltage of the integration capacitance element 23 to a reset value, the input gate 18 is turned on, and an integration operation is performed by the photocurrent signal flowing in the upper MQW layer 8. The output voltage value of the pixel 1 is determined.

つまり、上述の場合と同様に、入力ゲート１８をオンにし、積分容量素子２３を放電させる。そして、積分時間経過後、入力ゲート１８をオフにする。これにより、放電期間（積分時間）中に積分容量素子２３に流入した電子によって決まる積分容量素子端の電圧が各画素１の出力電圧値となる。
その後、上述の場合と同様に、水平走査シフトレジスタ３４及び垂直走査シフトレジスタ３３を動作させて、全画素１の出力電圧値の走査読出動作を実行する。 That is, as in the case described above, the input gate 18 is turned on and the integrating capacitor element 23 is discharged. Then, after the integration time has elapsed, the input gate 18 is turned off. Thereby, the voltage at the end of the integration capacitor element determined by the electrons flowing into the integration capacitor element 23 during the discharge period (integration time) becomes the output voltage value of each pixel 1.
Thereafter, in the same manner as described above, the horizontal scanning shift register 34 and the vertical scanning shift register 33 are operated, and the scanning read operation of the output voltage values of all the pixels 1 is executed.

このような動作を、例えば６０Ｈｚフレームレートで第１スイッチ１５及び第２スイッチ１７を切り替えて繰り返すことで、例えば５μｍの赤外線イメージ画像と８．５μｍの赤外線イメージ画像の２つの異なる波長域の赤外線イメージ画像を３０Ｈｚ周期で取得することが可能である。
以下、本赤外線イメージセンサ（２波長イメージセンサ）の具体的な構成例及びその製造方法について、図６、図７を参照しながら説明する。 By repeating such an operation by switching the first switch 15 and the second switch 17 at a frame rate of 60 Hz, for example, infrared images of two different wavelength ranges, for example, an infrared image image of 5 μm and an infrared image image of 8.5 μm. Images can be acquired with a 30 Hz period.
Hereinafter, a specific configuration example of the infrared image sensor (two-wavelength image sensor) and a manufacturing method thereof will be described with reference to FIGS.

まず、本赤外線イメージセンサを構成する半導体積層構造は、図６に示すように、ＧａＡｓ（１００）基板１０上に、ｉ−ＧａＡｓ層１１、ｎ−ＧａＡｓ下部コンタクト層５、第１ＭＱＷ層６（ｉ−ＡｌＧａＡｓ障壁層６Ａ／ｎ−ＧａＡｓ井戸層６Ｂ）、中間コンタクト層７（ｎ−ＧａＡｓ下側コンタクト層７Ａ、ｐ−ＧａＡｓ層７Ｂ、ｎ−ＧａＡｓ上側コンタクト層７Ｃ）、第２ＭＱＷ層８（ｉ−ＡｌＧａＡｓ障壁層８Ａ／ｎ−ＩｎＧａＡｓ井戸層８Ｂ）、ｎ−ＧａＡｓ上部コンタクト層９を順に積層させた構造になっている。 First, as shown in FIG. 6, a semiconductor laminated structure constituting the infrared image sensor has an i-GaAs layer 11, an n-GaAs lower contact layer 5, and a first MQW layer 6 (i) on a GaAs (100) substrate 10. -AlGaAs barrier layer 6A / n-GaAs well layer 6B), intermediate contact layer 7 (n-GaAs lower contact layer 7A, p-GaAs layer 7B, n-GaAs upper contact layer 7C), second MQW layer 8 (i- The AlGaAs barrier layer 8A / n-InGaAs well layer 8B) and the n-GaAs upper contact layer 9 are sequentially stacked.

次に、本赤外線イメージセンサを構成する半導体積層構造の製造方法について、図６を参照しながら説明する。
まず、ＧａＡｓ（１００）基板１０上に、ｉ−ＧａＡｓ層１１、下部コンタクト層としてのｎ−ＧａＡｓ層５を結晶成長し、その上に、第１ＭＱＷ層６を形成する。
ここでは、ｉ−ＧａＡｓ層１１は、厚さを１０００Åとしている。また、ｎ−ＧａＡｓ下部コンタクト層５は、厚さを９０００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。さらに、第１ＭＱＷ層６は、障壁層をｉ−ＡｌＧａＡｓ層６Ａとし、井戸層をｎ−ＧａＡｓ層６Ｂとし、これらの層を交互に２０回繰り返し積層した構造にしている。ここで、ｉ−ＡｌＧａＡｓ障壁層６Ａは、Ａｌ組成を０．２５とし、厚さを４００Åとしている。また、ｎ−ＧａＡｓ井戸層６Ｂは、ｎ型不純物（Ｓｉ）濃度を４×１０^１７ｃｍ^−３とし、厚さを５０Åとしている。 Next, the manufacturing method of the semiconductor laminated structure which comprises this infrared image sensor is demonstrated, referring FIG.
First, an i-GaAs layer 11 and an n-GaAs layer 5 as a lower contact layer are grown on a GaAs (100) substrate 10, and a first MQW layer 6 is formed thereon.
Here, the i-GaAs layer 11 has a thickness of 1000 mm. The n-GaAs lower contact layer 5 has a thickness of 9000 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ . Furthermore, the first MQW layer 6 has a structure in which the barrier layer is an i-AlGaAs layer 6A, the well layer is an n-GaAs layer 6B, and these layers are alternately stacked 20 times. Here, the i-AlGaAs barrier layer 6A has an Al composition of 0.25 and a thickness of 400 mm. The n-GaAs well layer 6B has an n-type impurity (Si) concentration of 4 × 10 ¹⁷ cm ⁻³ and a thickness of 50 mm.

次いで、第１ＭＱＷ層６上に、中間コンタクト層７として、ｎ−ＧａＡｓ層（下側コンタクト層）７Ａ、ｐ−ＧａＡｓ層（逆導電型の半導体層）７Ｂ、ｎ−ＧａＡｓ層（上側コンタクト層）７Ｃを順に積層させる。
ここでは、ｎ−ＧａＡｓ下側コンタクト層７Ａは、厚さを４０００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。また、ｐ−ＧａＡｓ層７Ｂは、厚さを５０００Åとし、ｐ型不純物（Ｂｅ）濃度を５×１０^１７ｃｍ^−３としている。また、ｎ−ＧａＡｓ上側コンタクト層７Ｃは、厚さを４０００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。 Next, on the first MQW layer 6, as an intermediate contact layer 7, an n-GaAs layer (lower contact layer) 7A, a p-GaAs layer (reverse conductivity type semiconductor layer) 7B, and an n-GaAs layer (upper contact layer) 7C is laminated in order.
Here, the n-GaAs lower contact layer 7A has a thickness of 4000 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ . The p-GaAs layer 7B has a thickness of 5000 mm and a p-type impurity (Be) concentration of 5 × 10 ¹⁷ cm ⁻³ . The n-GaAs upper contact layer 7C has a thickness of 4000 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ .

次に、ｎ−ＧａＡｓ上側コンタクト層７Ｃ上に、第２ＭＱＷ層８を形成する。
ここでは、第２ＭＱＷ層８は、障壁層をｉ−ＡｌＧａＡｓ層８Ａとし、井戸層をｎ−ＩｎＧａＡｓ層８Ｂとし、これらの層を交互に２０回繰り返し積層した構造にしている。ここで、ｉ−ＡｌＧａＡｓ障壁層８Ａは、Ａｌ組成を０．３５とし、厚さを３００Åとしている。また、ｎ−ＩｎＧａＡｓ井戸層８Ｂは、Ｉｎ組成を０．３とし、ｎ型不純物（Ｓｉ）濃度を５×１０^１８ｃｍ^−３とし、厚さを２５Åとしている。 Next, the second MQW layer 8 is formed on the n-GaAs upper contact layer 7C.
Here, the second MQW layer 8 has a structure in which the barrier layer is an i-AlGaAs layer 8A, the well layer is an n-InGaAs layer 8B, and these layers are alternately stacked 20 times. Here, the i-AlGaAs barrier layer 8A has an Al composition of 0.35 and a thickness of 300 mm. The n-InGaAs well layer 8B has an In composition of 0.3, an n-type impurity (Si) concentration of 5 × 10 ¹⁸ cm ⁻³ , and a thickness of 25 mm.

その後、第２ＭＱＷ層８上に、上部コンタクト層としてのｎ−ＧａＡｓ層９を成長させる。
ここでは、ｎ−ＧａＡｓ上部コンタクト層９は、厚さを１００００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。
なお、上述の各半導体層の結晶成長には、例えばＭＢＥ（Molecular Beam Epitaxy；分子線エピタキシャル成長）法あるいはＭＯＶＰＥ（Metal Organic Chemical Vapor Deposition；有機金属気相成長）法を用いれば良い。 Thereafter, an n-GaAs layer 9 as an upper contact layer is grown on the second MQW layer 8.
Here, the n-GaAs upper contact layer 9 has a thickness of 10,000 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ .
For example, MBE (Molecular Beam Epitaxy) method or MOVPE (Metal Organic Chemical Vapor Deposition) method may be used for crystal growth of each semiconductor layer.

このようにして、本赤外線イメージセンサを構成する半導体積層構造（ウェハ）が作製される。
次に、このようにして作製されたウェハを用いて、赤外線イメージセンサを構成するセンサ素子アレイ２の製造方法について、図７を参照しながら説明する。
まず、図７（Ａ）に示すように、ＱＷＩＰに必要な光結合器を作製するため、ウェハ表面に回折格子構造（凹凸）５０を形成する。これは、最表面のｎ−ＧａＡｓ上部コンタクト層９を、例えばドライエッチングを用いて加工し、所定の段差を付けることで作製する。 In this way, a semiconductor laminated structure (wafer) constituting the infrared image sensor is produced.
Next, a method for manufacturing the sensor element array 2 constituting the infrared image sensor using the wafer thus manufactured will be described with reference to FIG.
First, as shown in FIG. 7A, a diffraction grating structure (unevenness) 50 is formed on the wafer surface in order to produce an optical coupler necessary for QWIP. This is produced by processing the uppermost n-GaAs upper contact layer 9 by using, for example, dry etching and adding a predetermined step.

次いで、図７（Ｂ）に示すように、各画素１の中間コンタクト層７に含まれるｐ−ＧａＡｓ層７Ｂに接するオーミック電極１２Ｂを形成するために、画素毎に、中間コンタクト層７に含まれるｐ−ＧａＡｓ層７Ｂまで延びるコンタクト穴３６を形成する。
つまり、例えばドライエッチングを用いて、ｐ−ＧａＡｓ層７Ｂに到達する深さまで、最表面のｎ−ＧａＡｓ上部コンタクト層９、第２ＭＱＷ層８（ＡｌＧａＡｓ／ＩｎＧａＡｓ層）、中間コンタクト層７に含まれるｎ−ＧａＡｓ上側コンタクト層７Ｃを順次加工して、ｐ−ＧａＡｓ層７Ｂまで延びるコンタクト穴３６を形成する。 Next, as shown in FIG. 7B, each pixel is included in the intermediate contact layer 7 in order to form an ohmic electrode 12B in contact with the p-GaAs layer 7B included in the intermediate contact layer 7 of each pixel 1. A contact hole 36 extending to the p-GaAs layer 7B is formed.
That is, for example, by dry etching, the n-GaAs upper contact layer 9, the second MQW layer 8 (AlGaAs / InGaAs layer), and the intermediate contact layer 7 that are included in the outermost surface to the depth reaching the p-GaAs layer 7B. The contact hole 36 extending to the p-GaAs layer 7B is formed by sequentially processing the −GaAs upper contact layer 7C.

次に、図７（Ｃ）に示すように、画素形成領域の外周部において、全画素１に共通のｎ−ＧａＡｓ下部コンタクト層５に接するオーミック電極１２Ｃを形成するために、ｎ−ＧａＡｓ下部コンタクト層５まで延びるコンタクト穴３７を形成する。
つまり、例えばドライエッチングを用いて、ｎ−ＧａＡｓ下部コンタクト層５に到達する深さまで、最表面のｎ−ＧａＡｓ上部コンタクト層９、第２ＭＱＷ層８（ＡｌＧａＡｓ／ＩｎＧａＡｓ層）、中間コンタクト層７（ｎ−ＧａＡｓ上側コンタクト層７Ｃ、ｐ−ＧａＡｓ層７Ｂ、ｎ−ＧａＡｓ下側コンタクト層７Ａ）、第１ＭＱＷ層６（ＡｌＧａＡｓ／ＩｎＧａＡｓ層）を順次加工して、ｎ−ＧａＡｓ下部コンタクト層５まで延びるコンタクト穴３７を形成する。 Next, as shown in FIG. 7C, in order to form an ohmic electrode 12C in contact with the n-GaAs lower contact layer 5 common to all the pixels 1 at the outer periphery of the pixel formation region, the n-GaAs lower contact is formed. A contact hole 37 extending to the layer 5 is formed.
That is, for example, by dry etching, the outermost n-GaAs upper contact layer 9, the second MQW layer 8 (AlGaAs / InGaAs layer), and the intermediate contact layer 7 (n -A contact hole extending to the n-GaAs lower contact layer 5 by sequentially processing the GaAs upper contact layer 7C, the p-GaAs layer 7B, the n-GaAs lower contact layer 7A), and the first MQW layer 6 (AlGaAs / InGaAs layer). 37 is formed.

次いで、図７（Ｄ）に示すように、表面全体を覆うようにＳｉＯＮ膜３８（保護膜；絶縁膜）を形成する。
次に、ｎ−ＧａＡｓ上部コンタクト層９、中間コンタクト層７に含まれるｐ−ＧａＡｓ層７Ｂ及びｎ−ＧａＡｓ下部コンタクト層５のそれぞれに接するオーミック電極１２Ａ，１２Ｂ，１２Ｃを形成する領域のＳｉＯＮ膜３８を例えばドライエッチングによって除去する。 Next, as shown in FIG. 7D, a SiON film 38 (protective film; insulating film) is formed so as to cover the entire surface.
Next, the SiON film 38 in the region for forming the ohmic electrodes 12A, 12B, 12C in contact with the n-GaAs upper contact layer 9, the p-GaAs layer 7B and the n-GaAs lower contact layer 5 included in the intermediate contact layer 7, respectively. Is removed by dry etching, for example.

その後、ｎ−ＧａＡｓ上部コンタクト層９、中間コンタクト層７に含まれるｐ−ＧａＡｓ層７Ｂ及びｎ−ＧａＡｓ下部コンタクト層５のそれぞれに接するオーミック電極１２Ａ，１２Ｂ，１２Ｃとして、ＡｕＧｅ／Ａｕ電極を例えばリフトオフ法によって形成する。
次に、図７（Ｅ）に示すように、ウェハ最表面に形成されている回折格子構造５０上のＳｉＯＮ膜３８を例えばドライエッチングによって除去した後、この回折格子構造５０上に、ＴｉＷ／Ａｕからなるミラー電極３９を例えばリフトオフ法によって形成する。 Thereafter, for example, an AuGe / Au electrode is lifted off as the ohmic electrodes 12A, 12B, 12C in contact with the n-GaAs upper contact layer 9, the p-GaAs layer 7B included in the intermediate contact layer 7, and the n-GaAs lower contact layer 5, respectively. Form by law.
Next, as shown in FIG. 7E, after the SiON film 38 on the diffraction grating structure 50 formed on the outermost surface of the wafer is removed by, for example, dry etching, the TiW / Au is formed on the diffraction grating structure 50. A mirror electrode 39 is formed by, for example, a lift-off method.

次いで、図７（Ｆ）に示すように、表面全体を覆うようにＳｉＯＮ膜３９を形成し、各オーミック電極１２Ａ，１２Ｂ，１２ＣとＩｎバンプ電極４Ａ，４Ｂ，４Ｃとを接続するための配線１３Ａ，１３Ｂ，１３Ｃがオーミック電極１２Ａ，１２Ｂ，１２Ｃと接触する領域のＳｉＯＮ膜３９を例えばドライエッチングによって除去する。
そして、図７（Ｇ）に示すように、各オーミック電極１２Ａ，１２Ｂ，１２ＣからＳｉＯＮ膜３９の表面まで延びるように配線１３Ａ，１３Ｂ，１３Ｃを形成する。ここでは、Ｔｉ／Ｐｔを全面にスパッタ蒸着した後、配線１３Ａ，１３Ｂ，１３Ｃを形成する領域が残るようなパターンを形成し、不要なＴｉ／Ｐｔを例えばイオンミリングを用いて除去することによってＴｉ／Ｐｔ配線１３Ａ，１３Ｂ，１３Ｃを形成する。 Next, as shown in FIG. 7F, a SiON film 39 is formed so as to cover the entire surface, and wiring 13A for connecting the ohmic electrodes 12A, 12B, 12C and the In bump electrodes 4A, 4B, 4C. , 13B, 13C are removed from the regions where the ohmic electrodes 12A, 12B, 12C are in contact with each other by, for example, dry etching.
Then, as shown in FIG. 7G, wirings 13A, 13B, and 13C are formed so as to extend from the respective ohmic electrodes 12A, 12B, and 12C to the surface of the SiON film 39. Here, after Ti / Pt is sputter-deposited on the entire surface, a pattern is formed so that the regions for forming the wirings 13A, 13B, and 13C remain, and unnecessary Ti / Pt is removed by using, for example, ion milling. / Pt wirings 13A, 13B, and 13C are formed.

次に、図７（Ｈ）に示すように、複数の画素１を分離する分離溝４０を形成する。
ここでは、分離溝４０を形成する領域のＳｉＯＮ膜３９，３８を例えばドライエッチングによって除去した後、例えばドライエッチングを用いて、ｎ−ＧａＡｓ下部コンタクト層５に到達する深さまで各半導体層９，８，７，６を順次加工して、ｎ−ＧａＡｓ下部コンタクト層５まで延びる分離溝４０を形成する。 Next, as shown in FIG. 7H, separation grooves 40 for separating the plurality of pixels 1 are formed.
Here, after the SiON films 39 and 38 in the region where the isolation groove 40 is to be formed are removed by, for example, dry etching, each semiconductor layer 9, 8 is deepened to reach the n-GaAs lower contact layer 5 by using, for example, dry etching. , 7 and 6 are sequentially processed to form an isolation groove 40 extending to the n-GaAs lower contact layer 5.

その後、図７（Ｉ）に示すように、再度、表面全体を覆うようにＳｉＯＮ膜４１を形成した後、信号処理回路アレイ３との接続のために必要となるＩｎバンプ電極４Ａ，４Ｂ，４Ｃを形成する。
ここでは、Ｉｎバンプ電極４Ａ，４Ｂ，４Ｃを形成する領域のＳｉＯＮ膜４１を例えばドライエッチングによって除去し、上述のようにして形成されている配線１３Ａ，１３Ｂ，１３Ｃに接続されるようにＩｎバンプ電極４Ａ，４Ｂ，４Ｃを例えばリフトオフ法によって形成する。 After that, as shown in FIG. 7I, an SiON film 41 is again formed so as to cover the entire surface, and then In bump electrodes 4A, 4B, 4C necessary for connection with the signal processing circuit array 3 are formed. Form.
Here, the SiON film 41 in the region where the In bump electrodes 4A, 4B, and 4C are formed is removed by dry etching, for example, and the In bumps are connected to the wirings 13A, 13B, and 13C formed as described above. The electrodes 4A, 4B, 4C are formed by, for example, a lift-off method.

このようにして、赤外線イメージセンサを構成するセンサ素子アレイ２が作製される。
そして、このようにして作製されたセンサ素子アレイ２と、ＣＭＯＳ回路によって構成された信号処理回路アレイ３とを、Ｉｎバンプ電極４Ａ，４Ｂ，４Ｃを介して接続することで、本赤外線イメージセンサが作製される（図１参照）。
なお、本赤外線イメージセンサを構成する半導体積層構造（ウェハ）及びセンサ素子アレイ２の製造方法は、上述の構造及び製造方法に限られるものではない。 In this way, the sensor element array 2 constituting the infrared image sensor is manufactured.
Then, by connecting the sensor element array 2 manufactured in this way and the signal processing circuit array 3 constituted by a CMOS circuit via In bump electrodes 4A, 4B, 4C, the infrared image sensor is It is manufactured (see FIG. 1).
In addition, the manufacturing method of the semiconductor laminated structure (wafer) and the sensor element array 2 which comprise this infrared image sensor is not restricted to the above-mentioned structure and manufacturing method.

例えば、上述の本赤外線イメージセンサを構成する半導体積層構造に対して、例えば図８に示すように、最表面のｎ−ＧａＡｓ上部コンタクト層９上に、さらに、ｉ−ＧａＡｓ層（表面絶縁層）４５，４６を設けても良い。
また、上述の本赤外線イメージセンサを構成する半導体積層構造に対して、例えば図８に示すように、ドライエッチングによって加工する際の深さ制御を良好なものとするために、層構造の中に選択ドライエッチング用のエッチングストッパ層４２，４３，４４を設けても良い。 For example, as shown in FIG. 8, for example, an i-GaAs layer (surface insulating layer) is further formed on the uppermost n-GaAs upper contact layer 9 as shown in FIG. 45 and 46 may be provided.
Further, for example, as shown in FIG. 8, the layer structure of the semiconductor laminated structure constituting the infrared image sensor described above is included in the layer structure in order to achieve good depth control when processed by dry etching. Etching stopper layers 42, 43, and 44 for selective dry etching may be provided.

具体的には、本赤外線イメージセンサを構成する半導体積層構造を、ＧａＡｓ（１００）基板１０上に、ｉ−ＧａＡｓ層１１、ｎ−ＧａＡｓ下部コンタクト層５、ｎ−ＩｎＧａＰエッチングストッパ層４２、ｎ−ＧａＡｓ層４７、第１ＭＱＷ層６（ｉ−ＡｌＧａＡｓ障壁層６Ａ／ｎ−ＧａＡｓ井戸層６Ｂ）、中間コンタクト層７（ｎ−ＧａＡｓ下側コンタクト層７Ａ、ｐ−ＧａＡｓ層７Ｂ、ｎ−ＩｎＧａＰエッチングストッパ層４３、ｎ−ＧａＡｓ上側コンタクト層７Ｃ）、第２ＭＱＷ層８（ｉ−ＡｌＧａＡｓ障壁層８Ａ／ｎ−ＩｎＧａＡｓ井戸層８Ｂ）、ｎ−ＧａＡｓ上部コンタクト層９、ｉ−ＧａＡｓ絶縁層４５、ｉ−ＡｌＧａＡｓエッチングストッパ層４４、ｉ−ＧａＡｓ絶縁層４６を順に積層させた構造にしても良い。 Specifically, a semiconductor laminated structure constituting the infrared image sensor is formed on a GaAs (100) substrate 10 with an i-GaAs layer 11, an n-GaAs lower contact layer 5, an n-InGaP etching stopper layer 42, an n- GaAs layer 47, first MQW layer 6 (i-AlGaAs barrier layer 6A / n-GaAs well layer 6B), intermediate contact layer 7 (n-GaAs lower contact layer 7A, p-GaAs layer 7B, n-InGaP etching stopper layer) 43, n-GaAs upper contact layer 7C), second MQW layer 8 (i-AlGaAs barrier layer 8A / n-InGaAs well layer 8B), n-GaAs upper contact layer 9, i-GaAs insulating layer 45, i-AlGaAs etching A structure in which the stopper layer 44 and the i-GaAs insulating layer 46 are sequentially laminated may be employed.

ここでは、ｎ−ＩｎＧａＰエッチングストッパ層４２は、厚さを１００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。このｎ−ＩｎＧａＰエッチングストッパ層４２は、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ選択ドライエッチング用のエッチングストッパ層である。
また、ｎ−ＧａＡｓ層４７は、厚さを５００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。 Here, the n-InGaP etching stopper layer 42 has a thickness of 100 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ . The n-InGaP etching stopper layer 42 is an etching stopper layer for selective dry etching of GaAs / AlGaAs / InGaAs.
The n-GaAs layer 47 has a thickness of 500 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ .

また、ｎ−ＩｎＧａＰエッチングストッパ層４３は、厚さを１００Åとし、ｎ型不純物（Ｓｉ）濃度を１×１０^１８ｃｍ^−３としている。このｎ−ＩｎＧａＰエッチングストッパ層４３は、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ選択ドライエッチング用のエッチングストッパ層である。
また、下側のｉ−ＧａＡｓ絶縁層４５は、厚さを２０００Åとしている。 The n-InGaP etching stopper layer 43 has a thickness of 100 mm and an n-type impurity (Si) concentration of 1 × 10 ¹⁸ cm ⁻³ . The n-InGaP etching stopper layer 43 is an etching stopper layer for selective dry etching of GaAs / AlGaAs / InGaAs.
The lower i-GaAs insulating layer 45 has a thickness of 2000 mm.

また、ｉ−ＡｌＧａＡｓエッチングストッパ層４４は、Ａｌ組成を０．３とし、厚さを５０Åとしている。このｉ−ＡｌＧａＡｓエッチングストッパ層４４は、ＧａＡｓ選択ドライエッチング用のエッチングストッパ層である。
また、上側のｉ−ＧａＡｓ絶縁層４６は、厚さを６５００Åとしている。
このように、最表面側にｉ−ＧａＡｓ絶縁層４５，４６を設けることで、ウェハ表面（素子表面）に金属配線を近接して設ける際に配線間の絶縁性を高めることができる。通常はＳｉＯＮ膜のみによって絶縁性を確保しているが、その下側に絶縁性のｉ−ＧａＡｓ層４５，４６を設けることで、さらに絶縁性を高めることができる。これにより、金属配線が形成される画素の上部においてショートが起こりにくくすることができる。 The i-AlGaAs etching stopper layer 44 has an Al composition of 0.3 and a thickness of 50 mm. The i-AlGaAs etching stopper layer 44 is an etching stopper layer for GaAs selective dry etching.
The upper i-GaAs insulating layer 46 has a thickness of 6500 mm.
As described above, by providing the i-GaAs insulating layers 45 and 46 on the outermost surface side, it is possible to improve the insulation between the wirings when the metal wirings are provided close to the wafer surface (element surface). Usually, the insulating property is ensured only by the SiON film, but the insulating property can be further improved by providing the insulating i-GaAs layers 45 and 46 below the insulating film. Thereby, it is possible to prevent a short circuit from occurring in the upper part of the pixel where the metal wiring is formed.

また、上述のようなエッチングストッパ層４２，４３を設けることで、上述の回折格子構造５０を形成する工程やコンタクト穴３６，３７を形成する工程において、ドライエッチング加工を行なって除去する半導体層のみがエッチングされ、エッチングストッパ層４２，４３がエッチングされないような選択ドライエッチングを用いて、所定の深さまでドライエッチングを進めることができるようになる。 Further, by providing the etching stopper layers 42 and 43 as described above, only the semiconductor layer to be removed by dry etching in the step of forming the diffraction grating structure 50 and the step of forming the contact holes 36 and 37 described above. The dry etching can be advanced to a predetermined depth by using the selective dry etching in which the etching stopper layers 42 and 43 are not etched.

ここで、上述のような層構造にする場合には、上述の実施形態の製造方法における各工程を、以下のように変更する必要がある。
まず、上述の製造方法の回折格子構造５０を形成する工程［図７（Ａ）参照］において、最初に、ｉ−ＡｌＧａＡｓエッチングストッパ層４４をストッパとして、上述の製造方法と同様に回折格子構造５０を選択ドライエッチングにより形成する。 Here, when it is set as the above layer structure, it is necessary to change each process in the manufacturing method of the above-mentioned embodiment as follows.
First, in the step of forming the diffraction grating structure 50 of the above-described manufacturing method [see FIG. 7A], first, using the i-AlGaAs etching stopper layer 44 as a stopper, the diffraction grating structure 50 as in the above-described manufacturing method. Are formed by selective dry etching.

また、上述の製造方法のコンタクト穴３６，３７を形成する工程［図７（Ｂ），（Ｃ）参照］において、さらに、ｎ−ＧａＡｓ上部コンタクト層９まで延びるコンタクト穴を形成する。つまり、半導体積層構造の最表面側にｉ−ＧａＡｓ絶縁層４６，４５が存在するため、ｎ−ＧａＡｓ上部コンタクト層９に接するオーミック電極１２Ａを形成するために、画素毎に、ｎ−ＧａＡｓ上部コンタクト層９まで延びるコンタクト穴を形成する必要がある。 Further, in the step of forming the contact holes 36 and 37 in the manufacturing method described above [see FIGS. 7B and 7C], contact holes extending to the n-GaAs upper contact layer 9 are further formed. That is, since the i-GaAs insulating layers 46 and 45 exist on the outermost surface side of the semiconductor multilayer structure, the n-GaAs upper contact is formed for each pixel in order to form the ohmic electrode 12A in contact with the n-GaAs upper contact layer 9. It is necessary to form a contact hole extending to the layer 9.

この場合、まず、ｉ−ＡｌＧａＡｓエッチングストッパ層４４をストッパとして、ｎ−ＧａＡｓ上部コンタクト層９まで延びるコンタクト穴を形成する領域の最表面のｉ−ＧａＡｓ絶縁層４６を選択ドライエッチングによって除去する。次いで、例えば硫酸＋燐酸＋過酸化水素水をエッチング液とするウェットエッチングによって、ｉ−ＡｌＧａＡｓエッチングストッパ層４４及びその下のｉ−ＧａＡｓ絶縁層４５を除去する。このようにして、画素毎に、ｎ−ＧａＡｓ上部コンタクト層９まで延びるコンタクト穴を形成する。 In this case, first, using the i-AlGaAs etching stopper layer 44 as a stopper, the i-GaAs insulating layer 46 on the outermost surface in a region where a contact hole extending to the n-GaAs upper contact layer 9 is formed is removed by selective dry etching. Next, the i-AlGaAs etching stopper layer 44 and the underlying i-GaAs insulating layer 45 are removed by wet etching using, for example, sulfuric acid + phosphoric acid + hydrogen peroxide solution as an etchant. In this way, a contact hole extending to the n-GaAs upper contact layer 9 is formed for each pixel.

また、上述の製造方法の中間コンタクト層７に含まれる半導体層（ｐ−ＧａＡｓ層）７Ｂまで延びるコンタクト穴３６を形成する工程［図７（Ｂ）参照］において、ｎ−ＩｎＧａＰエッチングストッパ層４３をストッパとして、中間コンタクト層７に含まれる半導体層（ｐ−ＧａＡｓ層）７Ｂまで延びるコンタクト穴３６を形成する領域の各半導体層（ＧａＡｓ層／ＡｌＧａＡｓ層／ＩｎＧａＡｓ層）を選択ドライエッチングによって除去する。そして、ｎ−ＩｎＧａＰエッチングストッパ層４３を例えばＨＣｌを用いたウェットエッチングによって除去する。このようにして、画素毎に、中間コンタクト層７に含まれる半導体層（ｐ−ＧａＡｓ層）７Ｂまで延びるコンタクト穴を形成する。 In the step of forming the contact hole 36 extending to the semiconductor layer (p-GaAs layer) 7B included in the intermediate contact layer 7 of the above manufacturing method [see FIG. 7B], the n-InGaP etching stopper layer 43 is formed. As a stopper, each semiconductor layer (GaAs layer / AlGaAs layer / InGaAs layer) in a region where the contact hole 36 extending to the semiconductor layer (p-GaAs layer) 7B included in the intermediate contact layer 7 is formed is removed by selective dry etching. Then, the n-InGaP etching stopper layer 43 is removed by wet etching using, for example, HCl. In this manner, a contact hole extending to the semiconductor layer (p-GaAs layer) 7B included in the intermediate contact layer 7 is formed for each pixel.

また、上述の製造方法の下部コンタクト層５まで延びるコンタクト穴３７を形成する工程［図７（Ｃ）参照］において、最初に、ｎ−ＩｎＧａＰエッチングストッパ層４３をストッパとして、下部コンタクト層５まで延びるコンタクト穴３７を形成する領域の各半導体層（ＧａＡｓ層／ＡｌＧａＡｓ層／ＩｎＧａＡｓ層）を選択ドライエッチングによって除去する。次いで、ｎ−ＩｎＧａＰエッチングストッパ層４３を例えばＨＣｌを用いたウェットエッチングによって除去する。次に、ｎ−ＩｎＧａＰエッチングストッパ層４２をストッパとして、下部コンタクト層５まで延びるコンタクト穴３７を形成する領域の各半導体層（ＧａＡｓ層／ＡｌＧａＡｓ層／ＩｎＧａＡｓ層）を選択ドライエッチングによって除去する。そして、ｎ−ＩｎＧａＰエッチングストッパ層４２を例えばＨＣｌを用いたウェットエッチングによって除去する。このようにして、下部コンタクト層５まで延びるコンタクト穴３７を形成する。 In the step of forming the contact hole 37 extending to the lower contact layer 5 in the above-described manufacturing method [see FIG. 7C], first, the n-InGaP etching stopper layer 43 is used as a stopper to extend to the lower contact layer 5. Each semiconductor layer (GaAs layer / AlGaAs layer / InGaAs layer) in the region where the contact hole 37 is to be formed is removed by selective dry etching. Next, the n-InGaP etching stopper layer 43 is removed by wet etching using, for example, HCl. Next, using the n-InGaP etching stopper layer 42 as a stopper, each semiconductor layer (GaAs layer / AlGaAs layer / InGaAs layer) in the region where the contact hole 37 extending to the lower contact layer 5 is formed is removed by selective dry etching. Then, the n-InGaP etching stopper layer 42 is removed by wet etching using, for example, HCl. In this way, a contact hole 37 extending to the lower contact layer 5 is formed.

したがって、本実施形態にかかるイメージセンサによれば、たとえ短絡などを生じた欠陥画素が存在したとしても、その周囲に異常な出力電流が出力される領域が拡がらないようにすることができ、イメージセンサの生産性を向上させることができるという利点がある。つまり、イメージセンサから得られる出力画像の劣化を抑えることができ、均一性の良い出力画像が得られるイメージセンサの生産性を向上させることができる。 Therefore, according to the image sensor according to the present embodiment, even if there is a defective pixel that has caused a short circuit or the like, it is possible to prevent an area where an abnormal output current is output from expanding around the defective pixel. There is an advantage that the productivity of the image sensor can be improved. That is, it is possible to suppress the deterioration of the output image obtained from the image sensor, and it is possible to improve the productivity of the image sensor that can obtain an output image with good uniformity.

特に、複数のセンサ素子を積層して異なる波長域の光を受光しうるようにした画素１を多数配列した多波長イメージセンサを作製する場合、画素１の微細化を進めると、各画素１の上部を加工し、狭い領域に配線を形成することになる。このため、短絡などの欠陥が生じやすく、その結果、欠陥画素の周囲に異常な出力電流が出力される領域が拡がりやすい。このような場合であっても、欠陥画素の周囲に異常な出力電流が出力される領域が拡がらないようにすることができ、イメージセンサの生産性を向上させることができるという利点がある。例えば、センサ素子アレイ２内に数素子の短絡欠陥があったとしても、これが撮像画面の広い領域にわたって影響してしまうのを防ぐことができる。 In particular, when a multi-wavelength image sensor in which a plurality of pixels 1 in which a plurality of sensor elements are stacked so as to receive light in different wavelength ranges is prepared, if the pixel 1 is further miniaturized, each pixel 1 The upper part is processed, and wiring is formed in a narrow area. For this reason, a defect such as a short circuit is likely to occur, and as a result, a region where an abnormal output current is output around the defective pixel tends to expand. Even in such a case, there is an advantage that the area where the abnormal output current is output around the defective pixel can be prevented from expanding, and the productivity of the image sensor can be improved. For example, even if there are several short-circuit defects in the sensor element array 2, it is possible to prevent this from affecting a wide area of the imaging screen.

このような効果を有するため、本実施形態にかかるイメージセンサを使用することで、例えば夜間監視用の暗視撮像システムや熱源探知のリモートセンシングシステムを生産性良く構築することができる。
なお、上述の実施形態では、中間コンタクト層７に含まれる下側コンタクト層７Ａと半導体層７Ｂの導電型を異なるものとすることで、これらの層によって、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子２０が構成されるようにしているが、これに限られるものではない。 Since such an effect is obtained, by using the image sensor according to the present embodiment, a night vision imaging system for night monitoring and a remote sensing system for heat source detection can be constructed with high productivity.
In the above-described embodiment, the lower contact layer 7A and the semiconductor layer 7B included in the intermediate contact layer 7 have different conductivity types, so that these layers have a direction opposite to the direction of current flowing during operation. Although the rectifying element 20 that prevents the current from flowing is configured, the present invention is not limited to this.

例えば、逆導電型の半導体層７Ｂの代わりに、中間コンタクト層７に含まれる下側コンタクト層７Ａよりも禁制帯の幅が狭い材料（組成）からなる半導体層を用いても良い。この場合、中間コンタクト層に含まれる下側コンタクト層と半導体層の導電型は同じであっても良いし、異なっていても良い。つまり、中間コンタクト層に含まれる半導体層として、中間コンタクト層に含まれる下側コンタクト層と導電型が同じで、かつ、中間コンタクト層に含まれる下側コンタクト層よりも禁制帯の幅が狭い材料（組成）からなる半導体層を用いても良い。また、中間コンタクト層に含まれる半導体層として、中間コンタクト層に含まれる下側コンタクト層と導電型が異なり、かつ、中間コンタクト層に含まれる下側コンタクト層よりも禁制帯の幅が狭い材料（組成）からなる半導体層を用いても良い。 For example, instead of the reverse conductivity type semiconductor layer 7B, a semiconductor layer made of a material (composition) having a narrower forbidden band than the lower contact layer 7A included in the intermediate contact layer 7 may be used. In this case, the conductivity types of the lower contact layer and the semiconductor layer included in the intermediate contact layer may be the same or different. That is, as the semiconductor layer included in the intermediate contact layer, a material having the same conductivity type as the lower contact layer included in the intermediate contact layer and having a narrower forbidden band than the lower contact layer included in the intermediate contact layer A semiconductor layer made of (composition) may be used. In addition, as a semiconductor layer included in the intermediate contact layer, a material having a conductivity type different from that of the lower contact layer included in the intermediate contact layer and having a narrower forbidden band than the lower contact layer included in the intermediate contact layer ( You may use the semiconductor layer which consists of a composition.

このように、上述の実施形態では、中間コンタクト層に加えられるバイアス極性によって整流性を持たせる機構として、ｐｎ接合を利用しているのに代えて、あるいは、ｐｎ接合を利用するとともに、禁制帯幅の異なる半導体材料からなるヘテロ接合を利用することもでき、この場合も同様の作用・効果が得られる。
具体的には、上述の実施形態の中間コンタクト層７に含まれるｎ−ＧａＡｓ下側コンタクト層７Ａとｎ−ＧａＡｓ上側コンタクト層７Ｃとの間に挟まれるｐ−ＧａＡｓ層７Ｂの代わりに、ＧａＡｓよりもバンドギャップＥｇが狭いｎ−ＩｎＧａＡｓ層（Ｉｎ＝０．３）を用いることが考えられる。 As described above, in the above-described embodiment, instead of using the pn junction or using the pn junction as a mechanism for providing rectification by the bias polarity applied to the intermediate contact layer, the forbidden band is used. Heterojunctions made of semiconductor materials having different widths can also be used, and in this case, similar actions and effects can be obtained.
Specifically, instead of the p-GaAs layer 7B sandwiched between the n-GaAs lower contact layer 7A and the n-GaAs upper contact layer 7C included in the intermediate contact layer 7 of the above-described embodiment, GaAs is used. It is conceivable to use an n-InGaAs layer (In = 0.3) having a narrow band gap Eg.

また、上述の実施形態の中間コンタクト層７に含まれるｎ−ＧａＡｓ下側コンタクト層７Ａ及びｎ−ＧａＡｓ上側コンタクト層７Ｃの代わりに、ｎ−ＡｌＧａＡｓ（Ａｌ＝０．２）下側コンタクト層及びｎ−ＡｌＧａＡｓ（Ａｌ＝０．２）上側コンタクト層を用い、上述の実施形態の中間コンタクト層７に含まれるｐ−ＧａＡｓ層７Ｂの代わりに、ｎ−ＧａＡｓ層を用いることも考えられる。 Further, instead of the n-GaAs lower contact layer 7A and the n-GaAs upper contact layer 7C included in the intermediate contact layer 7 of the above-described embodiment, an n-AlGaAs (Al = 0.2) lower contact layer and n It is also conceivable to use an AlGaAs (Al = 0.2) upper contact layer and use an n-GaAs layer instead of the p-GaAs layer 7B included in the intermediate contact layer 7 of the above-described embodiment.

また、上述の実施形態では、上部ＭＱＷ層８及び下部ＭＱＷ層６を挟むコンタクト層５，７Ａ，７Ｃ，９としてｎ型コンタクト層を用いているが、これに限られるものではなく、例えばｐ型コンタクト層を用いても良い。つまり、１種類の導電型のコンタクト層で上部ＭＱＷ層及び下部ＭＱＷ層を挟むようにすれば良い。
また、上述の実施形態では、下部コンタクト層５によって全画素を接続し、画素形成領域の外周部まで延ばすことで、下部コンタクト層５を共通配線として用いているが、これに限られるものではない。例えば画素毎に下部コンタクト層を設け、全画素の下部コンタクト層を、画素形成領域の外周部まで延びる金属配線で接続するようにしても良い。 In the above-described embodiment, the n-type contact layers are used as the contact layers 5, 7A, 7C, and 9 sandwiching the upper MQW layer 8 and the lower MQW layer 6. However, the present invention is not limited to this. A contact layer may be used. That is, the upper MQW layer and the lower MQW layer may be sandwiched between contact layers of one type of conductivity type.
In the above-described embodiment, the lower contact layer 5 is used as a common wiring by connecting all the pixels by the lower contact layer 5 and extending to the outer periphery of the pixel formation region. However, the present invention is not limited to this. . For example, a lower contact layer may be provided for each pixel, and the lower contact layers of all the pixels may be connected by metal wiring that extends to the outer periphery of the pixel formation region.

また、上述の実施形態では、２つのセンサ素子６，８を一画素とし、複数の画素１を配列して２波長イメージセンサを構成しているが、これに限られるものではなく、例えば、複数のセンサ素子を１画素とし、複数の画素を配列して多波長イメージセンサを構成しても良い。
また、上述の実施形態におけるＭＱＷ層６，８やコンタクト層５，７，９の材料・組成は、上述の実施形態のものに限られるものではない。例えば、ＭＱＷ層やコンタクト層は、ＧａＡｓ，ＩｎＡｓ，ＡｌＡｓ，ＩｎＰ，ＧａＰ，ＡｌＰ又はこれらの混晶によって構成すれば良い。 In the above-described embodiment, the two sensor elements 6 and 8 are used as one pixel, and a plurality of pixels 1 are arranged to form a two-wavelength image sensor. However, the present invention is not limited to this. The multi-wavelength image sensor may be configured by using one sensor element as a pixel and arranging a plurality of pixels.
Further, the materials and compositions of the MQW layers 6 and 8 and the contact layers 5, 7, and 9 in the above embodiment are not limited to those in the above embodiment. For example, the MQW layer and the contact layer may be made of GaAs, InAs, AlAs, InP, GaP, AlP, or a mixed crystal thereof.

また、上述の実施形態では、センサ素子として量子井戸型赤外線フォトディテクタ（ＱＷＩＰ）を用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、センサ素子として他の光伝導体型素子を用いても良い。また、例えば、光吸収部を、量子井戸層ではなく、量子ドット層としても良いし、受光波長に合わせた禁制帯幅を持つバルク半導体層としても良い。 In the above-described embodiment, the case where a quantum well infrared detector (QWIP) is used as a sensor element has been described as an example. However, the present invention is not limited to this. For example, another photoconductor type element may be used as the sensor element. In addition, for example, the light absorbing portion may be a quantum dot layer instead of a quantum well layer, or a bulk semiconductor layer having a forbidden band width that matches a light receiving wavelength.

また、上述の実施形態では、信号処理回路アレイ３がバイアス電圧供給回路を含むものとして構成しているが、これに限られるものではなく、例えば、信号処理回路アレイとは別に（即ち、赤外線アレイセンサとは別に）バイアス電圧供給回路を設け、信号処理回路アレイに接続するようにしても良い。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。 In the above-described embodiment, the signal processing circuit array 3 is configured to include the bias voltage supply circuit. However, the present invention is not limited to this. For example, the signal processing circuit array 3 is separate from the signal processing circuit array (that is, the infrared array). A bias voltage supply circuit may be provided separately from the sensor and connected to the signal processing circuit array.
Note that the present invention is not limited to the configurations described in the above-described embodiments and modifications, and various modifications can be made without departing from the spirit of the present invention.

１画素
２センサ素子アレイ
３信号処理回路アレイ
４Ａ，４Ｂ，４Ｃバンプ電極
５ｎ型ＧａＡｓ下部コンタクト層
６ＡｌＧａＡｓ／ＧａＡｓ下部ＭＱＷ層
７中間コンタクト層
７Ａｎ型ＧａＡｓ下側コンタクト層
７Ｂ半導体層（ｐ型ＧａＡｓ層）
７Ｃｎ型ＧａＡｓ上側コンタクト層
８ＡｌＧａＡｓ／ＩｎＧａＡｓ上部ＭＱＷ層
８ＡＡｌＧａＡｓ障壁層
８ＢＩｎＧａＡｓ井戸層
９ｎ型ＧａＡｓ上部コンタクト層
１０ＧａＡｓ基板
１１ｉ−ＧａＡｓ層
１２Ａ，１２Ｂ，１２Ｃオーミック電極
１３Ａ，１３Ｂ，１３Ｃ配線
１４読出回路
１５第１スイッチ
１６バイアス電圧供給回路
１７第２スイッチ
１８第３スイッチ（入力ゲート）
１９入力回路
２０整流素子（ｐｎ接合ダイオード）
２１ｐｎ接合ダイオード
２２一画素ユニット
２３積分容量素子（キャパシタ）
２４リセット電源
２５リセットスイッチ（リセットトランジスタ）
２６ソースフォロワトランジスタ
２７行選択トランジスタ
２８行線
２９列線
３０列選択トランジスタ
３１読み出し線
３２負荷トランジスタ
３３垂直走査シフトレジスタ
３４水平走査シフトレジスタ
３５電源線
３６，３７コンタクト穴
３８，４１ＳｉＯＮ膜
３９ミラー電極
４０分離溝
４２，４３ｎ−ＩｎＧａＰエッチングストッパ層
４４ｉ−ＡｌＧａＡｓエッチングストッパ層
４５，４６ｉ−ＧａＡｓ層（表面絶縁層）
４７ｎ−ＧａＡｓ層
５０回折格子構造 1 pixel 2 sensor element array 3 signal processing circuit array 4A, 4B, 4C bump electrode 5 n-type GaAs lower contact layer 6 AlGaAs / GaAs lower MQW layer 7 intermediate contact layer 7A n-type GaAs lower contact layer 7B semiconductor layer (p-type) GaAs layer)
7C n-type GaAs upper contact layer 8 AlGaAs / InGaAs upper MQW layer 8A AlGaAs barrier layer 8B InGaAs well layer 9 n-type GaAs upper contact layer 10 GaAs substrate 11 i-GaAs layer 12A, 12B, 12C ohmic electrode 13A, 13B, 13C wiring 14 readout circuit 15 first switch 16 bias voltage supply circuit 17 second switch 18 third switch (input gate)
19 Input circuit 20 Rectifier (pn junction diode)
21 pn junction diode 22 One pixel unit 23 Integration capacitance element (capacitor)
24 Reset power supply 25 Reset switch (Reset transistor)
26 Source follower transistor 27 Row select transistor 28 Row line 29 Column line 30 Column select transistor 31 Read line 32 Load transistor 33 Vertical scan shift register 34 Horizontal scan shift register 35 Power supply line 36, 37 Contact hole 38, 41 SiON film 39 Mirror electrode 40 Separation groove 42, 43 n-InGaP etching stopper layer 44 i-AlGaAs etching stopper layer 45, 46 i-GaAs layer (surface insulating layer)
47 n-GaAs layer 50 diffraction grating structure

Claims

第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、
前記第１光導電体型素子及び前記第２光導電体型素子に接続された出力電極と、
前記複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、
前記出力電極と前記共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、
前記第１光伝導体型素子を挟む第１コンタクト層と、
前記第２光伝導体型素子を挟む第２コンタクト層と、
前記第１コンタクト層の一方と前記第２コンタクト層の一方との間に設けられ、前記出力電極に直接接続され、前記一方の第１コンタクト層と導電型が異なる半導体層とを備え、
前記整流素子は、前記一方の第１コンタクト層と、前記半導体層とによって構成されることを特徴とするイメージセンサ。 A plurality of pixels including a first photoconductor-type element and a second photoconductor-type element;
An output electrode connected to the first photoconductor element and the second photoconductor element;
A common electrode connected to a first photoconductive element included in each of the plurality of pixels;
A rectifying element that is provided between the output electrode and the common electrode and prevents a current flowing in a direction opposite to the direction of a current flowing during operation ;
A first contact layer sandwiching the first photoconductor element;
A second contact layer sandwiching the second photoconductor element;
A semiconductor layer provided between one of the first contact layers and one of the second contact layers, directly connected to the output electrode, and having a conductivity type different from that of the one first contact layer;
The rectifying element includes the one first contact layer and the semiconductor layer .

第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、
前記第１光導電体型素子及び前記第２光導電体型素子に接続された出力電極と、
前記複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、
前記出力電極と前記共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、
前記第１光伝導体型素子を挟む第１コンタクト層と、
前記第２光伝導体型素子を挟む第２コンタクト層と、
前記第１コンタクト層の一方と前記第２コンタクト層の一方との間に設けられ、前記出力電極に接続され、前記一方の第１コンタクト層よりも禁制帯の幅が狭い材料からなる半導体層とを備え、
前記整流素子は、前記一方の第１コンタクト層と、前記半導体層とによって構成されることを特徴とするイメージセンサ。 A plurality of pixels including a first photoconductor-type element and a second photoconductor-type element;
An output electrode connected to the first photoconductor element and the second photoconductor element;
A common electrode connected to a first photoconductive element included in each of the plurality of pixels;
A rectifying element that is provided between the output electrode and the common electrode and prevents a current flowing in a direction opposite to the direction of a current flowing during operation;
A first contact layer sandwiching the first photoconductor element;
A second contact layer sandwiching the second photoconductor element;
A semiconductor layer provided between one of the first contact layers and one of the second contact layers, connected to the output electrode, and made of a material having a forbidden band narrower than the one first contact layer; With
The rectifying element has a first contact layer of the one, features and to Louis Mejisensa to be constituted by said semiconductor layer.

前記第２コンタクト層の他方に接続されたバイアス電極と、
前記共通電極にバイアス電圧を供給するための第１スイッチと、
前記バイアス電極にバイアス電圧を供給するための第２スイッチと、
前記出力電極に接続された第３スイッチとを備えることを特徴とする、請求項１又は２に記載のイメージセンサ。 A bias electrode connected to the other of the second contact layers;
A first switch for supplying a bias voltage to the common electrode;
A second switch for supplying a bias voltage to the bias electrode;
Characterized in that it comprises a third switch connected to the output electrode, an image sensor according to claim 1 or 2.

前記第１コンタクト層の他方が、前記複数の画素のそれぞれに含まれる前記第１光導電体型素子に接続された共通コンタクト層であり、
前記共通電極は、前記共通コンタクト層を介して、前記複数の画素のそれぞれに含まれる前記第１光導電体型素子に接続されていることを特徴とする、請求項１〜３のいずれか１項に記載のイメージセンサ。 The other of the first contact layers is a common contact layer connected to the first photoconductive element included in each of the plurality of pixels;
The common electrode via the common contact layer, characterized in that it is connected to the first photoconductive body type element included in each of the plurality of pixels, any one of claims 1 to 3 The image sensor described in 1.

センサ素子アレイと、
前記センサ素子アレイに接続された信号処理回路とを備え、
前記センサ素子アレイが、
第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、
前記第１光導電体型素子及び前記第２光導電体型素子に接続された出力電極と、
前記複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、
前記出力電極と前記共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、
前記第１光伝導体型素子を挟む第１コンタクト層と、
前記第２光伝導体型素子を挟む第２コンタクト層と、
前記第１コンタクト層の一方と前記第２コンタクト層の一方との間に設けられ、前記出力電極に直接接続され、前記一方の第１コンタクト層と導電型が異なる半導体層とを備え、
前記整流素子は、前記一方の第１コンタクト層と、前記半導体層とによって構成されることを特徴とするイメージセンサ。 A sensor element array;
A signal processing circuit connected to the sensor element array,
The sensor element array is
A plurality of pixels including a first photoconductor-type element and a second photoconductor-type element;
An output electrode connected to the first photoconductor element and the second photoconductor element;
A common electrode connected to a first photoconductive element included in each of the plurality of pixels;
A rectifying element that is provided between the output electrode and the common electrode and prevents a current flowing in a direction opposite to the direction of a current flowing during operation ;
A first contact layer sandwiching the first photoconductor element;
A second contact layer sandwiching the second photoconductor element;
A semiconductor layer provided between one of the first contact layers and one of the second contact layers, directly connected to the output electrode, and having a conductivity type different from that of the one first contact layer;
The rectifying element includes the one first contact layer and the semiconductor layer .

センサ素子アレイと、A sensor element array;
前記センサ素子アレイに接続された信号処理回路とを備え、A signal processing circuit connected to the sensor element array,
前記センサ素子アレイが、The sensor element array is
第１光伝導体型素子と第２光伝導体型素子とを含む複数の画素と、A plurality of pixels including a first photoconductor-type element and a second photoconductor-type element;
前記第１光導電体型素子及び前記第２光導電体型素子に接続された出力電極と、An output electrode connected to the first photoconductor element and the second photoconductor element;
前記複数の画素のそれぞれに含まれる第１光導電体型素子に接続された共通電極と、A common electrode connected to a first photoconductive element included in each of the plurality of pixels;
前記出力電極と前記共通電極との間に設けられ、動作時に流れる電流の方向と逆向きの電流が流れるのを阻止する整流素子と、A rectifying element that is provided between the output electrode and the common electrode and prevents a current flowing in a direction opposite to the direction of a current flowing during operation;
前記第１光伝導体型素子を挟む第１コンタクト層と、A first contact layer sandwiching the first photoconductor element;
前記第２光伝導体型素子を挟む第２コンタクト層と、A second contact layer sandwiching the second photoconductor element;
前記第１コンタクト層の一方と前記第２コンタクト層の一方との間に設けられ、前記出力電極に接続され、前記一方の第１コンタクト層よりも禁制帯の幅が狭い材料からなる半導体層とを備え、A semiconductor layer provided between one of the first contact layers and one of the second contact layers, connected to the output electrode, and made of a material having a forbidden band narrower than the one first contact layer; With
前記整流素子は、前記一方の第１コンタクト層と、前記半導体層とによって構成されることを特徴とするイメージセンサ。The rectifying element includes the one first contact layer and the semiconductor layer.