JP4924617B2 - Solid-state image sensor, camera - Google Patents
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Description
本発明は、固体撮像素子、並びに、固体撮像素子を備えたカメラに係わる。 The present invention relates to a solid-state imaging device and a camera including the solid-state imaging device.
イメージセンサは、カメラやビデオのような多くの領域における応用を有するデバイスである。
これらのデバイスに使用されるイメージセンサは、多くの画素から構成されている。そして、画素の寸法や画素構造によって、デバイス全体の効率が決まる。
Image sensors are devices that have applications in many areas, such as cameras and video.
Image sensors used in these devices are composed of many pixels. The overall device efficiency is determined by the pixel dimensions and the pixel structure.
カラー用のデバイスでは、固体状態の、通常、有機材料を起源とする吸収カラーフィルタ材料を、各画素にそれぞれ設けることにより、画素のタイプが赤・緑・青の３色に分かれている。 In a color device, a pixel type is divided into three colors, red, green, and blue, by providing each pixel with an absorption color filter material that is solid, usually originating from an organic material.
画素内の効率を改善するために、最も上層の要素部品である、画素サイズのレンズが通常用いられている。これにより、入射光を画素の受光素子に焦点を結ぶように保って、画素に入射するできるだけ多くの光をその画素に捕捉させ、周囲の画素に拡散しないようにしている。 In order to improve the efficiency in the pixel, a lens of the pixel size, which is the uppermost element part, is usually used. Thus, the incident light is kept focused on the light receiving element of the pixel so that as much light as possible incident on the pixel is captured by the pixel and is not diffused to surrounding pixels.
しかしながら、カメラの小型化に伴い、カメラレンズ等の光学部品の制約から、画素サイズをさらに縮小するように要望されている。
画素サイズを縮小することは、画素の受光効率を低下させるだけでなく、フォトダイオードの体積を減少させるので、画素のピークゲインの減少やカメラのダイナミックレンジの著しい減少を招いてしまう。
これらの問題から、同じ露光条件下でより高い応答特性及びより広いダイナミックレンジとなるように、画素設計へ要望されるようになっている。
However, with the miniaturization of the camera, there is a demand for further reducing the pixel size due to restrictions of optical components such as a camera lens.
Reducing the pixel size not only reduces the light receiving efficiency of the pixel, but also reduces the volume of the photodiode, leading to a reduction in pixel peak gain and a significant reduction in camera dynamic range.
Due to these problems, pixel designs are required to have higher response characteristics and a wider dynamic range under the same exposure conditions.
上述したデバイスを改善する最も明白な方法の１つは、１個の光子から出るキャリアの数を１個より多くすることである。
いくつかの研究者が、１０以上のゲインを有するアバランシェダイオードを使用することを提案している（例えば、特許文献１及び特許文献２参照。）。
これにより、低光量に対しても、高い応答特性が得られるようになり、応答帯域も広くなる。
One of the most obvious ways to improve the device described above is to increase the number of carriers emitted from a single photon to more than one.
Some researchers have proposed using an avalanche diode having a gain of 10 or more (see, for example,
Thereby, a high response characteristic can be obtained even with a low light quantity, and the response band is widened.
しかしながら、従来提案されているアバランシェダイオードの構造を、イメージセンサへ応用しようとすると、２つの大きな問題点を生じる。即ち、３０Ｖ以上の高い電圧を要することと、過剰に熱を生じることである。 However, when the conventionally proposed avalanche diode structure is applied to an image sensor, two major problems arise. That is, a high voltage of 30 V or more is required and excessive heat is generated.
アバランシェを生じるためには、ある程度以上の電界を加える必要があり、アバランシェダイオードの厚さと電界の強さに対応した電圧を印加する必要がある。不純物をドープしたシリコン基板で、厚さ３μｍの場合、３０Ｖ以上の高い電圧を印加する必要がある。
印加する電圧を高くすると、高い電位が隣の画素に広がって、その特性を変えてしまい、ノイズとして振舞う、クロストークを生じやすくなる。
この隣接する画素とのクロストークを防ぐためには、画素間の絶縁分離領域を充分確保する必要が生じることから、画素内のアクティブ領域（入射光を受光検出する受光部）の割合が小さくなる。これにより、入射光量が減るため、その分、アバランシェダイオードのゲインを増やす必要が生じる。
In order to generate an avalanche, it is necessary to apply an electric field of a certain level or more, and it is necessary to apply a voltage corresponding to the thickness of the avalanche diode and the strength of the electric field. If the silicon substrate is doped with impurities and has a thickness of 3 μm, it is necessary to apply a high voltage of 30 V or more.
When the voltage to be applied is increased, a high potential spreads to adjacent pixels, changing its characteristics, and crosstalk that behaves as noise is likely to occur.
In order to prevent the crosstalk with the adjacent pixels, it is necessary to secure a sufficient insulation isolation region between the pixels, so that the ratio of the active region (light receiving unit that receives and detects incident light) in the pixel is reduced. Thereby, since the amount of incident light is reduced, it is necessary to increase the gain of the avalanche diode accordingly.
過剰に熱を生じると、ノイズが多くなってしまう。
熱の発生は、ペルチエ素子を使用することにより、デバイスを冷却することができるため、熱の発生を抑制することが可能である。
しかしながら、ペルチエ素子を使用すると、その分デバイスが大型化すると共に、消費電力が増大する。
When excessive heat is generated, noise increases.
Since the device can be cooled by using a Peltier element, the generation of heat can be suppressed.
However, when a Peltier element is used, the size of the device increases and the power consumption increases accordingly.
上述した問題の解決のために、本発明においては、小さい画素サイズでも充分な応答特性が得られる、固体撮像素子及び固体撮像素子を備えたカメラを提供するものである。 In order to solve the above-described problems, the present invention provides a solid-state imaging device and a camera equipped with the solid-state imaging device that can obtain sufficient response characteristics even with a small pixel size.
本発明の固体撮像素子は、それぞれ半導体基体の厚さ方向に延びて形成された、ｎ＋領域と、ｐ＋領域と、ｎ＋領域とｐ＋領域とに挟まれているアバランシェ領域とを有する構造のアバランシェフォトダイオードを含む。さらに、このアバランシェフォトダイオードの構造を複数個繰り返し含む画素を含み、アバランシェ領域が、ｎ ＋ 領域及びｐ ＋ 領域よりも、光入射側に突出して形成され、ｎ＋領域及びｐ＋領域及びアバランシェ領域は、光入射側の半導体基体の表面には露出していない。
本発明のカメラは、画像の撮影が行われるカメラであって、前記本発明の固体撮像素子を備えたものである。
The solid-state imaging device of the present invention has an n + region, a p + region, and an avalanche region sandwiched between the n + region and the p + region, each extending in the thickness direction of the semiconductor substrate. Including an avalanche photodiode of structure. Further comprising a pixel including repeating a plurality of structure of the avalanche photodiode, the avalanche region, n + than in the region and the p + regions, it is formed to protrude on the light incident side, n + region and a p + region and avalanche region Are not exposed on the surface of the semiconductor substrate on the light incident side.
The camera of the present invention is a camera that takes an image, and includes the solid-state imaging device of the present invention.
上述の本発明の固体撮像素子及びカメラの構成によれば、それぞれ半導体基体の厚さ方向に延びて形成された、ｎ＋領域と、ｐ＋領域と、ｎ＋領域とｐ＋領域とに挟まれているアバランシェ領域とを有する構造のアバランシェフォトダイオードを含む。即ち、アバランシェフォトダイオードを構成する各領域（ｎ＋領域、アバランシェ領域、ｐ＋領域）が半導体基体の厚さ方向に延びて形成され、半導体基体の厚さ方向に深く形成されている。これにより、検出すべき波長の光を検出できるように、アバランシェ領域の深さを設定することが可能である。そして、入射した光を充分に吸収して、光子からアバランシェ現象により多数のキャリアを生成することができる。
また、画素がアバランシェフォトダイオードの構造を複数個繰り返し含むので、それぞれのアバランシェフォトダイオードの構造における、ｎ＋領域とｐ＋領域とに挟まれているアバランシェ領域の幅が、１個の構造のみの場合の半分以下になる。これにより、アバランシェ現象を発生させるために必要となる印加電圧を低減することができる。一方、印加電圧を同じとして比較すると、１個の構造のみの場合よりも、アバランシェ領域にかかる電界を強くすることができるので、１光子当たりに発生するキャリア数を増やすことができる。
According to the above-described configuration of the solid-state imaging device and the camera of the present invention, the n + region, the p + region, the n + region, and the p + region, which are formed to extend in the thickness direction of the semiconductor substrate, are sandwiched. And an avalanche photodiode having a structure having an avalanche region. That is, each region (n + region, avalanche region, p + region) constituting the avalanche photodiode is formed so as to extend in the thickness direction of the semiconductor substrate, and is formed deep in the thickness direction of the semiconductor substrate. Thus, the depth of the avalanche region can be set so that light having a wavelength to be detected can be detected. Then, the incident light is sufficiently absorbed, and a large number of carriers can be generated from the photons by the avalanche phenomenon.
Further, since the pixel repeatedly includes a plurality of avalanche photodiode structures, the width of the avalanche region sandwiched between the n + region and the p + region in each avalanche photodiode structure is only one structure. Less than half of the case. Thereby, the applied voltage required in order to generate an avalanche phenomenon can be reduced. On the other hand, when compared with the same applied voltage, the electric field applied to the avalanche region can be increased as compared with the case of only one structure, so that the number of carriers generated per photon can be increased.
上述の本発明によれば、アバランシェ現象を発生させるために必要となる印加電圧を低減することができるので、隣接する画素とのクロストークの発生や熱の発生を抑制することができる。これにより、厚い絶縁分離領域やペルチエ素子を採用する必要がなくなり、固体撮像素子の画素の微細化を図ることが可能になる。
従って、アバランシェフォトダイオードを画素に含む固体撮像素子においても、画素を微細化することができるため、固体撮像素子を備えたカメラの小型化や固体撮像素子の画素数の増大を図ることが可能になる。
また、駆動電圧が比較的低いＣＭＯＳイメージセンサにも、アバランシェフォトダイオードを適用することが可能になる。
According to the above-described present invention, it is possible to reduce the applied voltage required to generate the avalanche phenomenon, and thus it is possible to suppress the occurrence of crosstalk with adjacent pixels and the generation of heat. As a result, it is not necessary to employ a thick insulating isolation region or a Peltier element, and it becomes possible to miniaturize the pixels of the solid-state imaging element.
Accordingly, even in a solid-state imaging device including an avalanche photodiode in a pixel, the pixel can be miniaturized, so that it is possible to reduce the size of a camera including the solid-state imaging device and increase the number of pixels of the solid-state imaging device. Become.
In addition, the avalanche photodiode can be applied to a CMOS image sensor having a relatively low driving voltage.
また、印加電圧を同じとして比較すると、本発明によれば、１光子当たりに発生するキャリア数を増やすことができるので、低光量に対する応答性能を向上することが可能になる。
従って、本発明により、広いダイナミックレンジを保ったままで、低光量レベルに対する感度の向上を実現することが可能になる。
Further, when compared with the same applied voltage, according to the present invention, since the number of carriers generated per photon can be increased, it is possible to improve the response performance to a low light quantity.
Therefore, according to the present invention, it is possible to realize an improvement in sensitivity to a low light quantity level while maintaining a wide dynamic range.
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．固体撮像素子の第１の実施の形態
３．固体撮像素子の第２の実施の形態
４．固体撮像素子の第３の実施の形態
５．固体撮像素子の第４の実施の形態
６．固体撮像素子の第５の実施の形態
７．変形例
８．カメラの実施の形態
Hereinafter, the best mode for carrying out the invention (hereinafter referred to as an embodiment) will be described.
The description will be given in the following order.
1. 1. Outline of the
＜１．本発明の概要＞
まず、本発明の実施の形態の説明に先立ち、本発明の概要を説明する。
標準的なアバランシェフォトダイオードの構造の断面図を、図１４Ａに示す。また、図１４Ａの構造における深さ方向の電界の大きさを、図１４Ｂに示す。
図１４Ａに示すように、基板のｉ型半導体領域をアバランシェと吸収領域１０１として、基板の表面側にｎ＋領域１０２を形成し、その下にｐ型アバランシェ領域１０４を形成している。また、基板の底面側にｐ＋領域１０３を形成している。さらに、基板の表面上に透明電極１０５を設け、基板の底面に電極１０６を設けている。透明電極１０５と電極１０６との間に、電源１０７により、透明電極１０５側が＋となるように電圧ＶＬが印加され、電界を形成するようにしている。
アバランシェ領域１０１，１０４の深さは、検出すべき光の波長に対応して設定される。
<1. Summary of the present invention>
First, prior to the description of the embodiments of the present invention, an outline of the present invention will be described.
A cross-sectional view of a standard avalanche photodiode structure is shown in FIG. 14A. 14B shows the magnitude of the electric field in the depth direction in the structure of FIG. 14A.
As shown in FIG. 14A, an i-type semiconductor region of the substrate is an avalanche and an
The depth of the
このアバランシェフォトダイオードにおいては、光（エネルギーｈν）が入射して、ｉ型のアバランシェ領域１０１において、光子から電子ｅ−とホールｈ＋とを生じる。電子ｅ−は透明電極１０５側に移動して、アバランシェ領域１０１からｐ型領域１０４に掃き出される。ホールｈ＋は電極１０６側に移動する。その結果、電流Ｉｐｈが流れる。
In this avalanche photodiode, light (energy hν) is incident, and in the i-
図１４Ｂに示すように、ｐ型領域１０４付近で電界が強くなり、ゲインを生じる。また、アバランシェ領域１０１においては、ほぼ一様な電界が生じている。
ｐ型領域１０４で高い電界勾配が維持されて、キャリアである電子ｅ−を加速して、衝撃イオン化により多数のキャリアが生成される。
As shown in FIG. 14B, the electric field becomes strong near the p-
A high electric field gradient is maintained in the p-
このアバランシェフォトダイオードの構造では、デバイス全体に印加される電圧が大きいという問題がある。電圧の大きさは、電極１０５，１０６間の半導体材料の厚さと比例すると共に、半導体材料のバンドギャップにも比例する。
シリコンは、絶縁破壊電圧が３×１０５Ｖ／ｃｍであり、厚さ３μｍのノンドープのシリコン基板ではアバランシェ現象を発生させるために、９０Ｖ以上の電圧を要する。不純物を基板にドープすることにより、必要な電圧を低減することが可能であるが、それでも３０〜６０Ｖ程度の電圧が必要になる。
This avalanche photodiode structure has a problem that a large voltage is applied to the entire device. The magnitude of the voltage is proportional to the thickness of the semiconductor material between the
Silicon has a dielectric breakdown voltage of 3 × 10 5 V / cm, and a non-doped silicon substrate having a thickness of 3 μm requires a voltage of 90 V or more to generate an avalanche phenomenon. Although the necessary voltage can be reduced by doping the substrate with impurities, a voltage of about 30 to 60 V is still required.
これに対して、標準的なＣＭＯＳデバイスでは、駆動電圧が１０Ｖ以下である。
そのため、ＣＭＯＳデバイスでは３０〜６０Ｖ程度の電圧を制御することが難しく、図１４Ａの構造のアバランシェフォトダイオードを、ＣＭＯＳイメージセンサ（ＣＭＯＳ型固体撮像素子）に適用することは困難である。
On the other hand, in a standard CMOS device, the drive voltage is 10 V or less.
Therefore, it is difficult to control a voltage of about 30 to 60 V in a CMOS device, and it is difficult to apply the avalanche photodiode having the structure of FIG. 14A to a CMOS image sensor (CMOS type solid-state imaging device).
上述の問題を克服するために、本発明では、小型で低い電圧で駆動し、画素設計を大きく変える必要がなく、標準的なＣＭＯＳイメージセンサの設計にも組み込むことが可能である、アバランシェフォトダイオードの新しい構成を含む固体撮像素子を提案する。
即ち、アバランシェ領域を、アバランシェ領域を形成する半導体基体の厚さ方向に延びるように形成すると共に、ｎ＋領域とｐ＋領域とｎ＋領域及びｐ＋領域に挟まれているアバランシェ領域とを有する構造を各画素に複数個繰り返して設ける。
To overcome the above-mentioned problems, the present invention is avalanche photodiodes that can be incorporated into standard CMOS image sensor designs that are small, driven at low voltage, do not require significant pixel design changes, and can be incorporated into standard CMOS image sensor designs. A solid-state image sensor including the new configuration is proposed.
That is, the avalanche region is formed to extend in the thickness direction of the semiconductor substrate forming the avalanche region, and has an avalanche region sandwiched between the n + region, the p + region, the n + region, and the p + region. A plurality of structures are repeatedly provided for each pixel.
アバランシェ領域は、半導体基体（例えば、半導体基板や半導体基板上のエピタキシャル層）の厚さ方向に延びるように形成する。即ち、例えば、半導体基体の主面や半導体基板の基板面に対して略垂直な方向（垂直な方向、垂直な方向からわずかに傾斜した方向）に延びるように形成する。
アバランシェ領域を半導体基体の厚さ方向に延びるように形成することにより、半導体基体の厚さ方向に深く形成して、検出すべき波長の光を検出できるように設定することが可能である。例えば、可視光線を検出する場合には、３μｍ程度の厚さにアバランシェ領域を形成することが可能である。
The avalanche region is formed so as to extend in the thickness direction of a semiconductor substrate (for example, a semiconductor substrate or an epitaxial layer on the semiconductor substrate). That is, for example, it is formed so as to extend in a direction substantially perpendicular to the main surface of the semiconductor substrate or the substrate surface of the semiconductor substrate (a vertical direction or a direction slightly inclined from the vertical direction).
By forming the avalanche region so as to extend in the thickness direction of the semiconductor substrate, it is possible to form the avalanche region deep in the thickness direction of the semiconductor substrate so that light having a wavelength to be detected can be detected. For example, when detecting visible light, the avalanche region can be formed to a thickness of about 3 μm.
また、ｎ＋領域とｐ＋領域とｎ＋領域及びｐ＋領域に挟まれているアバランシェ領域とを有する構造を、各画素に複数個繰り返して設けることにより、ｎ＋領域及びｐ＋領域の間のアバランシェ領域の幅を、構造が１個のみの場合の半分以下に狭くすることができる。これにより、図１４Ａに示した１個のアバランシェ領域のみで構成した場合と比較して、アバランシェ現象を発生させるために必要となる電界を、より低い印加電圧で形成することが可能になる。例えば、ＣＭＯＳイメージセンサにも適用することが容易な１０Ｖ以下の電圧で、アバランシェ現象を発生させるため電界を形成することが可能になる。
繰り返しの個数を多くするほど、アバランシェ領域の幅を狭くすることができるため、必要な印加電圧を低減することができる。繰り返しの個数の上限は、画素サイズと、イオン注入マスクのパターニングが可能なパターン幅の最小値とで決まる。
Further, a plurality of structures each having an n + region, a p + region, and an avalanche region sandwiched between the n + region and the p + region are repeatedly provided in each pixel, so that the space between the n + region and the p + region is provided. The width of the avalanche region can be reduced to less than half that of a single structure. This makes it possible to form an electric field necessary for generating the avalanche phenomenon with a lower applied voltage as compared with the case where only one avalanche region shown in FIG. 14A is used. For example, an electric field can be formed to generate an avalanche phenomenon at a voltage of 10 V or less that can be easily applied to a CMOS image sensor.
As the number of repetitions is increased, the width of the avalanche region can be reduced, so that a necessary applied voltage can be reduced. The upper limit of the number of repetitions is determined by the pixel size and the minimum pattern width that allows patterning of the ion implantation mask.
ｎ＋領域と、ｐ＋領域と、ｎ＋領域及びｐ＋領域に挟まれているアバランシェ領域とは、半導体基体にｎ型不純物やｐ型不純物をイオン注入することにより、形成することができる。
半導体基体としては、ｎ型又はｐ型不純物がドープされたシリコン（Ｓｉ）が、最も安価で製造しやすい。また、アバランシェ領域の幅と印加する電圧とを適切な値に選定しやすくなる。
もちろん、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂのような、他の半導体材料も使用可能である。また、３元素や４元素からなる、その他のより大きいバンドギャップを有する半導体材料も、使用することが可能である。
Ｇｅ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂから選ばれるいずれか１種の材料を使用すれば、半導体材料のバンドギャップの大きさがシリコンと同程度か小さいので、アバランシェ領域の幅と印加する電圧とを適切な値に選定しやすくなる。
The n + region, the p + region, and the avalanche region sandwiched between the n + region and the p + region can be formed by ion-implanting n-type impurities or p-type impurities into the semiconductor substrate.
As a semiconductor substrate, silicon (Si) doped with n-type or p-type impurities is the cheapest and easy to manufacture. Further, it becomes easy to select an appropriate value for the width of the avalanche region and the voltage to be applied.
Of course, other semiconductor materials such as Ge, GaAs, InP, GaP, InAs, GaSb, and InSb can also be used. Also, other semiconductor materials having a larger bandgap made of 3 elements or 4 elements can be used.
If any one material selected from Ge, GaAs, InP, GaP, InAs, GaSb, and InSb is used, the band gap size of the semiconductor material is the same as or smaller than that of silicon. This makes it easy to select an appropriate voltage.
アバランシェ領域は、デバイス全体の絶縁破壊電圧を決定する主要なパラメータの１つであるので、デバイスに最も影響するものである。
アバランシェ領域は、低濃度の不純物（ｎ型又はｐ型）がドープされた領域に、もしくは、ノンドープの領域によって構成される。
そして、アバランシェ領域の幅に対応して、所望の電界が形成されるように、固体撮像素子を含むデバイスの駆動電圧を設定する。
Since the avalanche region is one of the main parameters that determine the breakdown voltage of the entire device, it has the greatest effect on the device.
The avalanche region is constituted by a region doped with a low concentration impurity (n-type or p-type) or a non-doped region.
Then, the drive voltage of the device including the solid-state imaging device is set so as to form a desired electric field corresponding to the width of the avalanche region.
ここで、材料のバンドギャップと絶縁破壊電圧との関係を、図１０に示す。
図１０より、バンドギャップが絶縁破壊電圧に直接関係しており、バンドギャップが広いと絶縁破壊電圧が高くなることがわかる。
とても狭いバンドギャップを有する材料を使用することは、単に判断基準でしかないように見えるであろう。
しかし、もし室温でのバンドギャップが狭すぎたとすると、デバイスのバックグラウンドレベルは、バルク材料へのキャリアの熱放散によって、Ｓ／Ｎ比の小さいデバイスとなり、明らかに望ましくない品質となることを覚えておくべきである。
また、主に重要なことは、その材料の吸収スペクトルである。明らかに、デバイスは、検出しようとする波長の光に応答する必要があり、この応答はその波長における材料の吸収により決定される。
従って、もし材料のバンドギャップが広すぎると、材料が入射光に対して透明になり、波長の信号に反応しなくなる。
また、バンドギャップが狭すぎると、検出できる波長の範囲は広くなり、検出したくない光も記録されるので、これを補償するために別体のカットオフフィルタが必要になる。このようなニーズにより、可視光領域の光を操作する受光素子には、シリコンが普通選択される。このように、シリコンに近いバンドギャップを有する半導体が可能性のある材料である。
Here, the relationship between the band gap of the material and the dielectric breakdown voltage is shown in FIG.
FIG. 10 shows that the band gap is directly related to the breakdown voltage, and that the breakdown voltage increases when the band gap is wide.
Using a material with a very narrow band gap will appear to be just a criterion.
However, if the band gap at room temperature is too narrow, the background level of the device will be a device with a low signal-to-noise ratio due to the heat dissipation of carriers into the bulk material, which clearly results in undesirable quality. Should be kept.
Also important is the absorption spectrum of the material. Obviously, the device needs to respond to the wavelength of light to be detected, which response is determined by the absorption of the material at that wavelength.
Therefore, if the band gap of the material is too wide, the material will be transparent to incident light and will not respond to wavelength signals.
If the band gap is too narrow, the range of wavelengths that can be detected is widened, and light that is not desired to be detected is recorded. Therefore, a separate cut-off filter is required to compensate for this. Due to such needs, silicon is usually selected as the light receiving element for manipulating light in the visible light region. Thus, a semiconductor having a band gap close to that of silicon is a possible material.
次に、アバランシェ領域の幅の絶縁破壊電圧への影響を考察する。
材料の厚さと絶縁破壊電圧との関係を、図１１に示す。ここでは、Ｇｅ，Ｓｉ，ＳｉＣ，ＳｉＯ２の４つの代表的な材料が示されている。
Next, the influence of the width of the avalanche region on the breakdown voltage will be considered.
FIG. 11 shows the relationship between the material thickness and the breakdown voltage. Here, four representative materials of Ge, Si, SiC, and SiO 2 are shown.
図１１より、いずれの材料も層の厚さに伴い、指数的に絶縁破壊電圧が増大することがわかる。このことは、普通のアバランシェダイオードの設計における駆動電圧を制限する要素となる。
即ち、図１４Ａに示したような普通のアバランシェダイオードでは、出力を必要なレベルまで押し上げるためには、２μｍを超えた厚さが必要となるので、シリコンの場合には３０Ｖを超える電圧となる。明らかに、この電圧は標準的なＣＭＯＳチップが耐えるには高すぎるので、そのような技術は、ＣＭＯＳイメージセンサにまで容易に拡張できるものではない。
As can be seen from FIG. 11, the breakdown voltage exponentially increases with the thickness of any material. This is a factor that limits the drive voltage in a normal avalanche diode design.
That is, in a normal avalanche diode as shown in FIG. 14A, a thickness exceeding 2 μm is required to boost the output to a required level, and in the case of silicon, the voltage exceeds 30 V. Clearly, this voltage is too high for a standard CMOS chip to withstand, so such technology cannot be easily extended to a CMOS image sensor.
一方、本発明の固体撮像素子におけるアバランシェ領域の幅は、図１１の横軸に示した半導体材料の厚さに対応するので、必要な絶縁破壊電圧の大きさと、使用する半導体材料とから、アバランシェ領域の幅が決まることになる。
広いバンドギャップを有するＳｉＯ２では、１０Ｖ以下に電圧を低減するためには、３ｎｍ以下の厚さにしなくてはならず、プロセスの安定性のためには薄すぎる。
ＳｉＣは、１０Ｖ以下に電圧を低減するためには４０ｎｍ以下の厚さにする必要があり、現在使用可能な製造工程においては、歪みが残る。
シリコンでは、１０Ｖ以下に電圧を低減するための厚さが２５０ｎｍ以下であり、これは物理的に可能性のある領域であることから、シリコンのような材料が本発明には適切である。
Ｇｅのようにバンドギャップがより狭くなると、１μｍ以下のずっと広い範囲の厚さが許容される。
このように、ＳｉからＧｅまでの周辺のバンドギャップを有する材料を、アバランシェ領域の材料として使用可能である。例えば、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂが挙げられる。
On the other hand, since the width of the avalanche region in the solid-state imaging device of the present invention corresponds to the thickness of the semiconductor material shown on the horizontal axis in FIG. 11, the avalanche is determined from the required breakdown voltage and the semiconductor material used. The width of the area is determined.
In SiO 2 having a wide band gap, in order to reduce the voltage to 10 V or less, the thickness must be 3 nm or less, and it is too thin for process stability.
SiC needs to have a thickness of 40 nm or less in order to reduce the voltage to 10 V or less, and distortion remains in a currently available manufacturing process.
In silicon, the thickness for reducing the voltage to 10 V or less is 250 nm or less, which is a physically possible region, so materials such as silicon are suitable for the present invention.
A narrower band gap, such as Ge, allows a much wider range of thicknesses of 1 μm or less.
Thus, a material having a band gap around Si to Ge can be used as the material for the avalanche region. Examples thereof include Ge, GaAs, InP, GaP, InAs, GaSb, and InSb.
次に、様々な厚さのＧｅの電流電圧曲線を、図１２に示す。厚さは、０．４μｍ、０．５μｍ、０．６μｍと変えている。横軸はＧｅを使用した半導体デバイスのソース−ドレイン電圧を示し、縦軸はＧｅを使用した半導体デバイスのドレイン電流を示している。
図１２に示すように、０．４μｍ〜０．６μｍの作製しやすい厚さで４〜６Ｖの低い電圧を実現できることがわかる。
従って、Ｇｅのようにバンドギャップが狭いと、主に熱で発育するノイズに関係しやすくなるものの、低電圧のアバランシェダイオードを作製することが容易であることがわかる。
Next, current-voltage curves of various thicknesses of Ge are shown in FIG. The thickness is changed to 0.4 μm, 0.5 μm, and 0.6 μm. The horizontal axis indicates the source-drain voltage of the semiconductor device using Ge, and the vertical axis indicates the drain current of the semiconductor device using Ge.
As shown in FIG. 12, it can be seen that a low voltage of 4 to 6 V can be realized with a thickness that is easy to produce from 0.4 μm to 0.6 μm.
Therefore, it can be seen that when the band gap is narrow like Ge, it is easy to produce a low-voltage avalanche diode, although it tends to be related mainly to heat-generated noise.
同様に、様々な厚さのＳｉの電流電圧曲線を、図１３に示す。厚さは、０．２μｍ、０．３μｍ、０．４μｍと変えている。
図１３に示すように、Ｓｉにおいて必要な絶縁破壊電圧を得るためには、Ｇｅの場合よりも厚さ（アバランシェ領域の幅）を低減する必要がある。
このことにもかかわらず、プロセス技術が最も進歩しており、バックグラウンドノイズのレベルがまだ低いので、シリコンが最良の材料選択になっている。
Similarly, current-voltage curves of Si of various thicknesses are shown in FIG. The thickness is changed to 0.2 μm, 0.3 μm, and 0.4 μm.
As shown in FIG. 13, in order to obtain a necessary breakdown voltage in Si, it is necessary to reduce the thickness (width of the avalanche region) as compared with the case of Ge.
Despite this, silicon is the best material choice because process technology is the most advanced and the level of background noise is still low.
本発明において、ｎ＋領域とｐ＋領域とに挟まれているアバランシェ領域の幅は、０．０５μｍ〜１μｍの範囲内とすることがより好ましい。
アバランシェ領域の幅を０．０５μｍ以上とすることにより、通常のマスクを使用したイオン注入により、アバランシェダイオードを構成する各領域を容易に形成することができる。
アバランシェ領域の幅を１μｍ以下とすることにより、２μｍ程度の小さい画素サイズでも、図１４Ａに示した構造と比較して、必要な電圧を低減することが可能になる。
In the present invention, the width of the avalanche region sandwiched between the n + region and the p + region is more preferably in the range of 0.05 μm to 1 μm.
By setting the width of the avalanche region to 0.05 μm or more, each region constituting the avalanche diode can be easily formed by ion implantation using a normal mask.
By setting the width of the avalanche region to 1 μm or less, the necessary voltage can be reduced even with a pixel size as small as about 2 μm as compared with the structure shown in FIG. 14A .
＜２．固体撮像素子の第１の実施の形態＞
続いて、本発明の具体的な実施の形態を説明する。
本発明の固体撮像素子の第１の実施の形態の概略構成図（断面図）を、図１に示す。
この固体撮像素子は、ｐ型の半導体基板７にｎ型のウエル層１が形成され、このｎ型のウエル層１内に、画素を構成するフォトダイオードが形成されている。
<2. First Embodiment of Solid-State Image Sensor>
Subsequently, specific embodiments of the present invention will be described.
FIG. 1 shows a schematic configuration diagram (cross-sectional view) of the first embodiment of the solid-state imaging device of the present invention.
In this solid-state imaging device, an n-
ｎ型のウエル層１は、画素毎に島状に分離して形成されている。
半導体基板７の上には、透過率・屈折率調整層１３、パッシベーション層１２、透過率・屈折率調整層１１が積層され、さらにその上に、画素毎に対応する色のカラーフィルタ９，１０が形成されている。
カラーフィルタ９，１０の上には、平坦化層１６を介して、オンチップレンズが形成されている。
一方、半導体基板７の下には、絶縁層１５が形成され、絶縁層１５の中に金属配線層１４が形成されている。
それぞれの金属配線層１４は、絶縁層１５によって絶縁されている。
この固体撮像素子では、金属配線層１４が設けられた絶縁層１５と、カラーフィルタ９，１０及びオンチップレンズ８とが、フォトダイオードが形成された半導体基板７の互いに逆側の主面に形成されている。即ち、配線が設けられている基板の表面とは反対側から光を照射する、裏面照射側構造となっている。
The n-
On the
On-chip lenses are formed on the
On the other hand, an insulating
Each
In this solid-state imaging device, the insulating
本実施の形態においては、特に、それぞれ半導体基板７の厚さ方向に延びる、ｎ＋領域２／アバランシェ領域４／ｐ＋領域３のアバランシェフォトダイオードの構造を、１画素内に複数個繰り返して形成している。
ｎ＋領域２と、ｐ＋領域３と、アバランシェ領域４とは、それぞれ、ｎ型ウエル層１内に、半導体基板７の厚さ方向（図１の上下方向）に延びて形成されている。そして、ｎ＋領域２とｐ＋領域３との間にアバランシェ領域４が挟まれた構造とすることにより、アバランシェフォトダイオードが構成されている。
In the present embodiment, in particular, a plurality of n + region 2 /
The n + region 2, the p + region 3, and the
図１に示すように、ｎ＋領域２／アバランシェ領域４／ｐ＋領域３の構造を、ｎ＋領域２或いはｐ＋領域３を隣の同じ構造と共用している。これにより、それぞれ３つのｎ＋領域２及びｐ＋領域３に対して、合計５つのアバランシェ領域４を設けることができる。
ｎ＋領域２は、下層の絶縁層１５内に形成されている、電極（カソード電極）５に接続されている。
ｐ＋領域３は、下層の絶縁層１５内に形成されている、電極（アノード電極）６に接続されている。
それぞれの電極（カソード電極）５は、図１の断面とは別の部分で接続されており、同じ電位が供給される。電極（アノード電極）６についても同様である。
アバランシェダイオードを構成する３つの領域２，３，４は、上面がほぼ揃って形成され、この上面をｎ型のウエル層１及び半導体基板７が覆っている。
As shown in FIG. 1, the structure of n + region 2 /
The n + region 2 is connected to an electrode (cathode electrode) 5 formed in the lower insulating
The p + region 3 is connected to an electrode (anode electrode) 6 formed in the lower insulating
Each electrode (cathode electrode) 5 is connected at a portion different from the cross section of FIG. 1 and is supplied with the same potential. The same applies to the electrode (anode electrode) 6.
The three
図１のＡ−Ａにおける水平断面図を図２Ａに示し、Ｂ−Ｂにおける水平断面図を図２Ｂに示す。図２Ａ及び図２Ｂにおいて、図の上下方向が図１の左右方向に対応しており、図の左右方向が図１の紙面に垂直な方向に対応している。 A horizontal sectional view taken along the line AA in FIG. 1 is shown in FIG. 2A, and a horizontal sectional view taken along the line BB is shown in FIG. 2B. 2A and 2B, the vertical direction of the drawing corresponds to the horizontal direction of FIG. 1, and the horizontal direction of the drawing corresponds to a direction perpendicular to the paper surface of FIG.
図２Ａに示すように、ｎ＋領域２／アバランシェ領域４／ｐ＋領域３のアバランシェダイオードの構造が、ｎ＋領域２或いはｐ＋領域３を隣の同じ構造と共用して、繰り返し形成されている。アバランシェダイオードを構成する３つの領域２，３，４は、図１の断面においても、図２Ａの断面においても、平行に延びるように形成されている。
図１及び図２Ａにおけるアバランシェ領域４の幅によって、ｎ＋領域２及びｐ＋領域３に与える電圧（電位差）と形成される電界との関係が決まる。アバランシェ領域４の幅が狭いほど、必要な電圧を小さくすることができる。アバランシェ領域４の幅は、前述した０．０５μｍ〜１μｍの範囲内とすることが、より好ましい。
As shown in FIG. 2A, the structure of the avalanche diode of n + region 2 /
The relationship between the voltage (potential difference) applied to the n + region 2 and the p + region 3 and the formed electric field is determined by the width of the
図２Ｂに示すように、ｎ＋領域２に接続された電極５と、ｐ＋領域３に接続された電極６とは、それぞれ櫛状に形成されており、ｎ＋領域２やｐ＋領域３に接続された櫛歯部と、各櫛歯部を接続する接続部とから成っている。アバランシェ領域４の下の部分は、電極５，６が接続されないので、周囲の部分と同じく絶縁層１５になっている。
As shown in FIG. 2B, the
半導体基板７としては、ｎ型又はｐ型不純物がドープされたシリコンを使用することができる。また、Ｇｅや、ＧａＡｓ，ＩｎＰ，ＧａＰ，ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂ、並びに、３元素や４元素から成るより大きいバンドギャップの半導体材料も使用することが可能である。
アバランシェ領域４は、前述したように、低濃度の不純物（ｎ型又はｐ型）がドープされた領域、もしくは、ノンドープの領域により構成する。
アバランシェダイオードを構成する３つの領域２，３，４は、各画素に形成されたｎ型のウエル層１内に、各領域のパターンに対応したマスクを使用してｎ型不純物やｐ型不純物のイオン注入を行うことにより、形成することができる。
As the
As described above, the
The three
上述の本実施の形態によれば、それぞれ半導体基板７の厚さ方向に延びる、ｎ＋領域２／アバランシェ領域４／ｐ＋領域３のアバランシェフォトダイオードの構造を、１画素内に複数個繰り返して形成している。
アバランシェ領域４を半導体基板７の厚さ方向に延びるように形成することにより、半導体基板７の厚さ方向に深く形成して、検出すべき波長の光を検出できるように、アバランシェ領域４の深さを設定することが可能である。これにより、入射光を充分に吸収して、光子からアバランシェ現象により多数のキャリアを生成することができる。
そして、アバランシェフォトダイオードの構造を１画素内に複数個繰り返して形成していることにより、ｎ＋領域２及びｐ＋領域３の間のアバランシェ領域４の幅を、構造が１個のみの場合の半分以下に狭くすることができる。これにより、アバランシェ現象を発生させるために必要となる印加電圧を低減することができる。一方、印加電圧を同じとして比較すると、１個の構造のみの場合よりも、アバランシェ領域４にかかる電界を強くすることができるので、１光子当たりに発生するキャリア数を増やすことができる。
According to the present embodiment described above, a plurality of avalanche photodiode structures of n + region 2 /
By forming the
In addition, since a plurality of avalanche photodiode structures are repeatedly formed in one pixel, the width of the
必要な印加電圧を低減することができるため、隣接する画素とのクロストークの発生や熱の発生を抑制することができる。これにより、厚い絶縁分離領域やペルチエ素子を採用する必要がなくなり、固体撮像素子の画素の微細化を図ることが可能になる。
従って、アバランシェフォトダイオードを画素に含む固体撮像素子においても、画素を微細化することができる。
また、駆動電圧が比較的低いＣＭＯＳイメージセンサにも、アバランシェフォトダイオードを適用することが可能になる。
Since a necessary applied voltage can be reduced, occurrence of crosstalk with adjacent pixels and generation of heat can be suppressed. As a result, it is not necessary to employ a thick insulating isolation region or a Peltier element, and it becomes possible to miniaturize the pixels of the solid-state imaging element.
Therefore, even in a solid-state imaging device including an avalanche photodiode in a pixel, the pixel can be miniaturized.
In addition, the avalanche photodiode can be applied to a CMOS image sensor having a relatively low driving voltage.
また、印加電圧を同じとして比較すると、アバランシェ領域４にかかる電界を強くして、１光子当たりに発生するキャリア数を増やすことができるので、低光量に対する応答性能を向上することが可能になる。
従って、広いダイナミックレンジを保ったままで、低光量レベルに対する感度の向上を実現することが可能になる。
Further, when the applied voltages are the same, the electric field applied to the
Accordingly, it is possible to improve the sensitivity to a low light amount level while maintaining a wide dynamic range.
さらに、本実施の形態では、アバランシェダイオードを構成する３つの領域２，３，４は、上面がほぼ揃って形成されている。これにより、アバランシェ領域４全体に、ほぼ均一な電界が印加されるため、アバランシェ領域４の深さ方向において、ほぼ同様にキャリアが増大する。
Furthermore, in the present embodiment, the three
＜３．固体撮像素子の第２の実施の形態＞
固体撮像素子の第１の実施の形態では、全体の断面図を示したが、以降の実施の形態では、理解しやすくするために、半導体基板７の上層及び下層の図示を省略する。半導体基板７の上層及び下層の構成は、第１の実施の形態と同様とすることができる。
本発明の固体撮像素子の第２の実施の形態の要部（半導体基板７の一部）の断面図を、図３に示す。図３では、半導体基板７の１画素の部分の光入射側（裏面側）の一部の断面図を示している。
第１の実施の形態では、図１に示したように、アバランシェダイオードを構成する３つの領域２，３，４の上面がほぼ揃って形成され、その上面をウエル層１及び半導体基板７が覆っていた。
これに対して、図３に示すように、この第２の実施の形態では、アバランシェ領域４が、ｎ＋領域２及びｐ＋領域３よりも、光入射側に突出して形成されている。
アバランシェ領域４の上面は、第１の実施の形態と同じく、ｎ型のウエル層１及び半導体基板７で覆われている。
その他の構成は、第１の実施の形態と同様であるので、重複説明を省略する。
<3. Second Embodiment of Solid-State Image Sensor>
In the first embodiment of the solid-state imaging device, the entire cross-sectional view is shown, but in the following embodiments, the upper layer and the lower layer of the
FIG. 3 shows a cross-sectional view of the main part (a part of the semiconductor substrate 7) of the second embodiment of the solid-state imaging device of the present invention. FIG. 3 shows a partial cross-sectional view on the light incident side (back side) of one pixel portion of the
In the first embodiment, as shown in FIG. 1, the upper surfaces of the three
On the other hand, as shown in FIG. 3, in the second embodiment, the
The upper surface of the
The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.
この構成の場合、アバランシェ現象は、主としてアバランシェ領域４の下部付近で発生する。アバランシェ領域４の表面付近にあるキャリアは、周囲にｎ＋領域２及びｐ＋領域３が設けられていないため、高い電界にさらされることがなく、表面付近にあるキャリアからはアバランシェ現象は生じない。そして、半導体基板７の近傍にキャリアが発生しにくいので、半導体基板７の表面でのキャリアの漏れが小さい。
一方、比較的波長の短い光は、半導体基板７の表面近傍に吸収されるので、増幅が小さくなる。
In the case of this configuration, the avalanche phenomenon occurs mainly near the lower part of the
On the other hand, light having a relatively short wavelength is absorbed in the vicinity of the surface of the
＜４．固体撮像素子の第３の実施の形態＞
本発明の固体撮像素子の第３の実施の形態の要部（半導体基板７の一部）の断面図を、図４に示す。
図４に示すように、この第３の実施の形態では、アバランシェダイオードを構成する３つの領域２，３，４が、半導体基板７の上面まで形成されている。
その他の構成は、第１の実施の形態と同様であるので、重複説明を省略する。
<4. Third Embodiment of Solid-State Image Sensor>
FIG. 4 shows a cross-sectional view of the main part (a part of the semiconductor substrate 7) of the third embodiment of the solid-state imaging device of the present invention.
As shown in FIG. 4, in the third embodiment, the three
The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.
この構成の場合、アバランシェダイオードを構成する３つの領域２，３，４が半導体基板７の上面まで形成されている。これにより、比較的波長の短い光（可視光線の青色付近や紫外線等）に対しても、アバランシェ現象により１つの光子から多数のキャリアを生成できる。即ち、比較的波長の短い光の感度を向上することができる。
なお、半導体基板７の上には、カラーフィルタ９，１０やオンチップレンズ８が存在しており、比較的波長の短い光はこれらの部分でも若干吸収されるので、本実施の形態の構成を採用しても、全ての入射光をアバランシェ現象に使用できるわけではない。
また、アバランシェダイオードを構成する３つの領域２，３，４の上面が半導体基板７の上面と一致しており、３つの領域２，３，４の上面が揃っている。これにより、アバランシェ領域４全体に、ほぼ均一な電界が印加されるため、アバランシェ領域４の深さ方向において、ほぼ同様にキャリアが増大する。
In the case of this configuration, three
Note that the
Further, the upper surfaces of the three
ただし、アバランシェダイオードを構成する３つの領域２，３，４が、半導体基板７の上面まで形成されていることにより、半導体基板７の上面近傍において、隣接する画素との間でのキャリアのリークの発生が懸念される。特に、半導体基板７の上面近傍に欠陥や界面準位が存在していると、キャリアのリークの要因となりやすい。
キャリアのリークの発生によるノイズの量が、信号の量に比較して充分に小さい場合には、本実施の形態の構成を採用しても問題はない。
However, since the three
If the amount of noise due to the occurrence of carrier leak is sufficiently small compared to the amount of signal, there is no problem even if the configuration of this embodiment is adopted.
この第３の実施の形態の構成を製造するには、ｎ型のウエル層１を半導体基板７の上面まで形成した後に、３つの領域２，３，４を半導体基板７の上面まで達するように形成すれば良い。
なお、第１の実施の形態や第２の実施の形態の構成の場合、３つの領域２，３，４を形成するイオン注入は、半導体基板７の下面（表面）側から行われるが、本実施の形態の場合、半導体基板７の上面（裏面）側から行うことも可能である。
In order to manufacture the configuration of the third embodiment, the n-
In the configuration of the first embodiment or the second embodiment, the ion implantation for forming the three
＜５．固体撮像素子の第４の実施の形態＞
本発明の固体撮像素子の第４の実施の形態の要部（半導体基板７の一部）の断面図を、図５に示す。
図５に示すように、この第４の実施の形態では、アバランシェダイオードを構成する３つの領域２，３，４が、半導体基板７の上面の近くまで形成されている。ｎ型のウエル層１は、半導体基板７の上面まで形成されている。３つの領域２，３，４の上面と、半導体基板７の上面との間のウエル層１は、かなり薄くなっている。
その他の構成は、第１の実施の形態と同様であるので、重複説明を省略する。
<5. Fourth Embodiment of Solid-State Image Sensor>
FIG. 5 shows a cross-sectional view of the main part (a part of the semiconductor substrate 7) of the fourth embodiment of the solid-state imaging device of the present invention.
As shown in FIG. 5, in the fourth embodiment, the three
The other configuration is the same as that of the first embodiment, and a duplicate description is omitted.
この構成の場合、アバランシェダイオードを構成する３つの領域２，３，４が半導体基板７の上面近くまで形成されている。これにより、比較的波長の短い光（可視光線の青色付近や紫外線等）に対しても、光子からアバランシェ現象により多数のキャリアを生成できる。
また、ｎ型のウエル層１の分だけ、半導体基板７の上面から３つの領域２，３，４が離れて形成されているため、半導体基板７の上面近傍の欠陥や界面準位に起因する、キャリアのリークの発生を抑制することができる。
ただし、３つの領域２，３，４の上面を覆う表面の薄いウエル層１の分だけ、第３の実施の形態と比較して、比較的波長の短い光の感度が低下する。
In the case of this configuration, the three
Further, since the three
However, as compared with the third embodiment, the sensitivity of light having a relatively short wavelength is reduced by the
＜６．固体撮像素子の第５の実施の形態＞
本発明の固体撮像素子の第５の実施の形態の要部（半導体基板７の一部）の断面図を、図６に示す。
図６に示すように、この第５の実施の形態では、アバランシェダイオードを構成する３つの領域２，３，４が、半導体基板７の上面の近くまで形成されている。ｎ型のウエル層１は、半導体基板７の上面近くまで形成されている。３つの領域２，３，４の上面と、半導体基板７の上面との間のウエル層１及び半導体基板７は、それぞれかなり薄くなっている。
即ち、この第５の実施の形態の構成は、第４の実施の形態と比較すると、ウエル層１の上面を覆って、さらに半導体基板７がある。また、第１の実施の形態と比較すると、３つの領域２，３，４の上面を覆うウエル層１及び半導体基板７が、それぞれかなり薄くなっている。
<6. Fifth Embodiment of Solid-State Image Sensor>
FIG. 6 shows a cross-sectional view of the main part (a part of the semiconductor substrate 7) of the fifth embodiment of the solid-state imaging device of the present invention.
As shown in FIG. 6, in the fifth embodiment, the three
That is, the configuration of the fifth embodiment has a
この構成の場合、アバランシェダイオードを構成する３つの領域２，３，４が半導体基板７の上面近くまで形成されている。これにより、比較的波長の短い光（可視光線の青色付近や紫外線等）に対しても、光子からアバランシェ現象により多数のキャリアを生成できる。
また、ｎ型のウエル層１及び半導体基板７の分だけ、半導体基板７の上面から３つの領域２，３，４が離れて形成されているため、半導体基板７の上面近傍の欠陥や界面準位に起因する、キャリアのリークの発生を抑制することができる。
ただし、３つの領域２，３，４の上面を覆う表面の薄いウエル層１及び半導体基板７の分だけ、第３の実施の形態と比較して、比較的波長の短い光の感度が低下する。一方、第１の実施の形態と比較すると、比較的波長の短い光の感度が上昇する。
In the case of this configuration, the three
Further, since the three
However, compared with the third embodiment, the sensitivity of light having a relatively short wavelength is reduced by the
アバランシェダイオードを構成する３つの領域２，３，４の上面から半導体基板７の上面までの距離により、キャリアのリークの発生と、比較的波長の短い光の感度とは、トレードオフの関係にある。
固体撮像素子が必要とする特性と、画素サイズ等の設計条件とから、上述した５つの実施の形態に示したような様々な構成から、必要な特性が得られるような構成を選定すれば良い。
Depending on the distance from the upper surface of the three
Based on the characteristics required for the solid-state imaging device and the design conditions such as the pixel size, a configuration capable of obtaining the required characteristics may be selected from various configurations as shown in the above-described five embodiments. .
＜７．変形例＞
上述した第１〜第５の実施の形態は、アバランシェフォトダイオードを構成する３つの領域２，３，４を、図２Ａに示した平面パターンで形成していた。
本発明において、アバランシェフォトダイオードを構成する３つの領域の平面パターンは、図２Ａに示したパターンに限定されるものではなく、その他のパターンも可能である。
３つの領域２，３，４の平面パターンの変形例を、以下に示す。
<7. Modification>
In the first to fifth embodiments described above, the three
In the present invention, the planar pattern of the three regions constituting the avalanche photodiode is not limited to the pattern shown in FIG. 2A, and other patterns are possible.
A modification of the planar pattern of the three
アバランシェフォトダイオードを構成する３つの領域２，３，４の平面パターンの第１の変形例を、図７Ａに示す。また、この第１の変形例における、図２Ｂに対応する電極５，６の平面パターンを、図７Ｂに示す。
図７Ａに示すように、画素の中央に、ｐ＋領域３が長方形のパターンに形成されており、その周囲を額縁状に囲うように、３つの領域２，３，４が順次配置されている。ｎ＋領域２及びｐ＋領域３は２つ、アバランシェ領域４は３つ形成されている。
図７Ｂに示すように、電極５，６は、ｎ＋領域２やｐ＋領域３に接続された部分を、画素の中央から外側に向かう接続部によって電気的に接続しており、さらに、画素の周縁付近に配線等と接続するための引き出し電極部を有している。
FIG. 7A shows a first modification of the planar pattern of the three
As shown in FIG. 7A, the p + region 3 is formed in a rectangular pattern in the center of the pixel, and the three
As shown in FIG. 7B, the
アバランシェフォトダイオードを構成する３つの領域２，３，４の平面パターンの第２の変形例を、図８Ａに示す。また、この第２の変形例における、図２Ｂに対応する電極５，６の平面パターンを、図８Ｂに示す。
図８Ａに示すように、画素の中央に、ｐ＋領域３が円形のパターンに形成されており、その周囲を同心円状に囲うように、３つの領域２，３，４が順次配置されている。ｎ＋領域２は２つ、ｐ＋領域３は３つ、アバランシェ領域４は４つ形成されている。
図８Ｂに示すように、電極５，６は、ｎ＋領域２やｐ＋領域３に接続された部分を、画素の中心から外側に向かう接続部によって電気的に接続しており、さらに外側に、配線等と接続するための三角形の引き出し電極部を有している。
FIG. 8A shows a second modification of the planar pattern of the three
As shown in FIG. 8A, the p + region 3 is formed in a circular pattern in the center of the pixel, and the three
As shown in FIG. 8B, the
これらの変形例の平面パターンの場合、各画素のアバランシェフォトダイオードの構造のうち、最も外側にある領域が、第１の変形例ではｎ＋領域２であり、第２の変形例ではｐ＋領域３であり、いずれも同一領域となっている。これにより、隣接する画素と最も外側にある領域を同じ導電型にすることが容易になるため、画素の絶縁分離がしやすいという利点がある。 In the case of the planar patterns of these modified examples, the outermost region of the avalanche photodiode structure of each pixel is the n + region 2 in the first modified example, and the p + region in the second modified example. 3 and both are the same region. Accordingly, it is easy to make the outermost region and the adjacent pixel have the same conductivity type, and thus there is an advantage that the pixels can be easily isolated and separated.
これに対して、図２Ａに示した平面パターンでは、画素の一端側はｎ＋領域２で、他端側はｐ＋領域３になっている。この平面パターンの場合には、隣接する画素と、対向する領域を同一導電型に揃えるようにすれば、画素の絶縁分離がしやすくなるが、画素毎に平面パターンが逆パターンになる。画素毎に平面パターンを同一パターンとすると、対向する領域が逆導電型になるため、リーク電流を防ぐために、画素間の分離領域を充分に確保する必要がある。
図２Ａに示した平行な平面パターンでも、３つの領域２，３，４の数を変更して、画素の両端の領域を同一導電型とすれば、図７Ａや図８Ａの平面パターンと同様に、絶縁分離がしやすくなる。
In contrast, in the planar pattern shown in FIG. 2A, one end side of the pixel is an n + region 2 and the other end side is a p + region 3. In the case of this planar pattern, if the adjacent pixel and the region facing each other are made to be of the same conductivity type, the pixel can be easily insulated and separated, but the planar pattern becomes a reverse pattern for each pixel. If the planar pattern is the same pattern for each pixel, the opposing regions are of the reverse conductivity type, and therefore it is necessary to secure a sufficient separation region between the pixels in order to prevent leakage current.
In the parallel plane pattern shown in FIG. 2A, if the number of the three
本発明において、アバランシェダイオードを構成する３つの領域の平面パターンは、図２Ａ、図７Ａ、図８Ａに示したパターンに限定されるものではなく、その他の平面パターンを採用することが可能である。
なお、アバランシェダイオードを構成する３つの領域の平面パターンは、図２Ａ、図７Ａ、図８Ａに示したパターンのように、単純な形状のパターンの繰り返しとすることが好ましい。単純な形状のパターンとすることにより、イオン注入のマスクずれに対応するためのマージンを確保しやすく、その分、パターン幅を狭くして電圧を低減することが容易になる。これに対して、複雑な形状のパターンとすると、マスクずれに対応するためのマージンが確保しにくくなるため、パターン幅を狭くしにくくなり、不利である。
In the present invention, the plane patterns of the three regions constituting the avalanche diode are not limited to the patterns shown in FIGS. 2A, 7A, and 8A, and other plane patterns can be adopted.
In addition, it is preferable that the plane pattern of the three regions constituting the avalanche diode is a repetition of a simple pattern like the patterns shown in FIGS. 2A, 7A, and 8A. By using a simple pattern, it is easy to secure a margin for coping with the mask displacement of ion implantation, and it is easy to reduce the voltage by narrowing the pattern width accordingly. On the other hand, if the pattern has a complicated shape, it is difficult to secure a margin for dealing with mask displacement, which is disadvantageous because it is difficult to narrow the pattern width.
本発明は、ＣＣＤ固体撮像素子（ＣＣＤイメージセンサー）、ＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサー）を問わず、各種の固体撮像素子に適用することができる。 The present invention can be applied to various solid-state image sensors regardless of whether they are CCD solid-state image sensors (CCD image sensors) or CMOS solid-state image sensors (CMOS image sensors).
また、上述の各実施の形態では、ｐ型の半導体基板７にｎ型のウエル層１を形成した場合を説明したが、本発明では、これらを逆導電型にして、ｎ型の半導体基板にｐ型のウエル層を形成した構成とすることも可能である。
Further, in each of the above-described embodiments, the case where the n-
また、上述の各実施の形態では、裏面照射型構造の場合を説明したが、配線層と同じ側から半導体基体に光を照射する、表面照射型構造の固体撮像素子にも本発明を適用することが可能である。表面照射型構造に本発明を適用した場合でも、アバランシェ領域の幅を狭くして、アバランシェ現象を発生させるための電圧を低減することが可能である。 In each of the above-described embodiments, the case of the backside illumination type structure has been described. However, the present invention is also applied to a solid-state imaging device having a frontside illumination type structure in which light is applied to the semiconductor substrate from the same side as the wiring layer. It is possible. Even when the present invention is applied to the surface irradiation type structure, it is possible to reduce the voltage for generating the avalanche phenomenon by narrowing the width of the avalanche region.
＜８．カメラの実施の形態＞
本発明のカメラは、上述した本発明に係る固体撮像素子を備えて、カメラを構成したものである。本発明のカメラとしては、スチルカメラ、ビデオカメラ、カメラ機能付き携帯機器等が挙げられる。
本発明のカメラの実施の形態を、以下に示す。
<8. Embodiment of Camera>
The camera of the present invention comprises the above-described solid-state imaging device according to the present invention and constitutes a camera. Examples of the camera of the present invention include a still camera, a video camera, and a portable device with a camera function.
Embodiments of the camera of the present invention are shown below.
本発明のカメラの一実施の形態の概略構成図（ブロック図）を、図９に示す。
本実施の形態のカメラは、光学系（結像レンズ）８１と、固体撮像素子８２と、駆動回路８３と、信号処理回路８４とを備えている。
固体撮像素子８２は、ＣＣＤ固体撮像素子やＣＭＯＳ型固体撮像素子等であり、本発明の固体撮像素子の構成（１画素内にアバランシェフォトダイオードの構造を複数個繰り返し形成した構成）を採用する。
FIG. 9 shows a schematic configuration diagram (block diagram) of an embodiment of the camera of the present invention.
The camera according to the present embodiment includes an optical system (imaging lens) 81, a solid-
The solid-
光学系（結像レンズ）８１は、被写体からの像光（入射光）を固体撮像素子８２の撮像面上に結像させる。これにより、固体撮像素子８２の受光部（フォトダイオード）において一定期間信号電荷が蓄積される。駆動回路８３は固体撮像素子８２の信号電荷の蓄積・読み出し等の駆動を制御する。信号処理回路８４は、固体撮像素子８２の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラは、光学系（結像レンズ）８１、固体撮像素子８２、駆動回路８３、信号処理回路８４がモジュール化したカメラモジュールの形態を含む。
The optical system (imaging lens) 81 forms image light (incident light) from the subject on the imaging surface of the solid-
本実施の形態のカメラによれば、固体撮像素子８２が本発明の固体撮像素子の構成を採用しているので、アバランシェフォトダイオードを含む画素を微細化することが可能になる。これにより、カメラの小型化や固体撮像素子８２の画素数の増大を図ることが可能になる。
According to the camera of the present embodiment, since the solid-
上述した本発明のカメラの実施の形態において、前述した固体撮像素子の第１〜第５の実施の形態のいずれとも組み合わせても良く、またその他の固体撮像素子の構成と組み合わせも良い。 The above-described embodiment of the camera of the present invention may be combined with any of the first to fifth embodiments of the solid-state imaging device described above, or may be combined with other solid-state imaging device configurations.
本発明のカメラは、図９に示した各実施の形態に限らず、その他の様々な構成を採用することができる。 The camera of the present invention is not limited to each embodiment shown in FIG. 9, and various other configurations can be employed.
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described embodiment, and various other configurations can be taken without departing from the gist of the present invention.
１ ｎ型のウエル層、２ ｎ＋領域、３ ｐ＋領域、４ アバランシェ領域、５ （カソード）電極、６ （アノード）電極、７ ｐ型の半導体基板、８ オンチップレンズ、９，１０ カラーフィルタ、１２ パッシベーション層、１４ 金属配線層、１５ 絶縁層、８１ 光学系（結像レンズ）、８２ 固体撮像素子、８３ 駆動回路、８４ 信号処理回路 1 n-type well layer, 2 n + region, 3 p + region, 4 avalanche region, 5 (cathode) electrode, 6 (anode) electrode, 7 p-type semiconductor substrate, 8 on-chip lens, 9, 10 color filter , 12 Passivation layer, 14 Metal wiring layer, 15 Insulating layer, 81 Optical system (imaging lens), 82 Solid-state image sensor, 83 Drive circuit, 84 Signal processing circuit
Claims (4)
前記アバランシェフォトダイオードの構造を複数個繰り返し含む画素とを含み、
前記アバランシェ領域が、前記ｎ ＋ 領域及び前記ｐ ＋ 領域よりも、光入射側に突出して形成され、
前記ｎ＋領域及び前記ｐ＋領域及び前記アバランシェ領域は、光入射側の前記半導体基体の表面には露出していない
固体撮像素子。 An avalanche photodiode having an n + region, a p + region, and an avalanche region sandwiched between the n + region and the p + region, each extending in the thickness direction of the semiconductor substrate; ,
Including a plurality of the avalanche photodiode structure repeatedly,
The avalanche region is formed so as to protrude to the light incident side from the n + region and the p + region,
The n + region, the p + region, and the avalanche region are not exposed on the surface of the semiconductor substrate on the light incident side.
それぞれ半導体基体の厚さ方向に延びて形成された、ｎ＋領域と、ｐ＋領域と、前記ｎ＋領域と前記ｐ＋領域とに挟まれているアバランシェ領域とを有する構造のアバランシェフォトダイオードと、前記アバランシェフォトダイオードの構造を複数個繰り返し含む画素とを含み、前記固体撮像素子の前記アバランシェ領域が、前記ｎ ＋ 領域及び前記ｐ ＋ 領域よりも、光入射側に突出して形成され、前記ｎ＋領域及び前記ｐ＋領域及び前記アバランシェ領域は、光入射側の前記半導体基体の表面には露出していない固体撮像素子を備えた
カメラ。 A camera that captures images,
An avalanche photodiode having an n + region, a p + region, and an avalanche region sandwiched between the n + region and the p + region, each extending in the thickness direction of the semiconductor substrate; And a pixel repeatedly including a plurality of avalanche photodiode structures , wherein the avalanche region of the solid-state imaging device is formed to protrude from the n + region and the p + region toward the light incident side, and the n The + region, the p + region, and the avalanche region include a solid-state imaging device that is not exposed on the surface of the semiconductor substrate on the light incident side.
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