JP6657913B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本明細書で開示する技術は、半導体装置及び半導体装置の製造方法に関する。

２次元電子ガス層をチャネルとして動作する半導体装置が開発されている。この種の半導体装置は、電子走行層と、電子走行層の上方に設けられている電子供給層と、ドレイン電極と、ソース電極と、ゲート電極を備えている。この種の半導体装置は、電子走行層と電子供給層の間のヘテロ接合近傍に発生する２次元電子ガス層をチャネルとして利用することで、ドレイン電極とソース電極との間に電流が流れるように構成されている。

この種の半導体装置では、例えば、電子供給層の上面に蓄積する電荷によって、ドレイン電極とソース電極の間を流れる電流が減少する電流コラプス現象の発生が問題となっている。特許文献１は、ＬＥＤから発光される光の一部が、蓄積された電荷を放出し、電流コラプス現象の影響を低減する技術を開示している。

特開２００８−１９８７３１号公報

特許文献１の半導体装置では、ＦＥＴとＬＥＤが同一半導体基板上に形成されている。特許文献１の半導体装置では、ＦＥＴを構成するドレイン電極、ソース電極、及び、ゲート電極とは別に、ＬＥＤのカソードとなるｎ型電極とＬＥＤのアノードとなるｐ型電極が形成されている。このため、特許文献１の半導体装置では、ＦＥＴを構成するドレイン電極、ソース電極、及び、ゲート電極に加えて、ＬＥＤを構成するｎ型電極、及び、ｐ型電極を必要とし、半導体装置を上面視したときのレイアウトが煩雑となる。

本明細書に開示する半導体装置は、電子走行層と、電子走行層の上方に設けられている電子供給層と、電子供給層の上方に設けられているドレイン電極と、電子供給層の上方に設けられており、ドレイン電極から離れて配置されているソース電極と、電子供給層の上方に設けられており、ドレイン電極とソース電極の間に配置されているゲート電極と、ドレイン電極の下方に設けられており、電子供給層の上面に積層されているｐ型の第１ｐ型半導体層と、を備える。

上記の半導体装置では、ドレイン電極の下方に設けられた第１ｐ型半導体層と電子供給層の間にＰＮ接合が存在する。このため、第１ｐ型半導体層と電子供給層は、発光ダイオードを構成する。したがって、ドレイン電極とソース電極の間を電流が流れたときに、第１ｐ型半導体層と電子供給層で構成される発光ダイオードから光が発光される。発光ダイオードから発光される光の一部が、蓄積された電荷を放出し、電流コラプス現象の影響を低減することができる。上記の構成によれば、発光ダイオードに電流を流すために、ゲート電極、ソース電極、ドレイン電極以外の電極を設ける必要が無い。このため、上面視したときの半導体装置のレイアウトを簡単化することができる。

また、本明細書は、半導体装置の製造方法を開示する。この半導体装置の製造方法は、
電子走行層と、電子走行層の上方に設けられた電子供給層と、電子供給層の上面に設けられたｐ型半導体層と、を有する積層体のｐ型半導体層の一部をエッチングして電子供給層を露出させ、分離された第１ｐ型半導体層と第２ｐ型半導体層を形成する工程と、第１ｐ型半導体層の上面にドレイン電極を形成する工程と、第２ｐ型半導体層の上面にゲート電極を形成する工程と、電子供給層の上方にソース電極を形成する工程と、を備えている。この場合、ドレイン電極とソース電極の間にゲート電極が配置される。なお、ドレイン電極、ゲート電極、及び、ソース電極を形成する順番は問わない。必要に応じて、各電極を形成する工程の少なくとも２つを同時に実行してもよい。

上記の製造方法により作製される半導体装置では、ドレイン電極の下方に位置する第１ｐ型半導体層と電子供給層により、発光ダイオードが形成される。また、ゲート電極の下方に設けられる第２ｐ型半導体層により、ノーマリオフ型の半導体装置が構成される。上記の製造方法によれば、第１ｐ型半導体層と第２ｐ型半導体層を共通の工程で作製することができる。このため、ノーマリオフ型の半導体装置を製造する際に、発光ダイオード（詳細には、第１ｐ型半導体層）のみを形成する工程を追加する必要が無い。

実施例に係る半導体装置の断面図である。 実施例に半導体装置の等価回路図である。 実施例に係る半導体装置の動作を示す図である。 実施例に係る半導体装置と比較例の半導体装置における、ドレイン電極とソース電極の間の抵抗を比較する図である。 実施例の半導体装置の製造工程を示す図である（１）。 実施例の半導体装置の製造工程を示す図である（２）。 実施例の半導体装置の製造工程を示す図である（３）。

以下に説明する実施例の主要な特徴を列記しておく。なお、以下に示す技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。

（特徴１）半導体装置は、ゲート電極の下方に設けられており、電子供給層の上面に積層されているｐ型の第２ｐ型半導体層をさらに備えていてもよい。この場合、第１ｐ型半導体層と第２ｐ型半導体層が同一面内に存在しているとよい。このような構成によると、第１ｐ型半導体層と第２ｐ型半導体層は、半導体装置を製造する工程の中の共通の工程で作製することができる。

（特徴２）半導体装置において、電子走行層、電子供給層、及び、第１ｐ型半導体層が、窒化物半導体であり、ドレイン電極が、透明の導電材料からなっていてもよい。この場合、ドレイン電極は、窒化物半導体からなる第１ｐ型半導体層と電子供給層で構成される発光ダイオードから発光される光が、ドレイン電極を透過できる材料からなっていればよい。発光ダイオードから発光される光は、様々な方向に広がる。発光ダイオードから発光される光の一部は、電子供給層、または電子走行層を通過し、電荷が蓄積されている領域に直接照射される。一方、発光ダイオードから上方に広がる光は、ドレイン電極を透過する。ドレイン電極を透過した光の一部は、例えば、半導体装置のパッケージの上面に設けられる反射膜、ゲート電極の上方からドレイン電極の上方に向けて伸びるゲートフィールドプレート、または、ソース電極の上方からゲート電極の上方を超えてドレイン電極の上方に向けて伸びるソースフィールドプレートなどにより反射され、電荷が蓄積されている領域に照射される。これにより、電流コラプス現象の影響をより効果的に低減することができる。

図１に示されるように、半導体装置１００は、半導体基板１１０と、バッファ層１１２と、電子走行層１１４と、電子走行層１１４とヘテロ接合する電子供給層１１６と、第１ｐ型半導体層１２０と、第２ｐ型半導体層１２２と、ドレイン電極１２４と、ゲート電極１２６と、ソース電極１２８と、を備えている。

半導体基板１１０は、ｐ型のシリコン（Ｓｉ）からなっている。バッファ層１１２は、半導体基板１１０上に設けられており、超格子（ＡｌＮ／ＧａＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなっている。電子走行層１１４は、バッファ層１１２上に設けられており、アンドープの窒化ガリウム（ＧａＮ）からなっている。電子供給層１１６は、電子走行層１１４上に設けられており、アンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなっている。なお、電子供給層１１６は、アンドープではあるもののｎ型の半導体層として機能する。電子走行層１１４と電子供給層１１６のヘテロ接合界面に面した領域には、２次元電子ガス（２ＤＥＧ）が生成される。第１ｐ型半導体層１２０、第２ｐ型半導体層１２２、及び、ソース電極１２８は、電子供給層１１６上に設けられている。第１ｐ型半導体層１２０及び第２ｐ型半導体層１２２は、ｐ型の窒化ガリウム（ＧａＮ）からなる。第１ｐ型半導体層１２０、第２ｐ型半導体層１２２、及び、ソース電極１２８は、互いに間隔を空けて配置されている。第２ｐ型半導体層１２２は、第１ｐ型半導体層１２０とソース電極１２８の間に配置されている。第１ｐ型半導体層１２０上には、ドレイン電極１２４が設けられている。ドレイン電極１２４は、酸化インジウムスズ（ＩＴＯ）からなる、透明導電膜である。なお、ドレイン電極１２４は、第１ｐ型半導体層１２０にオーミック接触している。また、第２ｐ型半導体層１２２上には、ゲート電極１２６が設けられている。なお、ゲート電極１２６及びソース電極１２８は、Ｔｉ、Ａｌ、Ｎｉが順に積層された電極形成膜であり、ゲート電極１２６は第２ｐ型半導体層１２２にオーミック接触しており、ソース電極１２８は電子供給層１１６にオーミック接触している。第１ｐ型半導体層１２０と第２ｐ型半導体層１２２の間、及び、第２ｐ型半導体層１２２とソース電極１２８の間には、保護膜１３０が設けられている。また、保護膜１３０は、第１ｐ型半導体層１２０の表面の一部、及び、第２ｐ型半導体層１２２の表面の一部を覆っている。

第１ｐ型半導体層１２０と電子供給層１１６の界面は、ＰＮ接合部となる。このため、第１ｐ型半導体層１２０と電子供給層１１６に順方向の電圧が印加されると、第１ｐ型半導体層１２０側のホールと電子供給層１１６側の電子が結合し、光が発光される。すなわち、第１ｐ型半導体層１２０と電子供給層１１６により、発光ダイオード１１８が構成される。なお、発光ダイオード１１８から発光される光の波長は、ＧａＮの発光波長である約３６５ｎｍ、及びイエロールミネッセンスと呼ばれる欠陥起因の波長約５６０ｎｍであり、ＩＴＯからなるドレイン電極１２４を通過することができる。

図２を用いて、本実施例に係る半導体装置１００の等価回路を説明する。このように、半導体装置１００は、ドレイン電極１２４と接続部１４０の間に、発光ダイオード１１８を有する。

次に、半導体装置１００の動作について説明する。ゲート電極１２６に接地電圧を印加している間は、第２ｐ型半導体層１２２と電子供給層１１６の界面から伸びる空乏層が第２ｐ型半導体層１２２に対応する範囲のヘテロ接合界面を空乏化し、その範囲の２ＤＥＧが消失する。このため、ドレイン電極１２４とソース電極１２８の間には電流は流れない。

一方、ゲート電極１２６に正の電圧が印加されると、第２ｐ型半導体層１２２と電子供給層１１６の界面から伸びる空乏層が消失する。これにより、２次元電子ガスが、ドレイン電極１２４とソース電極１２８の間に連続して形成される。これにより、ドレイン電極１２４とソース電極１２８の間を電流が流れる。すなわち、発光ダイオード１１８内を電流が流れる。発光ダイオード１１８内を電流が流れることで、発光ダイオード１１８から光が発光される。

次いで、図３を用いて、半導体装置１００の作用効果について説明する。半導体装置１００では、ゲート電極１２６に接地電圧を印加している時に、ドレイン電極１２４とゲート電極１２６の間に高電圧（例えば、およそ３００Ｖ）が印加される（図３の時間Ｔ１）。このとき、ゲート電極１２６からドレイン側に向けてリーク電流が流れる。このリーク電流に起因して、その電子の一部が、例えば、ゲート電極１２６のドレイン側端部の電子供給層１１６の上面にトラップされる。なお、以下では、電子がトラップされている領域を負帯電領域と呼ぶ。この負帯電領域の影響によって、ドレイン電極１２４とソース電極１２８の間の抵抗が増加する電流コラプス現象が発生する。電子が負帯電領域にトラップされている状態で、ゲート電極１２６に正の電圧を印加すると、ドレイン電極１２４とソース電極１２８の間を流れる電流Ｉ_Ｄが減少する。半導体装置１００においては、ゲート電極１２６に正の電圧を印加すると、電流Ｉ_Ｄが流れるとともに、発光ダイオード１１８は光を発光する（図３の時間Ｔ２）。発光ダイオード１１８から発光される光の一部は、負帯電領域に照射される。発光ダイオード１１８から発光される光が負帯電領域に照射されることで、負帯電領域にトラップされた電子を放出することができる。負帯電領域にトラップされた電子を放出することで、ドレイン電極１２４とソース電極１２８の間の抵抗が増加する電流コラプス現象の影響を低減することができる。また、本実施例において、発光ダイオード１１８から発光される光は、ドレイン電極１２４を通過することができる。このため、発光ダイオード１１８から発光される光のうち、上方に向かう光は、ドレイン電極１２４を透過する。ドレイン電極１２４を透過した光の一部は、例えば、半導体装置１００のパッケージの上面に設けられる反射膜（図示省略）、ゲート電極１２６の上方からドレイン電極１２４の上方に向けて伸びるゲートフィールドプレート（図示省略）、または、ソース電極１２８の上方からゲート電極１２６の上方を超えてドレイン電極１２４の上方に向けて伸びるソースフィールドプレート（図示省略）などにより反射される。反射された光の一部は、保護膜１３０を通過して、負帯電領域に到達する。これにより、負帯電領域にトラップされた電子をさらに放出することができる。

次いで、図４を用いて、ドレイン電極１２４とソース電極１２８の間の抵抗（以下、ドレイン−ソース間抵抗と呼ぶ）の低減効果について説明する。図４に、比較例の半導体装置のドレイン−ソース間抵抗Ｒ１と、半導体装置１００のドレイン−ソース間抵抗Ｒ２が示されている。なお、比較例の半導体装置とは、半導体装置１００から、発光ダイオード１１８（詳細には、第１ｐ型半導体層１２０）を除いた構成の半導体装置である。半導体装置１００において、ドレイン電極１２４とソース電極１２８の間を電流Ｉ_Ｄが流れることで発光ダイオード１１８から光が発光される。発光ダイオード１１８から発光される光の一部が負帯電領域に照射されることで、ドレイン−ソース間抵抗Ｒ１が抵抗Ｒ２に低減される。

（半導体装置１００の製造方法）
まず、図５に示すように、半導体基板１１０、バッファ層１１２、電子走行層１１４、電子供給層１１６、及び、ｐ型窒化ガリウム層２２０が積層した積層体２１０、を準備する。バッファ層１１２、電子走行層１１４、電子供給層１１６、及び、ｐ型窒化ガリウム層２２０は、ＭＯＣＶＤ技術を利用して、半導体基板１１０上に結晶成長させることで形成することができる。

次いで、図６に示すように、ｐ型窒化ガリウム層２２０を選択的にエッチングし、分離された第１ｐ型半導体層１２０及び第２ｐ型半導体層１２２を形成する。具体的には、まず、第１ｐ型半導体層１２０及び第２ｐ型半導体層１２２を形成する範囲のｐ型窒化ガリウム層２２０上にエッチングマスクを形成（図示省略）する。次いで、エッチングマスクが形成されていない領域のｐ型窒化ガリウム層２２０を、電子供給層１１６が露出するまでエッチングする。これにより、電子供給層１１６の表面に、分離された第１ｐ型半導体層１２０と第２ｐ型半導体層１２２が形成される。なお、エッチングとしては、ＩＣＰやＲＩＥを利用することができる。

次いで、図７に示すように、電子供給層１１６、第１ｐ型半導体層１２０、及び、第２ｐ型半導体層１２２の表面の一部に、保護膜１３０を形成する。保護膜１３０は、二酸化ケイ素（ＳｉＯ_２）からなる。

次いで、電子供給層１１６上及び第２ｐ型半導体層１２２上に、Ｔｉ、Ａｌ、Ｎｉが順に積層された電極形成膜をパターニングする。次いで、およそ６００℃でアニールすることで、ゲート電極１２６及びソース電極１２８を形成する。アニールすることで、ゲート電極１２６及びソース電極１２８は、オーミック電極となる。次いで、第１ｐ型半導体層１２０上に、ＩＴＯからなる透明導電膜を形成し、ドレイン電極１２４を作製する。なお、透明導電膜の材料として、ＺｎＯ、ＣＮＴなどを用いてもよい。これにより、図１に示す本実施例の半導体装置１００が完成する。

上述のように、半導体装置１００において、発光ダイオード１１８は、電子供給層１１６と、電子供給層１１６とドレイン電極１２４の間に設けられる第１ｐ型半導体層１２０によって構成されている。このような構成によると、発光ダイオード１１８に電流を流すために、ドレイン電極１２４、ゲート電極１２６、ソース電極１２８以外の電極を設ける必要が無い。従って、発光ダイオード１１８に電流を流すための電極を有する半導体装置（例えば、特許文献１）と比較して、半導体装置１００の上面側に設けられる電極のレイアウトを簡単化することができる。なお、半導体装置１００の上面側には、配線、パッドが必要であり、半導体装置１００の上面側に設けられる配線、パッドのレイアウトについても簡単化することができる。また、半導体装置１００は、発光ダイオード１１８に電流を流すための電極などを有する半導体装置（例えば、特許文献１）と比較して、上面視したときの面積を小さくすることができる。

また、上述の半導体装置１００の製造方法において、第１ｐ型半導体層１２０及び第２ｐ型半導体層１２２は共通の工程で作製することができる。このような構成によると、第２ｐ型半導体層１２２を有するノーマリオフ型の半導体装置を製造する際に、発光ダイオード１１８（詳細には、第１ｐ型半導体層１２０）のみを形成する工程を追加する必要が無い。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

上記の実施例では、ドレイン電極１２４は、透明導電膜からなっている、しかしながら、ドレイン電極１２４は、膜厚が５０Å（オングストローム）以下の金属膜からなっていてもよい。この場合でも、発光ダイオード１１８から上方に向かう光は、ドレイン電極１２４を通過する。

上記の実施例では、ドレイン電極１２４は、透明導電膜からなっている。しかしながら、ドレイン電極１２４は、発光ダイオード１１８から発光される光を反射可能な材料、例えば金属膜からなっていてもよい。この場合、発光ダイオード１１８から上方に向かう光は、ドレイン電極１２４に反射され、ドレイン電極１２４に反射された光の一部は、負帯電領域に照射される。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１００ ：半導体装置
１１０ ：半導体基板
１１２ ：バッファ層
１１４ ：電子走行層
１１６ ：電子供給層
１１８ ：発光ダイオード
１２０ ：第１ｐ型半導体層
１２２ ：第２ｐ型半導体層
１２４ ：ドレイン電極
１２６ ：ゲート電極
１２８ ：ソース電極
１３０ ：保護膜
１４０ ：接続部
２１０ ：積層体
２２０ ：ｐ型窒化ガリウム層
Ｉ_Ｄ ：電流
Ｒ１、Ｒ２ ：抵抗

Claims (4)

1. 電子走行層と、
   前記電子走行層の上方に設けられている電子供給層と、
   前記電子供給層の上方に設けられており、透明の導電材料からなるドレイン電極と、
   前記電子供給層の上方に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
   前記電子供給層の上方に設けられており、前記ドレイン電極と前記ソース電極の間に配置されているゲート電極と、
   前記ドレイン電極の下方に設けられており、前記電子供給層の上面に積層されているｐ型の第１ｐ型半導体層と、を備えている半導体装置。
2. 前記ゲート電極の下方に設けられており、前記電子供給層の上面に積層されているｐ型の第２ｐ型半導体層をさらに備えており、
   前記第１ｐ型半導体層と前記第２ｐ型半導体層が同一面内に存在する、請求項１に記載の半導体装置。
3. 前記電子走行層、前記電子供給層、及び、前記第１ｐ型半導体層が、窒化物半導体である、請求項１または２に記載の半導体装置。
4. 電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上面に設けられたｐ型半導体層と、を有する積層体の前記ｐ型半導体層の一部をエッチングして前記電子供給層を露出させ、前記電子供給層上に分離された第１ｐ型半導体層と第２ｐ型半導体層を形成する工程と、
   前記第１ｐ型半導体層の上方に、透明の導電材料からなるドレイン電極を形成する工程と、
   前記第２ｐ型半導体層の上方にゲート電極を形成する工程と、
   前記電子供給層の上方にソース電極を形成する工程と、を備えており、
   前記ドレイン電極と前記ソース電極の間に前記ゲート電極が配置される、半導体装置の製造方法。

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