JP5290015B2 - バッファ回路 - Google Patents
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Description
低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、第1の高電圧と、前記第1の高電圧よりも高電圧の第2の高電圧とを出力可能なバッファ回路であって、
論理制御回路と、
前記第1の高電圧を与える電源と出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第1の高電圧レベルの制御信号が入力され、バックゲートに前記第1の高電圧が与えられた第1のMOSトランジスタと、
前記第2の高電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第2の高電圧レベルの制御信号が入力され、バックゲートに前記第2の高電圧が与えられた第2のMOSトランジスタと、
前記第1のMOSトランジスタと前記出力端子との間に設けられ、前記第2の高電圧レベルの制御信号によりオンオフが制御される第1のスイッチ回路と、を備えたものである。
図1は、本発明の第1の実施の形態に係るトレラントバッファ回路の回路図である。図2は、図1のトレラントバッファ回路の詳細な回路図である。図1、2に示すように、このトレラントバッファ回路は、LSIに設けられている。このトレラントバッファ回路には、LSI内部の制御信号S1、S2が入力され、LSI外部への出力信号S3が出力される。ここで、制御信号S1は出力信号S3から高電圧(H:High)レベルを出力する際の出力レベルを選択する信号である。また、制御信号S2は出力信号S3の出力論理(H又はL)を制御する信号である。第1の電源電圧VDDL及び第2の電源電圧VDDHは出力信号S3からHレベルを出力する際の信号レベルである。ここで、電源電圧VDDHは電源電圧VDDLよりも高いレベルである。
制御信号S2がLの場合、制御信号S1の論理に関係なく、NMOSトランジスタM10がオン、PMOSトランジスタM9及びM11がオフとなるため、出力信号S3はLとなる。
次に、図4を参照して本発明の第2の実施の形態について説明する。図4は実施の形態2に係るトレラントバッファ回路の回路図である。図4のトレラントバッファ回路でも、LSI内部の制御信号S1、S2が入力され、LSI外部への出力信号S3が出力される。ここで、制御信号S1は出力信号S3からHレベルを出力する際の出力レベルを選択するバス信号である。また、制御信号S2は出力信号S3の出力論理を制御する信号である。
制御信号S2がLの場合、制御信号S1の論理に関係なく、NMOSトランジスタM10がオン、図4におけるその他のトランジスタが全てオフとなるため、出力信号S3はLとなる。
次に、図5を参照して本発明の第3の実施の形態について説明する。図5は実施の形態3に係るトレラントバッファ回路の回路図である。ここで、図5のトレラントバッファ回路は、図1のトレラントバッファ回路からNMOSトランジスタM14が削除されたものである。その他の構成は、図1と同様であるため、説明を省略する。
次に、図7を参照して本発明の第4の実施の形態について説明する。図7は実施の形態4に係るトレラントバッファ回路の回路図である。ここで、図7のトレラントバッファ回路は、図1のトレラントバッファ回路からPMOSトランジスタM13が削除されたものである。その他の構成は、図1と同様であるため、説明を省略する。
M9、M16 PMOSトランジスタ
M10、M14、M18 NMOSトランジスタ
M11、M13、M17 PMOSトランジスタ
P15 論理制御回路
P4、P8、P12 インバータ回路
P5、P6 NAND回路
P7 レベルシフタ回路
SW1、SW2 スイッチ回路
Claims (7)
- 低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、第1の高電圧と、前記第1の高電圧よりも高電圧の第2の高電圧とを出力可能なバッファ回路であって、
論理制御回路と、
前記第1の高電圧を与える電源と出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第1の高電圧レベルの制御信号が入力され、バックゲートに前記第1の高電圧が与えられた第1のMOSトランジスタと、
前記第2の高電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第2の高電圧レベルの制御信号が入力され、バックゲートに前記第2の高電圧が与えられた第2のMOSトランジスタと、
前記第1のMOSトランジスタと前記出力端子との間に設けられ、前記第2の高電圧レベルの制御信号によりオンオフが制御される第1のスイッチ回路と、を備え、
前記第1のスイッチ回路はMOSトランジスタを有し、当該MOSトランジスタの耐圧は前記第1のMOSトランジスタの耐圧よりも高いバッファ回路。 - 前記低電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第2の高電圧レベルの制御信号が入力される第3のMOSトランジスタを更に備えることを特徴とする請求項1に記載のバッファ回路。
- 前記第1のスイッチ回路は、前記第1のMOSトランジスタがオンの場合オンとなり、前記第1のMOSトランジスタがオフの場合オフとなることを特徴とする請求項1又は2に記載のバッファ回路。
- 前記第1のスイッチ回路が、前記MOSトランジスタとして、互いに並列に接続されたPMOSトランジスタとNMOSトランジスタとを有し、
当該PMOSトランジスタ及びNMOSトランジスタは前記第1のMOSトランジスタがオンの場合に共にオンとなり、前記第1のMOSトランジスタがオフの場合に共にオフとなり、
当該PMOSトランジスタ及びNMOSトランジスタの耐圧は前記第1のMOSトランジスタの耐圧よりも高いことを特徴とする請求項1〜3のいずれか一項に記載のバッファ回路。 - 前記第1のスイッチ回路が、前記MOSトランジスタとして、PMOSトランジスタのみを有し、当該PMOSトランジスタの耐圧は前記第1のMOSトランジスタの耐圧よりも高いことを特徴とする請求項1〜3のいずれか一項に記載のバッファ回路。
- 前記第1のスイッチ回路が、前記MOSトランジスタとして、NMOSトランジスタのみを有し、当該NMOSトランジスタの耐圧は前記第1のMOSトランジスタの耐圧よりも高いことを特徴とする請求項1〜3のいずれか一項に記載のバッファ回路。
- 前記高電圧として、前記第1の高電圧と前記第2の高電圧との間の第3の高電圧を出力可能であって、
前記第3の高電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第3の高電圧レベルの制御信号が入力され、バックゲートに前記第3の高電圧が与えられた第4のMOSトランジスタと、
前記第4のMOSトランジスタと前記出力端子との間に設けられ、前記第2の高電圧レベルの制御信号によりオンオフが制御される第2のスイッチ回路と、を更に備える請求項1〜6のいずれか一項に記載のバッファ回路。
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