JP5282086B2 - 薄膜トランジスタの製造方法、薄膜トランジスタ - Google Patents

薄膜トランジスタの製造方法、薄膜トランジスタ Download PDF

Info

Publication number
JP5282086B2
JP5282086B2 JP2010509146A JP2010509146A JP5282086B2 JP 5282086 B2 JP5282086 B2 JP 5282086B2 JP 2010509146 A JP2010509146 A JP 2010509146A JP 2010509146 A JP2010509146 A JP 2010509146A JP 5282086 B2 JP5282086 B2 JP 5282086B2
Authority
JP
Japan
Prior art keywords
layer
gas
film transistor
thin film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010509146A
Other languages
English (en)
Other versions
JPWO2009131035A1 (ja
Inventor
悟 高澤
暁 石橋
忠 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP2010509146A priority Critical patent/JP5282086B2/ja
Publication of JPWO2009131035A1 publication Critical patent/JPWO2009131035A1/ja
Application granted granted Critical
Publication of JP5282086B2 publication Critical patent/JP5282086B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は銅合金から成る電極膜を有するトランジスタと、そのトランジスタの製造方法に関する。
従来より、TFT(Thin film transistor)等の電子回路の内部には、TFTのソース領域やドレイン領域に、金属の配線膜が接続されている。
近年では、TFTや配線膜が益々微細化されており、そのため、低抵抗の配線膜を得るために、銅を主成分とする配線膜が用いられている。
しかしながら、銅を主成分とする配線膜は実験ではシリコンとの密着性が高くても、銅配線膜を用いてTFTを製造すると、剥離が発生する場合があり、その原因の究明と対策が求められている。
特開2001−73131号公報 特開平11−54458号公報
本発明の発明者等は、銅配線膜とシリコン層との密着性が悪化する原因は、TFTの製造工程に於いて、シリコン層のダメージを回復するための、シリコン層を水素プラズマに曝すTFTの特性の改善処理にあることを突き止めた。
純銅はシリコンとの密着性が悪いため、ソース電極膜やドレイン電極膜を形成するための金属配線膜は、マグネシウムと酸素が添加され、シリコンと密着性が高い銅合金から成る密着層と、純銅で構成され、密着層よりも低抵抗の金属低抵抗層の二層構造にされている。
このような金属配線膜が水素プラズマに曝されると、密着層中の銅化合物が還元され、シリコンと密着層の界面に純Cuが析出し、それが密着性を悪化させていると考えられる。
本発明の発明者等は、銅配線膜とシリコンの界面に純銅を析出させない添加物を調査研究した結果、Alの酸化物を見出し、本発明を創作するに到った。
即ち、本発明は、処理対象物上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体層を形成する工程と、前記半導体層上にシリコンを含むオーミックコンタクト層を形成する工程と、前記オーミックコンタクト層上に金属配線膜を形成する工程と、前記オーミックコンタクト層と前記金属配線膜をパターニングして、第一、第二オーミックコンタクト層と、ソース電極とドレイン電極とを形成する工程とを有する逆スタガー型の薄膜トランジスタの製造方法であって、前記金属配線膜を形成する工程は、真空雰囲気中で、Alと銅とを含有する銅合金ターゲットを、スパッタリングガスと酸化性ガスを含むガスを導入してスパッタリングし、前記オーミックコンタクト層上に、銅とAlと酸素とを含有する密着層を形成する工程と、前記密着層を形成した後、前記密着層よりも銅の含有率が高く、前記密着層よりも低抵抗の金属低抵抗層を前記密着層上に形成する工程と、を含む薄膜トランジスタの製造方法である。
本発明は薄膜トランジスタの製造方法であって、Alを、前記銅合金ターゲットに5原子%以上30原子%以下の割合で含有させる薄膜トランジスタの製造方法である
発明は薄膜トランジスタの製造方法であって、前記酸化性ガスにはO2ガスを用い、前記O2ガスは前記スパッタリングガス100体積部に対し、0.1体積部以上15体積部以下の範囲で含有させる薄膜トランジスタの製造方法である。
本発明は薄膜トランジスタの製造方法であって、前記酸化性ガスにはCO2ガスを用い、前記CO2ガスは前記スパッタリングガス100体積部に対し、0.2体積部以上30体積部以下の範囲で含有させる薄膜トランジスタの製造方法である。
本発明は薄膜トランジスタの製造方法であって、前記酸化性ガスには、H2Oガスを用い、前記H2Oガスは前記スパッタリングガス100体積部に対し、0.1体積部以上15体積部以下の範囲で含有させる薄膜トランジスタの製造方法である。
本発明は、処理対象物上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成され、シリコンを含み、分離されている第一、第二オーミックコンタクト層と、前記第一、第二オーミックコンタクト層上にそれぞれ形成されたソース電極とドレイン電極と、を有する逆スタガー型の薄膜トランジスタであって、前記ソース電極と前記ドレイン電極は、前記第一、第二オーミックコンタクト層との接触面に、Alと、酸素とを含有する銅合金を含む密着層を有し、前記密着層よりも銅の含有率が高く、前記密着層よりも低抵抗の金属低抵抗層が、前記密着層上に配置された薄膜トランジスタである。
本発明は薄膜トランジスタであって、前記第一、第二オーミックコンタクト層は、n型半導体層である薄膜トランジスタである
発明は薄膜トランジスタであって、前記密着層に含有される金属中、Alは5原子%以上30原子%以下の割合で含有された薄膜トランジスタである。
なお、本発明では、ポリシリコン、アモルファスシリコン等のシリコンを主成分とする半導体をシリコン層と呼んでいる。
水素プラズマに曝されても電極膜が剥離しないので歩留まりが向上する。
:本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 :本発明のトランジスタ製造方法を説明するための図 金属配線膜を説明するための図 本発明のトランジスタを製造する成膜装置を説明するための図
5……トランジスタ
10……処理対象物
12……ゲート電極
16……シリコン層
18……n型シリコン層
20a、20b……金属配線膜
27……ソース電極膜
28……ドレイン電極膜
31……ソース領域
32……ドレイン領域
51……密着層
52……金属低抵抗層
111……銅合金ターゲット
112……純銅ターゲット
図1(a)の符号10は、本発明のトランジスタ製造方法が用いられる処理対象物を示している。
処理対象物10を説明すると、該処理対象物10は、ガラス等から成る透明基板11を有しており、透明基板11上には、ゲート電極12と画素電極13が離間して配置されている。
透明基板11上には、ゲート電極12と画素電極13を覆って、ゲート絶縁層14と、シリコン層16と、n型シリコン層18とが、透明基板11側からこの順序で配置されている。n型シリコン層18は、不純物添加により、シリコン層16よりも抵抗値が低くされたシリコン層である。ここではn型シリコン層18とシリコン層16は、アモルファスシリコンで構成されているが、単結晶や多結晶であってもよい。ゲート絶縁層14は、窒化シリコン薄膜等の絶縁膜であり、酸窒化シリコン膜や他の絶縁膜でもよい。
図3の符号100は、その処理対象物10の表面に金属配線膜を形成する成膜装置を示している。
成膜装置100は、搬出入室102と、第一の成膜室103aと、第二の成膜室103bとを有している。搬出入室102と第一の成膜室103aの間と、第一の成膜室103aと第二の成膜室103bの間は、ゲートバルブ109a、109bを介してそれぞれ接続されている。
搬出入室102と、第一、第二の成膜室103a、103bには、真空排気系113、114a、114bがそれぞれ接続されており、ゲートバルブ109a、109bを閉じ、第一、第二の成膜室103a、103bの内部を真空排気しておく。
次いで、搬出入室102と大気の間の扉を開け、搬出入室102の内部に処理対象物10を搬入し、扉を閉じ、搬出入室102の内部を真空排気した後、ゲートバルブ109aを開け、処理対象物10を第一の成膜室103aの内部に移動させ、基板ホルダ108に保持させる。
第一、第二の成膜室103a、103bの内部の底壁側には、銅合金ターゲット111と、純銅ターゲット112がそれぞれ配置されており、処理対象物10は、n型シリコン層18が各ターゲット111、112と対面できるように、基板ホルダ108に保持される。
第一、第二の成膜室103a、103bにはガス導入系105a、105bがそれぞれ接続されており、第一の成膜室103aの内部を真空排気しながらガス導入系105aからスパッタリングガスと酸化性ガスを導入し、銅合金ターゲット111をスパッタリングすると、銅合金ターゲット111の構成材料から成るスパッタリング粒子がn型シリコン層18の表面に到達し、n型シリコン層18と接触した密着層が形成される。
銅合金ターゲット111は、Al(アルミニウム)と銅とを含有している。銅合金ターゲット111には、必要に応じて銅とAl以外の金属(例えばTi、Ci、Zr、Mg、Ni、Mnのうちいずれか1種以上)を添加金属として添加することもできる。
銅の原子数と、Alの原子数と、他の添加金属の原子数の合計を100とした場合に、銅合金ターゲット111中にAlは5以上30以下含まれる。即ち、銅合金ターゲット111中に、Alは5原子%以上30原子%以下の割合で含有されている。
酸化性ガスはAlを酸化させ、Alの酸化物を生成するガスであり、銅合金ターゲット111がスパッタリングされると、処理対象物10の表面には、銅を主成分とし、Alの酸化物が含有された密着層が形成される。
次に、処理対象物10が保持された基板ホルダ108を第二の成膜室103bに移動させ、ガス導入系105bからスパッタリングガスを導入し、純銅ターゲット112をスパッタリングすると、処理対象物10の表面に、純銅ターゲット112の構成材料である銅原子から成るスパッタリング粒子が到達し、密着層の表面に純銅から成る金属低抵抗層が形成される。第二の成膜室103bでは、酸化性ガスは導入しない。
図1(b)の符号20aは、密着層と金属低抵抗層とで構成される金属配線膜を示しており、図2の符号51、52は、それぞれ密着層と金属低抵抗層を示している。
金属配線膜20aのゲート電極12上に位置する部分の表面にレジスト膜を配置し、金属配線膜20aと、n型シリコン層18と、シリコン層16とから成る積層膜をエッチングし、積層膜のレジスト膜で覆われていない部分を除去する。
図1(c)は、積層膜のエッチング後、レジスト膜を除去した状態であり、符号20bはレジスト膜で覆われて残った金属配線膜を示している。
次に、図1(d)に示すように、金属配線膜20b上にパターニングしたレジスト膜22を配置し、レジスト膜22の開口24の底面に、金属配線膜20bの表面が露出させた状態で、リン酸・硝酸・酢酸の混合液、硫酸・硝酸・酢酸の混合液、又は塩化第二鉄の溶液等のエッチング液に浸漬すると、金属配線膜20bの露出部分がエッチングされ、金属配線膜20bがパターニングされる。
金属低抵抗層52は銅を主成分とするので、密着層51中のAlの割合が大きくなりすぎると、パターニング後に、金属低抵抗層52と密着層51の幅が大きく異なってしまう。従って、密着層51中のAlの割合は、密着層51と金属低抵抗層52を同時にエッチングできる最大の添加量が上限となる。
このパターニングによって、金属配線膜20bのゲート電極12上の部分に底面にn型シリコン層18が露出する開口24が形成され、金属配線膜20bは開口24によって分離され、図1(e)に示すように、ソース電極膜27とドレイン電極膜28が形成され、本発明のトランジスタ5が得られる。
次いでエッチング装置内に搬入して開口24底面に露出するn型シリコン層18をエッチングガスのプラズマに曝してエッチングし、n型シリコン層18に形成した開口24の底面にシリコン層16を露出させる。
n型シリコン層18に形成された開口24はゲート電極12の上方に位置しており、開口25によって、n型シリコン層18は、ソース領域31とドレイン領域32に分離される(図1(f))。
開口25の底面には、シリコン層16の表面が露出しており、シリコン層16がn型シリコン層18をエッチングする際のエッチングガスプラズマに曝されると、シリコン層16表面から水素原子が失われ、ダングリングボンドが形成されてしまう。
このダングリングボンドはリーク電流などのTFTの特性不良の原因となる。ダングリングボンドを水素で再修飾するために、図1(g)に示すように、ソース電極膜27とドレイン電極膜28とを露出させた状態で、水素を導入して水素プラズマを発生させ、開口25の底部に露出するシリコン層16を水素ガスプラズマに曝すと、シリコン層16表面のシリコン原子は水素と結合し、ダングリングボンドは消滅する。
本発明の金属配線膜20a(20b)では、ソース電極膜27やドレイン電極膜28が、銅を主成分とし、5原子%以上30原子%以下の割合でAlが含有された密着層51を有している。ここで、密着層51中のAlの割合とは、密着層51に含まれるAlの原子数から、密着層51に含まれる金属成分(銅、Al、及び他の添加金属)の合計原子数を除した値に100を乗じた値である。密着層51中のAlの割合は、銅合金ターゲット111中のAlの割合と等しくなる。
その密着層51がトランジスタのシリコンや二酸化シリコンと密着しており、ソース電極膜27とドレイン電極膜28が水素プラズマに曝されても、n型シリコン層18(ソース領域31やドレイン領域32)との界面に銅は析出せず、ソース電極膜27やドレイン電極膜28等の金属配線膜20a(20b)で構成されている電極膜は剥離しない。
水素プラズマの処理を行なった後、 図1(h)に示すように、パッシベーション膜34を形成し、パッシベーション膜34にコンタクトホール37を形成した後、同図(i)に示すように、ソース電極膜27又はドレイン電極膜28と画素電極13等の間を接続する透明電極膜36を形成すると、液晶表示パネルが得られる。
なお、シリコン層(ポリシリコン層、アモルファスシリコン層を含む)のエッチングに使用可能なガスは、Cl2、HBr、Cl2、HCl、CBrF3、SiCl4、BCl3、CHF3、PCl3、HI、I2等がある。これらのハロゲンガスは1種類を単独でエッチングガスに用いてもよいし、2種類以上を混合してエッチングガスに用いてもよい。更に、エッチングガスに、O2、N2、SF6、N2、Ar、NH3等ハロゲンガス以外の添加ガスを添加してもよい。
窒化ケイ素(SiN)や、酸化ケイ素(SiO2)GaAs、SnO2、Cr、Ti、TiN、W、Al等の他のエッチング対象物をエッチングする際にも、上記ハロゲンガスを用いることが可能である。
ポリシリコンのエッチングガスとしては、例えばCl2、Cl2+HBr、Cl2+O2、CF4+O2、SF6、Cl2+N2、Cl2+HCl、HBr+Cl2+SF6等がある。
Siのエッチングガスとしては、例えばSF6、C48、CBrF3、CF4+O2、Cl2、SiCl4+Cl2、SF6+N2+Ar、BCl2+Cl2+Ar、CF4、NF3、SiF4、BF3、XeF2、ClF3、SiCl4、PCl3、BCl3、HCl、HBr、Br2、HI、I2等がある。
アモルファスシリコンのエッチングガスとしては、例えばCF4+O2、Cl2+SF6等がある。
スパッタリングガスはArに限定されず、Ar以外にもNe、Xe等を用いることもできる。
また、本発明により形成された密着層51は、TFTのソース電極、ドレイン電極だけでなく、TFTのゲート電極、半導体素子や配線板等の他の電子部品のバリア膜や電極(配線膜)に用いることができる。
スパッタリングガスにアルゴンガスを用い、酸化性ガスに酸素ガスを用いて銅合金ターゲット111をスパッタリングし、ガラス基板上に密着層を50nm形成した後、アルゴンガスを用いて純銅ターゲット112をスパッタリングし、密着層上に金属低抵抗層を300nm形成し、二層構造の金属配線膜を得た。基板温度は100℃、スパッタリングガスはArガス、スパッタリング圧力は0.4Paであった。
形成した金属配線膜の表面を露出させ、水素プラズマに暴露した後、その表面に窒化シリコン膜を形成した。
水素ガスプラズマ処理は、水素ガス流量500sccm、圧力200Pa、基板温度250℃、パワー300W、時間60秒である。
シリコン窒化膜は、基板を配置したCVD装置内に、SiH4:20sccm、NH3ガス300sccm、N2ガス500sccmの割合で各ガスを導入し、圧力120Pa、基板温度250℃、パワー300Wで形成した。
水素プラズマに暴露する前の金属配線膜の密着性(as depo. 密着性)と、水素プラズマに暴露した後、その表面に窒化シリコン膜を形成した後の密着性(H2プラズマ処理後密着性)を粘着テープを接着した後、剥離するテープテストによって測定し、ガラス基板表面が露出したものを「×」とし、それ以外を「○」として評価した。
銅合金ターゲット111中のAlの含有割合と酸化性ガスの導入割合を異ならせ、実験した。評価結果は「密着性」として、銅合金ターゲット111中のAlの含有割合と、酸化性ガスの導入割合と共に、下記表1〜3に示す。
また、上記と同じ金属配線膜をシリコンウェハ表面に形成した後、真空雰囲気中でアニール処理をし、金属配線膜をエッチング除去した後、その表面をSEMで観察し、シリコン中への銅の拡散の有無を観察した。
上記各実験では、スパッタリングガスはアルゴンガス、酸化性ガスは酸素ガス、スパッタリング雰囲気中のスパッタリングガス分圧は0.4Paである。
また、酸素ガスに替え、CO2ガスとH2Oガスを酸化性ガスに用いてAlを含有するターゲットをスパッタリングした。スパッタリングガスにはArガスを用い、密着性とバリア性を評価した。
観察結果を下記表1(酸化性ガスが酸素ガスの場合)と、表2(酸化性ガスがCO2の場合)と、表3(酸化性ガスがH2Oガスの場合)中に「バリア性」として示す。拡散が観察されたものを「×」、観察されなかったものを「○」と記載した。
Figure 0005282086
Figure 0005282086
Figure 0005282086
以上の結果により、Alは銅合金ターゲット111中に5原子%以上含有されていると、密着性(H2プラズマ処理前及び後の密着性)とバリア性が良好であることが分かる。
また、酸化性ガスはアルゴンガス100体積部の導入量に対し、0.1体積部以上30体積部以下の範囲で導入すればよいことがわかる。
次に、酸化性ガスとして酸素ガスを用いて得られた金属配線膜をエッチング液に浸漬し、金属低抵抗層52と密着層51の両方が同じエッチング液でエッチングできるかどうかを観察した。エッチング液には、燐硝酢酸(H3PO4:HNO3:CH3COOH:H2O)=16:1:2:1を用い、エッチング液の液温は40℃にした。
エッチングの観察結果を下記表4に示す。エッチング後に密着層と金属低抵抗層の幅が同等となったものを「○」、エッチング後に密着層と金属低抵抗層の幅が異なったものを「×」とした。観察結果と、銅合金ターゲット111中のAlの含有割合とを下記表4に記載した。
Figure 0005282086
表4から、密着層と金属低抵抗層の幅が大きく異なってしまうので、銅合金ターゲット111中のAlの添加量は30原子%以下が望ましいことが分かる。
なお、密着層51はシリコンやシリコン酸化物との密着性の他、金属低抵抗層52との密着性が高い方が望ましいので、本発明の密着層51は金属低抵抗層52の成分である銅を50%以上含有する。

Claims (8)

  1. 処理対象物上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上に半導体層を形成する工程と、
    前記半導体層上にシリコンを含むオーミックコンタクト層を形成する工程と、
    前記オーミックコンタクト層上に金属配線膜を形成する工程と、
    前記オーミックコンタクト層と前記金属配線膜をパターニングして、第一、第二オーミックコンタクト層と、ソース電極とドレイン電極とを形成する工程とを有する逆スタガー型の薄膜トランジスタの製造方法であって、
    前記金属配線膜を形成する工程は、真空雰囲気中で、Alと銅とを含有する銅合金ターゲットを、スパッタリングガスと酸化性ガスを含むガスを導入してスパッタリングし、前記オーミックコンタクト層上に、銅とAlと酸素とを含有する密着層を形成する工程と、前記密着層を形成した後、前記密着層よりも銅の含有率が高く、前記密着層よりも低抵抗の金属低抵抗層を前記密着層上に形成する工程と、を含む薄膜トランジスタの製造方法。
  2. Alを、前記銅合金ターゲットに5原子%以上30原子%以下の割合で含有させる請求項1記載の薄膜トランジスタの製造方法。
  3. 前記酸化性ガスにはO2ガスを用い、前記O2ガスは前記スパッタリングガス100体積部に対し、0.1体積部以上15体積部以下の範囲で含有させる請求項1又は請求項のいずれか1項記載の薄膜トランジスタの製造方法。
  4. 前記酸化性ガスにはCO2ガスを用い、前記CO2ガスは前記スパッタリングガス100体積部に対し、0.2体積部以上30体積部以下の範囲で含有させる請求項1又は請求項のいずれか1項記載の薄膜トランジスタの製造方法。
  5. 前記酸化性ガスには、H2Oガスを用い、前記H2Oガスは前記スパッタリングガス100体積部に対し、0.1体積部以上15体積部以下の範囲で含有させる請求項1又は請求項のいずれか1項記載の薄膜トランジスタの製造方法。
  6. 処理対象物上に形成されたゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁層と、
    前記ゲート絶縁層上に形成された半導体層と、
    前記半導体層上に形成され、シリコンを含み、分離されている第一、第二オーミックコンタクト層と、
    前記第一、第二オーミックコンタクト層上にそれぞれ形成されたソース電極とドレイン電極と、を有する逆スタガー型の薄膜トランジスタであって、
    前記ソース電極と前記ドレイン電極は、前記第一、第二オーミックコンタクト層との接触面に、Alと、酸素とを含有する銅合金を含む密着層を有し、
    前記密着層よりも銅の含有率が高く、前記密着層よりも低抵抗の金属低抵抗層が、前記密着層上に配置された薄膜トランジスタ。
  7. 前記第一、第二オーミックコンタクト層は、n型半導体層である請求項に記載の薄膜トランジスタ。
  8. 前記密着層に含有される金属中、Alは5原子%以上30原子%以下の割合で含有された請求項6又は請求項のいずれか1項記載の薄膜トランジスタ。

JP2010509146A 2008-04-25 2009-04-14 薄膜トランジスタの製造方法、薄膜トランジスタ Active JP5282086B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010509146A JP5282086B2 (ja) 2008-04-25 2009-04-14 薄膜トランジスタの製造方法、薄膜トランジスタ

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008115996 2008-04-25
JP2008115996 2008-04-25
PCT/JP2009/057492 WO2009131035A1 (ja) 2008-04-25 2009-04-14 薄膜トランジスタの製造方法、薄膜トランジスタ
JP2010509146A JP5282086B2 (ja) 2008-04-25 2009-04-14 薄膜トランジスタの製造方法、薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JPWO2009131035A1 JPWO2009131035A1 (ja) 2011-08-18
JP5282086B2 true JP5282086B2 (ja) 2013-09-04

Family

ID=41216772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010509146A Active JP5282086B2 (ja) 2008-04-25 2009-04-14 薄膜トランジスタの製造方法、薄膜トランジスタ

Country Status (6)

Country Link
US (1) US8299529B2 (ja)
JP (1) JP5282086B2 (ja)
KR (1) KR101098207B1 (ja)
CN (1) CN101971349B (ja)
TW (1) TWI427800B (ja)
WO (1) WO2009131035A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5247448B2 (ja) * 2006-08-10 2013-07-24 株式会社アルバック 導電膜形成方法、薄膜トランジスタの製造方法
JP5747908B2 (ja) * 2010-03-04 2015-07-15 日本ゼオン株式会社 半導体素子基板の製造方法
JP2011222567A (ja) 2010-04-02 2011-11-04 Kobe Steel Ltd 配線構造、表示装置、および半導体装置
JP5579848B2 (ja) * 2010-06-21 2014-08-27 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP5659966B2 (ja) * 2010-06-29 2015-01-28 日亜化学工業株式会社 半導体素子及びその製造方法
JP2012027159A (ja) 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
JP5735811B2 (ja) * 2011-01-25 2015-06-17 関東化学株式会社 銅を主成分とする金属薄膜のエッチング液組成物
JP6108210B2 (ja) * 2012-01-31 2017-04-05 日立金属株式会社 電子部品用積層配線膜
EP2941105B1 (en) * 2013-05-13 2022-02-16 ULVAC, Inc. Mounting device and method of manufacturing the same
KR20150010065A (ko) * 2013-07-18 2015-01-28 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR102025103B1 (ko) 2013-07-22 2019-09-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN105449001B (zh) * 2015-12-28 2019-01-22 昆山国显光电有限公司 一种薄膜晶体管及其制作方法
TWI785545B (zh) * 2021-03-19 2022-12-01 優貝克科技股份有限公司 工序簡化的透明薄膜電晶體的製法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04192527A (ja) * 1990-11-27 1992-07-10 Toshiba Corp 半導体装置
JPH04302436A (ja) * 1991-03-29 1992-10-26 Casio Comput Co Ltd 薄膜半導体素子及びその製造方法
JPH06252146A (ja) * 1993-02-23 1994-09-09 Seiko Epson Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387805B2 (en) 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
JP4360716B2 (ja) 1999-09-02 2009-11-11 株式会社アルバック 銅薄膜製造方法、及びその方法に用いるスパッタ装置
KR101191402B1 (ko) * 2005-07-25 2012-10-16 삼성디스플레이 주식회사 포토레지스트 스트리퍼 조성물, 이를 이용하는 배선 형성방법 및 박막 트랜지스터 기판의 제조 방법
JP5247448B2 (ja) * 2006-08-10 2013-07-24 株式会社アルバック 導電膜形成方法、薄膜トランジスタの製造方法
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04192527A (ja) * 1990-11-27 1992-07-10 Toshiba Corp 半導体装置
JPH04302436A (ja) * 1991-03-29 1992-10-26 Casio Comput Co Ltd 薄膜半導体素子及びその製造方法
JPH06252146A (ja) * 1993-02-23 1994-09-09 Seiko Epson Corp 半導体装置

Also Published As

Publication number Publication date
TW200950100A (en) 2009-12-01
CN101971349B (zh) 2013-03-27
TWI427800B (zh) 2014-02-21
CN101971349A (zh) 2011-02-09
US8299529B2 (en) 2012-10-30
US20110068338A1 (en) 2011-03-24
KR101098207B1 (ko) 2011-12-23
KR20100110392A (ko) 2010-10-12
WO2009131035A1 (ja) 2009-10-29
JPWO2009131035A1 (ja) 2011-08-18

Similar Documents

Publication Publication Date Title
JP5282086B2 (ja) 薄膜トランジスタの製造方法、薄膜トランジスタ
JP5285710B2 (ja) 薄膜トランジスタの製造方法
JP5282085B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法
TWI572745B (zh) 用於含銅金屬薄膜之蝕刻劑組成物以及使用其之蝕刻方法
JP6068327B2 (ja) 薄膜トランジスタおよびその製造方法
JP6077978B2 (ja) 薄膜トランジスタおよびその製造方法
CN103222061A (zh) 布线构造
US20190148412A1 (en) Multilayer wiring film and thin film transistor element
WO2012132871A1 (ja) Cu合金膜、及びそれを備えた表示装置または電子装置
JP2010212465A (ja) バリア層を構成層とする薄膜トランジスターおよび前記バリア層のスパッタ成膜に用いられるCu合金スパッタリングターゲット
JP2012189726A (ja) Ti合金バリアメタルを用いた配線膜および電極、並びにTi合金スパッタリングターゲット
WO2013042608A1 (ja) 半導体装置およびその製造方法
JP5424876B2 (ja) 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法
Yu et al. The properties of Cu metallization based on CuMgAl alloy buffer layer
WO2016194795A1 (ja) 酸化物半導体層を含む薄膜トランジスタ
TW201030819A (en) Al alloy film for display device, thin film transistor substrate, method for manufacturing same, and display device

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130408

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130527

R150 Certificate of patent or registration of utility model

Ref document number: 5282086

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250