JP5247448B2 - 導電膜形成方法、薄膜トランジスタの製造方法 - Google Patents

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Description

本発明は、電子部品向け金属配線膜、ならびに、その成膜方法としてのスパッタリングプロセスに関するものである。
従来、電子部品用の金属配線膜には、ＡｌやＣｕなどの低抵抗材料やＭｏ、Ｃｒ等が使用されている。たとえばＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイではパネルの大型化とともに、配線電極の低抵抗化の要求が大きくなってきており、低抵抗配線としてＡｌやＣｕを用いる必要性が高まっている。
ＴＦＴで用いられているＡｌ配線では後工程でのヒロック発生や、Ａｌ配線をソースドレイン電極として用いた場合の下地Ｓｉ層への拡散の問題、ＩＴＯ（インジウム・錫酸化物）からなる透明電極とのコンタクト抵抗の劣化などの問題があり、それらを回避するため、ＭｏやＣｒ及びそれらを主成分とする合金膜を前後に積層するバリア層が必要となる。
一方、Ｃｕ配線に関しては、ＣｕはＡｌより低抵抗な材料である。ＡｌはＩＴＯ透明電極とのコンタクト抵抗の劣化が問題とされるが、Ｃｕは酸化しにくいためコンタクト抵抗も良好である。
従って、Ｃｕを低抵抗配線膜として用いる必要性が高まっている。しかし、Ｃｕは他の配線材料と比べて、ガラスやＳｉ等の下地材料との密着性が悪いという問題や、ソースドレイン電極として用いた場合、Ｓｉ層にＣｕが拡散するという問題があるため、Ｃｕ配線と他の層との界面に密着性の向上や拡散防止のためのバリア層が必要となる。
また半導体で用いられているＣｕメッキの下地Ｃｕシード層に関しても、上記と同様に拡散の問題から、ＴｉＮやＴａＮ等の拡散防止のバリア層が必要となっている。
Ｃｕを主成分とした電子部品向け金属配線膜の関連特許としては、ＣｕにＭｏ等の元素を添加することを特徴とする技術(特開２００５−１５８８８７)や、純粋なＣｕのスパッタリングによる成膜プロセス中に窒素や酸素を導入することを特徴とする技術(特開平１０−１２１５１)が知られているが、いずれも密着性や低抵抗化及びヒロックに対する耐性に問題がある。
特開２００５−１５８８８７号公報 特開平１０−１２１５１号公報
本発明は、上記のような従来技術の課題を解決し、低抵抗、ＩＴＯ透明電極とのコンタクト抵抗、ガラスやＳｉとの密着性、ソースドレイン電極として用いた場合のＳｉ層との拡散防止、ヒロック耐性、これらデバイスに対して要求される膜特性の優れたＣｕ系配線膜およびＣｕ系バリア層膜の製造方法を提供することを目的としている。
上記課題を解決するために本発明は、スパッタリング法により、真空雰囲気中で成膜対象物表面に、銅を主成分とし、添加金属を含む導電膜を形成する導電膜形成方法であって、前記真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように前記真空雰囲気中に酸素ガスを導入しながら、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットをスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記導電膜を、ドレイン半導体層の表面又はソース半導体層の表面のいずれか一方又は両方に形成する導電膜形成方法である。
本発明は導電膜形成方法であって、前記添加金属にはＴｉを選択する導電膜形成方法である。
本発明は導電膜形成方法であって、前記添加金属にはＺｒを選択する導電膜形成方法である。
本発明は導電膜形成方法であって、表面の少なくとも一部に透明導電膜が露出する前記成膜対象物を用い、前記導電膜を、前記ドレイン半導体層と前記ソース半導体層のいずれか一方又は両方の表面と、前記透明導電膜の表面とに形成する導電膜形成方法である。
本発明は、シリコン層と接触する導電膜を有する薄膜トランジスタの製造方法であって、成膜対象物が配置された真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように、前記真空雰囲気中に酸素ガスを導入しながら、銅を主成分とし、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットを、前記真空雰囲気中でスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記導電膜を形成する薄膜トランジスタの製造方法である。
本発明は、シリコン層と透明導電膜とに接触する導電膜を有する薄膜トランジスタの製造方法であって、成膜対象物が配置された真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように、前記真空雰囲気中に酸素ガスを導入しながら、銅を主成分とし、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットを、前記真空雰囲気中でスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記導電膜を前記シリコン層の表面と前記透明導電膜の表面とに形成する薄膜トランジスタの製造方法である。
本発明は、シリコンを主成分とするシリコン層と、前記シリコン層と接触する第一の導電膜と、銅を主成分し、前記第一の導電膜の表面に形成された銅膜と、前記銅膜の表面に形成された第二の導電膜とを有し、前記第二の導電膜に透明導電膜が接触する薄膜トランジスタの製造方法であって、成膜対象物が配置された真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように、前記真空雰囲気中に酸素ガスを導入しながら、銅を主成分とし、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットを、前記真空雰囲気中でスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記第一、第二の導電膜を形成する薄膜トランジスタの製造方法である。
本発明で主成分とは、含有量が５０原子％以上のものを指す。従って、銅を主成分とするターゲットは銅を５０原子％以上含有し、銅を主成分とする導電膜は銅を５０原子％以上含有する。
尚、第一、第二の導電膜は互いに電気的に接続されたものであれば、第一、第二の導電膜が一体化していてもよいし、第一、第二の導電膜の間に純銅膜等の他の導電膜が密着配置されたものであってもよい。
本発明によれば、低抵抗で、かつ成膜対象物に対して密着性の高い導電膜が得られる。また、導電膜をシリコン層と密着するよう形成した場合、そのシリコン層に銅の拡散が起こらない。導電膜を透明導電膜と密着するよう形成した場合、透明導電膜に対するコンタクト抵抗も低い。従って、シリコン層や透明導電膜に密着する膜、具体的には、ソース電極やドレイン電極の導電膜として特に適している。
本発明に用いる成膜装置の一例を説明する断面図 （ａ）〜（ｃ）：導電膜と銅膜を成膜する工程を説明する断面図 酸素ガスの分圧と比抵抗との関係を示すグラフ（Ｔｉ） 後アニール温度と比抵抗との関係を示すグラフ（Ｔｉ） 導電膜のシリコン層拡散性を示す電子顕微鏡写真 銅膜のシリコン層拡散性を示す電子顕微鏡写真 （ａ）〜（ｄ）：ＴＦＴパネルを製造する工程の前半を説明する断面図 （ａ）、（ｂ）：ＴＦＴパネルを製造する工程の後半を説明する断面図 本発明により製造されるＴＦＴパネルの一例を説明する断面図 本発明により製造されるＴＦＴパネルの他の例を説明する断面図 酸素ガスの分圧と比抵抗との関係を示すグラフ 後アニール温度と比抵抗との関係を示すグラフ 本発明に用いる成膜装置の他の例を説明する断面図 （ａ）〜（ｅ）：第四例のＴＦＴを製造する工程の前半を説明する断面図 （ａ）〜（ｄ）：第四例のＴＦＴを製造する工程の後半を説明する断面図 ゲート電極と蓄積容量電極を説明するための拡大断面図 液晶表示装置の一例を説明するための断面図
符号の説明
１、１８……成膜装置 ２……第一の成膜室（真空槽） １０、１９……ターゲット部（ターゲット） １１……主ターゲット １２……副ターゲット ２２、４１、８２、２１１……基板 ２３、６１、８６……シリコン層 ２５、５２、５４、９３、２５１、２５２……導電膜（第一、第二の導電膜） ２６、２５３……銅膜 ４０、８０、２１０……ＴＦＴパネル ６０、９０、２２０……ＴＦＴ ６２、８７、２２５……ソース領域 ６４、８９、２２６……ドレイン領域 ７１、８５……透明電極（透明導電膜）
本発明により導電膜を形成する工程について詳細に説明する。
図１の符号１は本発明に用いる成膜装置の一例を示している。成膜装置１は真空槽からなる第一の成膜室２を有しており、第一の成膜室２には真空排気系９と、スパッタガス供給系６と、酸素ガス供給系８とが接続されている。
この成膜装置１を用いて導電膜を成膜するには、先ず、真空排気系９によって第一の成膜室２の内部を真空排気し、真空排気を続けながらスパッタガス供給系６と酸素ガス供給系８からそれぞれスパッタガスと酸化ガス（ここでは酸素ガス）を第一の成膜室２内部に導入し、酸素ガスを含有する所定圧力の第一の真空雰囲気を形成する。
図２（ａ）の符号２１は基板２２の表面にシリコン層２３（ここではアモルファスシリコン層）が形成された成膜対象物を示しており、第一の真空雰囲気を維持したまま成膜対象物２１を第一の成膜室２内部に搬入する。
第一の成膜室２の内部には基板ホルダ７と、ターゲット部１０とが互いに対面するよう配置されており、成膜対象物２１をシリコン層２３が形成された面をターゲット部１０に向けて基板ホルダ７に保持させる。
基板ホルダ７の裏面側には加熱手段４が配置されており、加熱手段４に通電して基板ホルダ７上の成膜対象物２１を所定の成膜温度に加熱する。
ターゲット部１０は銅を主成分とする主ターゲット１１と、添加金属（ここではＴｉ又はＺｒ）を主成分とする副ターゲット１２とで構成されている。
主ターゲット１１は板状であって、片面を基板ホルダ７に向けて配置されている。副ターゲット１２は主ターゲット１１よりも平面形状が小さく、主ターゲット１１の基板ホルダ７に向けた側の面上に配置されている。主ターゲット１１と副ターゲット１２は真空槽２外部に配置された電源５に接続されている。
主ターゲット１１の裏面には磁界形成装置１４が配置されており、第一の真空雰囲気を維持しながら、電源５から主ターゲット１１と副ターゲット１２の両方に電圧を印加すると、主ターゲット１１と副ターゲット１２の両方がマグネトロンスパッタされ、銅のスパッタ粒子と、添加金属のスパッタ粒子がそれぞれ放出され、それらのスパッタ粒子が成膜対象物２１のシリコン層２３表面に到達する。
副ターゲット１２の平面形状は、主ターゲット１１の平面形状に比べて小さく、添加金属のスパッタ粒子が放出される量は、銅のスパッタ粒子が放出される量よりも小さいから、成膜対象物２１に到達する銅スパッタ粒子の量は、添加金属のスパッタ粒子よりも多く、シリコン層２３表面には、銅を主成分とし、添加金属が含有された導電膜２５が成長する（図２（ｂ））。
尚、本発明の成膜方法は、シリコン層２３表面に導電膜２５を形成する場合だけでなく、ガラス基板の表面に導電膜２５を形成する場合にも用いられる。
導電膜２５が成長している間、成膜対象物２１を上述した成膜温度に維持すると、導電膜２５のシリコン層２３や基板２２（例えばガラス基板）に対する密着性がより高くなる。
第一の成膜室２には真空槽で構成された第二の成膜室３が接続されている。第二の成膜室３には真空排気系９とスパッタガス供給系６とが接続されており、真空排気系９で第二の成膜室３内部を真空排気した後、真空排気を続けながらスパッタガス供給系６からスパッタガスを供給して、第二の成膜室３内部に酸素ガスを含有しない第二の真空雰囲気を形成しておく。
導電膜２５を所定膜厚まで成長させた後、成膜対象物２１の一部を後述する「密着性試験」と、「比抵抗試験」と、「密着性、比抵抗、拡散試験」、「添加金属の種類」のために成膜装置１から取り出し、不図示の加熱装置に搬入して加熱処理（アニール処理）を行い、残りの成膜対象物２１を第二の真空雰囲気を維持したまま第二の成膜室３内部に搬入する。
第二の成膜室３内部には銅を主成分とする銅ターゲット１５が配置されており、第二の真空雰囲気を維持しながら、第二の成膜室３を接地電位に置いた状態で銅ターゲット１５に負電圧を印加してスパッタリングすると、導電膜２５の表面に、銅を主成分とし、添加金属を含有しない銅膜が成長する。
図２（ｃ）は銅膜２６が形成された状態を示しており、この状態の成膜対象物２１を成膜装置１から取り出し、後述する「電極評価試験」に用いた。
先ず、添加金属としてＴｉを用いる場合について検討する。
＜密着性試験＞
主ターゲット１１として直径７インチの銅（純度９９．９原子％以上）ターゲットを、副ターゲット１２としてＴｉからなるものを用い、導電膜２５中のＴｉの含有量と、成膜時の酸素分圧と、アニール処理時の加熱温度（後アニール温度）を変えて、ガラス基板の表面に導電膜２５を密着形成し、１２５種類の試験片を作製した。
尚、成膜条件は、導電膜２５の目標膜厚が３００ｎｍ、スパッタガスがＡｒガス、第一の成膜室２内部の全圧が０．４Ｐａとした。
導電膜２５中のＴｉの含有量と、成膜時の全圧に対する酸素分圧の割合と、後アニール温度とを下記表１に示す。
上記表１中の「ａｓ ｄｅｐｏ.」とは導電膜２５成膜後に加熱を行わなかった場合である。また、Ｔｉがゼロの場合は上記主ターゲット上に副ターゲットを配置せず、主ターゲットだけをスパッタリングした場合である。得られた導電膜について下記に示す条件で「密着性」を調べた。
〔密着性〕
ガラス基板の導電膜２５が成膜された面に先端が鋭利なカッタナイフで１ｍｍ角のマスを１０行×１０列、計１００個の刻みを入れ、粘着テープ（スコッチテープ）を貼り付けた後、粘着テープを剥がした時に残存する膜の個数で評価した。全部剥離した場合は０／１００、密着性が高く１つも剥離しない場合は１００／１００となり、分子の数が大きい程密着性が高いことになる。その結果を上記表１に記載した。
上記表１から明らかなように、成膜時に酸素を導入しないとＴｉが１０原子％（原子％）含有されていても密着性試験で導電膜の一部が剥がれたが、成膜時に酸素が導入されていればＴｉの含有量が０．１原子％と低くても、導電膜が殆ど剥がれずに残った。
以上のことから、導電膜を成膜する時に酸素ガスを導入すれば、密着性に優れた導電膜が得られることが分かる。尚、ガラス基板を１２０℃以上の成膜温度に維持しながら導電膜を成膜したところ、成膜時に加熱しない場合に比べ密着性が顕著に高くなった。
尚、上記各試験片の導電膜の酸素含有量をＡＥＳ法（オージェ電子分光法）で測定したところ、成膜時の酸素添加分圧が０．１％以上２０％以下では、導電膜中の酸素含有量は０．２原子％以上４０原子％以下であることが分かった。
＜比抵抗試験＞
次に、後アニール温度を３５０℃に変えた以外は、上記「密着性試験」の場合と同じ条件でＴｉ含有量が０原子％（純銅）、０．５原子％の導電膜をガラス基板の表面に成膜し、その導電膜の比抵抗を測定した。その測定結果を図３に示す。図３の横軸は真空槽内の酸素分圧の全圧に対する割合を示し、縦軸は比抵抗を示す。
図３から明らかなように、銅にＴｉが含有された合金膜は、純銅ターゲットのスパッタリングによって成膜された銅膜と比べても比抵抗の差が小さかった。
また、成膜時の酸素分圧がゼロを超え、かつ、真空雰囲気の全圧に対して１％以下の範囲にある時には、酸素分圧がゼロの条件で成膜した場合の、合金膜よりも比抵抗が低くなった。
これは、ＣｕにＴｉが固溶しない性質によるものである上、ＣｕとＯ2との反応性は低いため、ＴｉとＯ2とが反応した酸化物と積極的に分離するためと考えられる。酸素分圧が真空雰囲気の全圧に対して１％を超えるとＣｕの酸化による抵抗上昇が見られる。
上述したように、純銅ターゲットを用いた場合には抵抗値は低いが密着性が劣る。従って、添加金属としてＴｉを用いる場合には、成膜時の酸素分圧がゼロを超え、かつ、真空雰囲気の全圧に対して２０％以下であれば、純銅ターゲットを用いた場合に比べて、比抵抗は同等でありながら、密着性に優れた導電膜が得られることが分かった。
尚、参考として成膜時に酸素を導入せずに、Ｔｉの含有量と後アニール温度をそれぞれ変えて導電膜を成膜して試験片を作成し、その導電膜の比抵抗を測定した。その測定結果を図４に示す。
＜密着性、比抵抗、拡散試験＞
次に、Ｔｉの含有量を０原子％、０．１原子％、３．０原子％、１０原子％、２０原子％とし、真空雰囲気の全圧に対する酸素分圧を０％、０．１％、３．０％、１０％、２０％とし、後アニール温度を４５０℃とした以外は上記「密着性試験」と同じ条件で、ガラス基板の表面と、シリコン層（Ｓｉ層）の表面に導電膜をそれぞれ成膜し、合計５０種類の試料片を作成した。
これら試料片のうち、導電膜がガラス基板の表面に形成された試料片について、上記「密着性試験」と、導電膜の比抵抗の測定を行った。更に、導電膜がＳｉ層の表面に形成された試料片について、Ｓｉ層への銅拡散の有無を確認した。尚、Ｓｉ層への銅拡散の有無は、導電膜をエッチングによって除去した後のＳｉ層表面を電子顕微鏡で観察し、確認した。
「密着性試験」と「比抵抗」の測定結果と、銅拡散の有無の結果を下記表２に記載し、Ｔｉの含有量が３原子％、酸素分圧が３％の条件で成膜した場合のシリコン層表面の電子顕微鏡写真を図５に示し、Ｔｉの含有量がゼロ、スパッタリング時の酸素分圧が０％の条件で成膜した場合シリコン層表面の電子顕微鏡写真を図６に示す。
上記表２と、図５、６から明らかなように、Ｔｉの含有量がゼロの場合にはシリコン層への銅の拡散があったが、Ｔｉが０．１原子％以上含有された場合には、シリコン層へ銅が拡散しなかった。
また、ガラス基板に対する密着性は、導電膜中のＴｉ含有量が０．１原子％以上であり、かつ、真空雰囲気の全圧に対する酸素ガス分圧が０．１％以上であれば、導電膜が１００％近く剥がれないことが確認された。
真空雰囲気の全圧に対する酸素ガスの分圧が全圧の２０％の場合には、２０％未満の場合と比べて比抵抗が高いが、その値はソース電極やドレイン電極を構成する導電膜としては実用上問題の無い値であった。
しかし、酸素ガス分圧が全圧の２０％を超え、スパッタガスの分圧が低下するとスパッタ速度が落ちて成膜効率が悪くなるので、酸素ガス分圧が真空雰囲気の全圧に対して２０％以下の条件で導電膜を成膜するのが好ましい。
また、酸素分圧が真空雰囲気の全圧に対して３．０％を超えた範囲では、酸素分圧が大きいほど比抵抗が大きくなる傾向があったが、表２に示したように、その分圧がゼロと３％の間にある時には、比抵抗の値が最も低くなった。
従って、導電膜２５を成膜する時の酸素ガス分圧が、ゼロを超え、かつ３％以下の範囲にあれば、密着性が高く、かつ、比抵抗値の低い導電膜が得られることが分かった。
＜電極評価試験＞
次に、表面にシリコン層が露出するシリコン基板と、表面にガラスが露出するガラス基板を用い、シリコン基板表面とガラス基板の表面に、Ｔｉの含有量を変えて導電膜（膜厚３５０ｎｍ）からなる電極を作成し、６種類の試料片を得た。
これとは別に、Ｔｉの含有量を変えて膜厚５０ｎｍの導電膜をシリコン基板表面と、ガラス基板の表面にそれぞれに作成した後、各導電膜の表面に膜厚３００ｎｍの純銅膜を作成して導電膜と純銅膜からなる電極を作成し、６種類の試料片を得た。
更に、比較対照として、シリコン基板表面と、ガラス基板の表面に膜厚３５０ｎｍの純銅膜からなる電極を作成した。尚、純銅膜は、真空槽内部に酸素ガスを導入せずに（酸素分圧ゼロ）、純銅ターゲットのスパッタリングをして成膜した。
ガラス基板の表面に作成した電極について、比抵抗と、密着性を測定し、シリコン基板の表面に作成した電極について、シリコン層への銅元素の拡散の有無を確認し、電極としての特性を評価した。その測定結果を、導電膜のＴｉ含有量、導電膜を成膜する時の酸素分圧と共に下記表３に記載する。
上記表３から明らかなように、純銅膜からなる電極は比抵抗は低かったが、密着性が無く、その上、銅元素がシリコン層へ拡散した。
これに対し、Ｔｉを含む導電膜は、銅元素がシリコン層へ拡散せず、しかも、密着性も優れていた。電極をＴｉを含む導電膜だけで構成した場合には比抵抗が高かったが、実用上問題の無い値であった。
また、Ｔｉを含む導電膜の膜厚を薄くし、その分、該導電膜上に純銅膜を成長させた電極は、純銅膜で電極を構成した場合と殆ど比抵抗値が変わらなかった。
従って、電極は、酸素と添加金属の両方を含む導電膜と、酸素と添加金属をいずれも含まない導電膜（例えば純銅膜）の２層以上で構成し、かつ、酸素と添加金属の両方を含む導電膜を、シリコン層との界面に配置することが最も望ましい。
＜ＩＴＯに対するコンタクト抵抗＞
本発明の形成方法により、ガラス基板表面にＴｉの含有量が異なる導電膜を成膜し、導電膜をパターニングして薄膜電極を作製後、薄膜電極と同じガラス基板表面に透明電極として膜厚１５０ｎｍのＩＴＯを成膜、パターニングし、３種類の試料片を作成した。
比較対象として、導電膜に変え、Ａｌ膜と純銅膜をそれぞれ成膜して薄膜電極を作成し、該薄膜電極が形成されたガラス基板表面にＩＴＯからなる透明電極を作成した。
各試料片を更に２５０℃の後アニール温度で加熱処理した物と、加熱処理しなかった物（ａｓ ｄｅｐｏ．）について、薄膜電極と透明電極との間のコンタクト抵抗を測定した。その測定結果を、Ｔｉ含有量と、スパッタリング時の酸素分圧と一緒に下記表４に記載する。
上記表４から明らかなように、Ｔｉを含有する導電膜からなる薄膜電極は透明電極とのコンタクト抵抗が純銅膜からなる薄膜電極と同程度に低かった。これに対し、Ａｌ膜からなる薄膜電極は、純銅膜や、本発明により成膜された導電膜に比べてコンタクト抵抗が高く、特に加熱処理後のコンタクト抵抗はＴＦＴ基板に使用できない程高かった。従って、本発明により成膜された導電膜は、上述したようにＳｉ層に対する密着性、比抵抗、及び拡散防止性に優れているだけでなく、ＩＴＯのような透明電極に対するコンタクト抵抗値も低いことが確認された。
＜添加金属の種類＞
次に、Ｔｉに変え、副ターゲットとして下記表５に記載した各添加金属を用いた以外は、上記「密着性試験」と同じ条件でスパッタリングを行い、添加金属が１原子％含有された導電膜を作成した。添加元素の種類と、スパッタリング時の真空槽内の酸素分圧とを下記表５に記載する。
合金膜が形成された基板を３５０℃、４５０℃の後アニール温度で加熱処理し、試料片を作成し、各試料片の合金膜について比抵抗の測定と、密着性試験を行った。その結果を上記表５に記載した。
上記表５から明らかなように、各添加金属を用いた場合では、スパッタリング時に酸素ガスを含有しなかった場合（酸素ガス分圧０％）に比べ、酸素ガスを含有した場合には密着性が向上していた。
また、図３で示したＴｉの場合と同様に、スパッタリング時の酸素ガス分圧を最適範囲に設定すれば、酸素ガスを添加しない場合に比べて酸素ガスを添加した方が比抵抗が下がることも確認された。
以上の結果から、添加金属としては、Ｔｉ以外にもＨｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄを使用可能なことが確認された。
次に、添加金属としてＺｒを用いる場合について検討する。
＜密着性試験＞
主ターゲット１１として直径７インチの銅（純度９９．９原子％以上）ターゲットを用い、副ターゲット１２としてＺｒからなるものを用い、導電膜２５中のＺｒの含有量と、成膜時の酸素分圧と、アニール処理時の加熱温度（後アニール温度）を変えて、ガラス基板の表面に導電膜２５を密着形成し、１２５種類の試験片を作製した。
尚、成膜条件は、導電膜２５の目標膜厚が３００ｎｍ、スパッタガスがＡｒガス、第一の成膜室２内部の全圧が０．４Ｐａとした。導電膜２５中のＺｒの含有量と、成膜時の全圧に対する酸素分圧の割合と、後アニール温度とを下記表６に示す。
上記表６中の「ａｓ ｄｅｐｏ.」とは導電膜２５成膜後に加熱を行わなかった場合である。また、Ｚｒがゼロの場合は上記主ターゲット上に副ターゲットを配置せず、主ターゲットだけをスパッタリングした場合である。得られた導電膜について下記に示す条件で「密着性」を調べた。
〔密着性〕
成膜対象物２１の導電膜２５が成膜された面に先端が鋭利なカッタナイフで１ｍｍ角のマスを１０行×１０列、計１００個の刻みを入れ、粘着テープ（スコッチテープ）を貼り付けた後、粘着テープを剥がした時に残存する膜の個数で評価した。全部剥離した場合は０／１００、密着性が高く１つも剥離しない場合は１００／１００となり、分子の数が大きい程密着性が高いことになる。その結果を上記表６に記載した。
上記表６から明らかなように、成膜時に酸素を導入しないとＺｒが１０原子％（原子％）含有されていても密着性試験で導電膜の一部が剥がれたが、成膜時に酸素が導入されていればＺｒの含有量が０．１原子％と低くても、導電膜が殆ど剥がれずに残った。
以上のことから、導電膜を成膜する時に酸素ガスを導入すれば、密着性に優れた導電膜が得られることが分かる。尚、添加金属がＺｒの場合も、基板を１２０℃以上の成膜温度に維持しながら導電膜を成膜したところ、成膜時に基板を加熱しない場合に比べ密着性が顕著に高くなった。
尚、上記各試験片の導電膜の酸素含有量をＡＥＳ法（オージェ電子分光法）で測定したところ、成膜時の酸素添加分圧が０．１％以上２０％以下では、導電膜中の酸素含有量は０．２原子％以上４０原子％以下であることが分かった。
＜比抵抗試験＞
次に、後アニール温度を３５０℃に変えた以外は、上記「密着性試験」の場合と同じ条件でＺｒ含有量が０原子％（純銅）、０．５原子％の導電膜をガラス基板表面に成膜し、その導電膜の比抵抗を測定した。その測定結果を図１１に示す。図１１の横軸は真空槽内の酸素分圧の全圧に対する割合を示し、縦軸は比抵抗を示す。
図１１から明らかなように、銅にＺｒが含有された合金膜は、純銅ターゲットのスパッタリングによって成膜された銅膜と比べても比抵抗の差が小さかった。
また、成膜時の酸素分圧がゼロを超え、かつ、真空雰囲気の全圧に対して１％以下の範囲にある時には、酸素分圧がゼロの条件で成膜した場合の、合金膜よりも比抵抗が低くなった。
これは、ＣｕにＺｒが固溶しない性質によるものである上、ＣｕとＯ2との反応性は低いため、ＺｒとＯ2とが反応した酸化物と積極的に分離するためと考えられる。酸素分圧が真空雰囲気の全圧に対して１％を超えるとＣｕの酸化による抵抗上昇が見られる。
上述したように、純銅ターゲットを用いた場合には抵抗値は低いが密着性が劣る。従って、添加金属としてＺｒを用いる場合には、成膜時の酸素分圧がゼロを超え、かつ、真空雰囲気の全圧に対して２０％以下であれば、純銅ターゲットを用いた場合に比べて、比抵抗は同等でありながら、密着性に優れた導電膜が得られることが分かった。
尚、参考として成膜時に酸素を導入せずに、Ｚｒの含有量と後アニール温度をそれぞれ変えて導電膜を成膜して試験片を作成し、その導電膜の比抵抗を測定した。その測定結果を図１２に示す。
＜密着性、比抵抗、拡散試験＞
次に、Ｚｒの含有量を０原子％、０．１原子％、３．０原子％、１０原子％、２０原子％とし、真空雰囲気の全圧に対する酸素分圧を０％、０．１％、３．０％、１０％、２０％とし、後アニール温度を４５０℃とした以外は上記Ｚｒの「密着性試験」と同じ条件で、ガラス基板の表面と、シリコン層（Ｓｉ層）の表面に導電膜をそれぞれ成膜し、合計５０種類の試料片を作成した。
これら試験片のうち、導電膜がガラス基板の表面に形成された試料片について、上記「密着性試験」と、導電膜の比抵抗の測定を行った。更に、導電膜がＳｉ層の表面に形成された試料片について、Ｓｉ層への銅拡散の有無を確認した。
尚、Ｓｉ層への銅拡散の有無は、導電膜をエッチングによって除去した後のＳｉ層表面を電子顕微鏡で観察した。「密着性試験」と「比抵抗」の測定結果と、銅拡散の有無の結果を下記表７に記載する。
上記表７から明らかなように、Ｚｒの含有量がゼロの場合にはシリコン層への銅の拡散があったが、Ｚｒが０．１原子％以上含有された場合には、導電膜をエッチング除去後のシリコン層の表面は、図５に示したものと同様に平滑であり、シリコン層への銅拡散が見られなかった。
また、導電膜中のＺｒ含有量が０．１原子％以上であり、かつ、真空雰囲気の全圧に対する酸素ガス分圧が０．１％以上であれば、導電膜が１００％近くガラス基板から剥がれず、密着性が高いことが確認された。
真空雰囲気の全圧に対する酸素ガスの分圧が全圧の２０％の場合には、２０％未満の場合と比べて比抵抗が高かったが、その値はソース電極やドレイン電極を構成する導電膜としては実用上問題の無い値であった。しかし、酸素ガス分圧が全圧の２０％を超え、スパッタガスの分圧が低下するとスパッタ速度が落ちて成膜効率が悪くなるので、酸素ガス分圧が真空雰囲気の全圧に対して２０％以下の条件で導電膜を成膜するのが好ましい。
また、酸素分圧が真空雰囲気の全圧に対して３．０％を超えた範囲では、酸素分圧が大きいほど比抵抗が大きくなる傾向があったが、上記表７に示したように、その分圧がゼロと３％の間にある時には、比抵抗の値が最も低くなった。従って、導電膜２５を成膜する時の酸素ガス分圧が、ゼロを超え、かつ３％以下の範囲にあれば、密着性が高く、かつ、比抵抗値の低い導電膜が得られることが分かった。
＜電極評価試験＞
次に、表面にシリコン層が露出するシリコン基板と、表面にガラスが露出するガラス基板とを用い、各基板表面に、Ｚｒの含有量を変えて導電膜（膜厚３５０ｎｍ）からなる電極を作成し、６種類の試料片を得た。
これとは別に、Ｚｒの含有量を変えて膜厚５０ｎｍの導電膜を、シリコン基板とガラス基板の表面にそれぞれ作成した後、各導電膜の表面に膜厚３００ｎｍの純銅膜を作成して導電膜と純銅膜からなる電極を作成し、６種類の試料片を得た。
更に、比較対照として、シリコン基板の表面とガラス基板の表面に、膜厚３５０ｎｍの純銅膜からなる電極を作成した。尚、純銅膜は、真空槽内部に酸素ガスを導入せずに（酸素分圧ゼロ）、純銅ターゲットのスパッタリングをして成膜した。
ガラス基板の表面に作成した電極について、比抵抗と密着性とを測定し、シリコン基板の表面に作成した電極について、シリコン層への銅元素の拡散の有無を確認し、電極としての特性を評価した。その測定結果を、導電膜のＺｒ含有量、導電膜を成膜する時の酸素分圧と共に下記表８に記載する。
上記表８から明らかなように、純銅膜からなる電極は比抵抗は低かったが、密着性が無く、その上、銅元素がシリコン層へ拡散した。
これに対し、基板表面にＺｒを含む導電膜を成膜した場合には、銅元素がシリコン層へ拡散せず、しかも、密着性も優れていた。電極をＺｒを含む導電膜だけで構成した場合には比抵抗が高かったが、実用上問題の無い値であった。
また、Ｚｒを含む導電膜の膜厚を薄くし、その分、該導電膜上に純銅膜を成長させた電極は、純銅膜で電極を構成した場合と殆ど比抵抗値が変わらなかった。
従って、電極は、酸素と添加金属の両方を含む導電膜と、酸素と添加金属をいずれも含まない導電膜（例えば純銅膜）の２層以上で構成し、かつ、酸素と添加金属の両方を含む導電膜を、シリコン層との界面に配置することが最も望ましい。
＜ＩＴＯに対するコンタクト抵抗＞
本発明の形成方法により、ガラス基板表面にＺｒの含有量が異なる導電膜を成膜し、導電膜をパターニングして薄膜電極を作製後、薄膜電極と同じガラス基板表面に透明電極として膜厚１５０ｎｍのＩＴＯを成膜、パターニングし、３種類の試料片を作成した。
比較対象として、導電膜に変え、Ａｌ膜と純銅膜をそれぞれ成膜して薄膜電極を作成し、該薄膜電極が形成されたガラス基板表面にＩＴＯからなる透明電極を作成した。
各試料片を更に２５０℃の後アニール温度で加熱処理した物と、加熱処理しなかった物（ａｓ ｄｅｐｏ．）について、薄膜電極と透明電極との間のコンタクト抵抗を測定した。その測定結果を、Ｚｒ含有量と、スパッタリング時の酸素分圧と一緒に下記表９に記載する。
上記表９から明らかなように、Ｚｒを含有する導電膜からなる薄膜電極は透明電極とのコンタクト抵抗が純銅膜からなる薄膜電極と同程度に低かった。これに対し、Ａｌ膜からなる薄膜電極は、純銅膜や、本発明により成膜された導電膜に比べてコンタクト抵抗が高く、特に加熱処理後のコンタクト抵抗はＴＦＴ基板に使用できない程高かった。従って、本発明により成膜された導電膜は、上述したようにＳｉ層に対する密着性、比抵抗、及び拡散防止性に優れているだけでなく、ＩＴＯのような透明電極に対するコンタクト抵抗値も低いことが確認された。
次に、本発明のＴＦＴ（薄膜トランジスタ）の一例について説明する。
図７（ａ）の符号４１は表面に絶縁層（例えばＳｉＯ2層）４２が形成された透明基板を示しており、絶縁層４２の表面の所定領域にはＳｉを主成分とし、ドーパントが添加されたシリコン層６１が配置されている。
シリコン層６１にはソース領域６２と、ドレイン領域６４とが形成され、ソース領域６２とドレイン領域６４との間にはチャネル領域６３が形成されている。
シリコン層６１の表面にはソース領域６２と、チャネル領域６３と、ドレイン領域６４に亘ってゲート酸化膜６６が形成され、ゲート酸化膜６６の表面にはゲート電極６７が配置されている。
絶縁層４２のゲート電極６７が配置された側の面は第一の層間絶縁膜４３で覆われている。ソース領域６２の一部と、ドレイン領域６４の一部はゲート酸化膜６６からはみ出しており、第一の層間絶縁膜４３には、ソース領域６２がゲート酸化膜６６からはみ出た部分が底面に露出する第一の貫通孔６９ａと、底面にドレイン領域６４のゲート酸化膜６６からはみ出した部分が露出する第二の貫通孔６９ｂとが形成されている。
この状態の透明基板４１を成膜対象物として図１に示した成膜装置１に搬入し、図２（ｂ）に示した工程で、第一の層間絶縁膜４３が形成された側の面に第一の導電膜を形成し、更に図２（ｃ）に示した工程で第一の導電膜の表面に銅膜を形成する。
図７（ｂ）は第一の導電膜５２と銅膜５３が形成された状態を示しており、第一の導電膜５２は第一の層間絶縁膜４３の表面と、第一、第二の貫通孔６９ａ、６９ｂの内壁面及び底面と密着している。従って、第一の導電膜５２は第一、第二の貫通孔６９ａ、６９ｂの底面でソース領域６２の表面とドレイン領域６４の表面にそれぞれ密着している。また、この状態では、第一、第二の貫通孔６９ａ、６９ｂの内部は第一の導電膜５２と銅膜５３とで充填されている
その状態の透明基板４１を、第二の成膜室３から第一の成膜室２に戻し、第一の層間絶縁膜４３の表面に第一の導電膜５２を形成した方法と同じ方法で銅膜５３の表面に第二の導電膜５４を形成する（図７（ｃ））。
図７（ｃ）の符号５０は第一、第二の導電膜５２、５４と銅膜５３とからなる導電体を示している。
次に、この導電体５０をパターニングして、導電体５０の第一の貫通孔６９ａに充填された部分と、第二の貫通孔６９ｂに充填された部分を分離する。
図７（ｄ）の符号５１は導電体５０の第一の貫通孔６９ａに充填された部分と、その周囲に残った部分とからなるソース電極を示し、同図の符号５５は導電体５０の第二の貫通孔６９ｂに充填された部分と、その周囲に残った部分とからなるドレイン電極を示している。
上述したように、第一の導電膜５２は第一、第二の貫通孔６９ａ、６９ｂの底面でソース領域６２とドレイン領域６４に密着するから、ソース電極５１の第一の導電膜５２がソース領域６２に、ドレイン電極５５の第一の導電膜５２がドレイン領域６４に電気的に接続されている。
銅膜５３と第二の導電膜５４は第一の導電膜５２に電気的に接続されているから、ソース電極５１の銅膜５３と第二の導電膜５４は第一の導電膜５２を介してソース領域６２に電気的に接続され、ドレイン電極５５の銅膜５３と第二の導電膜５４は第一の導電膜５２を介してドレイン領域６４に電気的に接続されている。従って、ソース電極５１全体がソース領域６２に電気的に接続され、ドレイン電極５５全体がドレイン領域６４に電気的に接続されている。
次に、透明基板４１のソース電極５１とドレイン電極５５が形成された側の面に第二の層間絶縁膜４４を形成し、第二の層間絶縁膜４４表面の所定位置に遮蔽膜７６を配置した後、第二の層間絶縁膜４４の遮蔽膜７６が配置された側の面に第三の層間絶縁膜４６を形成する（図８（ａ））。
次いで、ドレイン電極５５の真上位置で第二、第三の層間絶縁膜４４、４６を連通する第三の貫通孔７２を形成し、該第三の貫通孔７２の底面にドレイン電極５５の第二の導電膜５４を露出させた後、第三の貫通孔７２が形成された側の面に、スパッタリング法等によってＩＴＯの透明導電膜を形成し、該透明導電膜をパターニングして、第三の貫通孔７２を充填するＩＴＯと、第三の貫通孔７２上とその周囲に残った透明導電膜とで透明電極７１を構成する（図８（ｂ））。
図８（ｂ）の符号４０は透明電極７１が形成された状態のＴＦＴパネル（薄膜トランジスタ付パネル）を示している。
上述したように、第三の貫通孔７２の底面にはドレイン電極５５の第二の導電膜５４の表面が位置するから、透明電極７１はドレイン電極５５の第二の導電膜５４に電気的に接続されている。
従って、ドレイン電極５５の銅膜５３と第一の導電膜５２は第二の導電膜５４を介して透明電極７１に電気的に接続され、ドレイン電極５５全体が透明電極７１に電気的に接続され、ドレイン電極５５を介して透明電極７１とドレイン領域６４とが電気的に接続されている。
チャネル領域６３は、ソース及びドレイン領域６２、６４と同じ導電型であるが、不純物濃度が低くなっている。
ソース領域６２とドレイン領域６４に電圧を印加した状態で、ゲート電極６７に電圧を印加すると、チャネル領域６３のゲート酸化膜６６を介してゲート電極６７と接触する部分に低抵抗な蓄積層が形成され、該蓄積層を介してソース領域６２とドレイン領域６４が電気的に接続され、電流が流れる。
尚、チャネル領域６３は、ソース及びドレイン領域６２、６４と反対の導電型であってもよく、この場合、ゲート電極６７に電圧を印加すると、チャネル領域６３のゲート酸化膜６６を介してゲート電極６７と接触する部分に、ソース及びドレイン領域６２、６４と同じ導電型の反転層が形成され、該反転層によってソース領域６２とドレイン領域６４間が電気的に接続され、電流が流れる。
ドレイン電極５５は透明電極７１に電気的に接続されているから、ソース領域６２とドレイン領域６４の間に電流が流れると、透明電極７１に電流が流れる。
本発明により成膜された第一、第二の導電膜５２、５４はＳｉに対する密着性が高いので、ソース電極５１とドレイン電極５５はシリコン層６１から剥がれ難く、しかも第一、第二の導電膜５２、５４は拡散防止性が高いので、シリコン層６１に銅膜５３の構成金属（Ｃｕ）が拡散しない。
また、本発明により形成された導電膜５２、５４は比抵抗が低い上、透明導電膜との間のコンタクト抵抗も低いので、このＴＦＴ６０のソース電極５１とドレイン電極５５は導通性に優れている。
このように、本発明により成膜された導電膜は、シリコン層６１や透明電極７１と密着する電極のバリア膜として適している。
尚、ＴＦＴパネル４０の透明基板４１表面上には、ＴＦＴ６０から離間した位置にゲート配線膜やソース配線膜等他の配線や他の電気部品も配置されている。ここでは、ゲート配線膜７４を図示した。
以上は、ソース電極５１とドレイン電極５５の表面と裏面に、それぞれ本発明の形成方法によって導電膜を形成した場合について説明したが本発明はこれに限定されるものではない。
図９の符号８０は本発明により製造されるＴＦＴパネルの第二例を示している。このＴＦＴパネル８０は、透明基板８２と、透明基板８２表面に配置されたＴＦＴ９０とを有している。
このＴＦＴ９０のゲート電極８３は透明基板８２表面に配置されており、透明基板８２のゲート電極８３が配置された側の面には、ゲート電極８３の表面及び側面を覆う絶縁膜８４が形成され、絶縁膜８４表面のゲート電極８３上の位置にはシリコン層８６が配置され、絶縁膜８４表面のシリコン層８６から離間した位置には、透明導電膜からなる透明電極８５が配置されている。
シリコン層８６には、図８（ｂ）に示したシリコン層６１と同様にソース領域８７と、チャネル領域８８と、ドレイン領域８９とが形成されている。ソース領域８７の表面にはソース電極９１の底面が密着し、ドレイン領域８９の表面にはドレイン電極９２の底面が密着している。ドレイン電極９２は一部が透明電極８５まで伸ばされ、その底面が透明電極８５の表面と密着しており、従ってドレイン電極９２の底面は、ドレイン領域８９と透明電極８５の両方に密着している。
ソース電極９１とドレイン電極９２は、本発明の形成方法により成膜された導電膜９３と、該導電膜９３表面に配置された銅膜９４とを有している。
ソース電極９１とドレイン電極９２とは、例えば、透明基板８２の表面上に透明電極８５と、シリコン層８６とが露出された物を成膜対象物として用い、該成膜対象物の透明電極８５とシリコン層８６とが露出する面全部に導電膜を形成し、該導電膜の表面に銅膜を形成した後、導電膜と銅膜とを一緒にパターニングして形成されている。
ドレイン電極９２とソース電極９１の底面にはそれぞれ導電膜９３が位置している。上述したようにドレイン電極９２の底面はドレイン領域８９と透明電極８５の両方に密着しているから、ドレイン電極９２の導電膜９３は、透明電極８５とドレイン領域８９の両方に電気的に接続されている。
銅膜９４は導電膜９３と密着しているから、ドレイン電極９２の銅膜９４は導電膜９３を介して透明電極８５とドレイン領域８９の両方に電気的に接続され、ドレイン電極９２全体がドレイン領域８９と透明電極８５の両方に電気的に接続されている。
また、ソース電極９１は底面がソース領域８７に密着しているから、ソース電極９１の導電膜９３はソース領域８７に電気的に接続され、ソース電極９１の銅膜９４は導電膜９３を介してソース領域８７に電気的に接続され、ソース電極９１全体がソース領域８７に電気的に接続されている。
上述したように、本発明により成膜された導電膜９３はＩＴＯとのコンタクト抵抗が低いので、ドレイン電極９２と透明電極８５との導通性は優れている。
このＴＦＴパネル８０においても、ソース電極９１は不図示のソース配線に接続されており、ゲート電極８３に電圧を印加した状態でソース配線からソース電極９１に電圧を印加し、ゲート電極８３とソース電極９１との間に電圧差が生じると、ソース領域８７からチャネル領域８８を通ってドレイン領域８９に電流が流れ、その電流がドレイン電極９２を通って透明電極８５に供給される。
以上は、ソース電極とドレイン電極を導電膜と、銅膜とで構成した場合について説明したが本発明はこれに限定されるものではない。図１０の符号１４０は本発明の第三例のＴＦＴパネルを示しており、このＴＦＴパネル１４０はソース電極１５１とドレイン電極１５５が、本発明により形成された導電膜で構成された以外は、上記図８（ｂ）に示したＴＦＴパネル４０と同じ構成を有している。
本発明のＴＦＴパネルは、例えば、液晶ディスプレイや有機ＥＬ表示装置等に用いられる。
以上は透明電極７１、８５の構成材料としてＩＴＯを用いたが本発明はこれに限定されず、ＩＴＯ以外にも酸化亜鉛膜等、種々の金属酸化物からなる透明導電膜を用いることができる。
導電膜の成膜に用いるターゲット部１０も特に限定されるものではない。例えば、図１３の符号１８は本発明に用いる成膜装置の他の例を示しており、この成膜装置１８は、ターゲット部が１枚の板状ターゲット１９で構成された以外は、上記図１の成膜装置１と同じ構成を有している。
このターゲット１９は銅を主成分とし、上記添加金属が一種類以上含有された合金ターゲットである。図１で示したターゲット部１０の代わりに、このターゲット１９を用いて導電膜２５を形成したところ、導電膜２５中の添加金属の含有量は、ターゲット１９中の添加金属の含有量と略等しくなった。
また、このターゲット１９を用いて、ＺｒとＴｉの各含有量について、上述した密着性、比抵抗、拡散試験、電極評価、ＩＴＯに対するコンタクト抵抗、添加金属の種類の各試験を行ったところ、図１のターゲット部１０を用いた場合と同様の試験結果が得られた。
以上は、銅を主成分とする銅膜５３を、導電膜（第一、第二の導電膜５２、５４）を別々のターゲットを用いて作成する場合について説明したが、本発明はこれに限定されるものではない。
例えば、第一の成膜室２内部で酸素ガスとスパッタガスを導入しながらターゲット部１０をスパッタリングして導電膜を成膜した後、第一の成膜室２内部を真空排気して、導電膜成膜時よりも第一の成膜室２内部の酸素ガス分圧を低下させてから、導電膜の成膜に用いたのと同じターゲット部１０をスパッタリングして銅膜を成膜してもよい。
この場合、導電膜を成膜する時は、密着性を高める酸素ガス分圧を選択し、銅膜を成膜する時は、比抵抗が低くなる酸素分圧にしてもよい。
第一、第二の導電膜５２、５４は同じターゲット部１０を用いて成膜してもよいし、異なるターゲット部１０を用いて成膜し、添加金属の種類や含有量を変えてもよい。また、第一、第二の導電膜５２、５４を成膜する時の酸素分圧は同じであってもよいし、酸素分圧を変えてもよい。
アニール処理の方法は特に限定されないが、真空雰囲気中で行うことが好ましく、また、導電膜が形成された状態の成膜対象物を、他の成膜室や加熱装置へ搬送する間、成膜対象物を大気に晒さず、真空雰囲気中で搬送することが好ましい。
スパッタガスはＡｒに限定されず、Ａｒ以外にもＮｅ、Ｘｅ等を用いることもできる。また、本発明により形成された導電膜は、ＴＦＴや、ＴＦＴパネルの電極やバリア膜だけではなく、半導体素子や配線板等の他の電子部品のバリア膜や電極（配線膜）に用いることもできる。
また、酸化ガスは化学構造中に酸素原子を含むガスであれば特に限定されず、酸素（Ｏ2）以外にも、Ｏ3、Ｈ2Ｏ等を用いることもできる。透明基板はガラス基板に限定されず、例えば石英基板、プラスチック基板を用いることもできる。
本発明に用いるシリコン層の種類や製造方法は特に限定されず、例えば、スパッタ法や蒸着法等で堆積させたシリコン層（アモルファスシリコン層、ポリシリコン層）等、ＴＦＴのシリコン層に用いられるものを広く用いることができる。
本発明に用いる添加金属は、上述したように、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄが好ましく、これらは１種類だけを用いて１種類の添加金属を含む導電膜を形成してもよいし、２種類以上を用い、２種類以上の添加金属を含む導電膜を形成してもよい。上記添加金属のうち、本願にはＴｉとＺｒのような第四属元素が特に適している。
次に、本発明第四例のを製造する工程について説明する。
図１又は図１３の成膜装置１、１８の真空槽２内部に、成膜対象物として基板（例えばガラス基板）を搬入する。
基板の表面に、上記図７（ａ）〜（ｃ）で説明した工程と同じ工程で、第一の導電膜と、銅膜と、第二の導電膜を記載した順番に積層し、導電体を形成する。
図１４（ａ）は、基板２１１表面に導電体２１３が形成された状態を示している。
次に、導電体２１３を写真工程、エッチング工程によってパターニングすると、図１４(ｂ)に示すように、パターニングされた導電体２１３によって、ゲート電極２１５と蓄積容量電極２１２が形成される。
基板２１１のゲート電極２１５と、蓄積容量電極２１２が形成された面に、ＣＶＤ法等により、窒化ケイ素膜（ＳｉＮ）、酸化ケイ素膜（ＳｉＯ2）、又は窒化酸化ケイ素膜（ＳｉＯＮ）からなるゲート絶縁膜２１４を成膜する。
図１６は、ゲート電極２１５（又は蓄積容量電極２１２）が配置された部分の拡大断面図である。
ゲート電極２１５と蓄積容量電極２１２は、上述した第一、第二の導電膜２５１、２５２と、銅膜２５３とを有している。第一の導電膜２５１は基板２１１と密着し、第二の導電膜２５２がゲート絶縁膜２１４と密着し、第一、第二の導電膜２５１、２５２の間に銅膜２５３がある。
第一、第二の導電膜２５１、２５２は酸素と添加金属を含有するから、基板２１１とゲート絶縁膜に対する密着性が高い。また、第一、第二の導電膜２５１、２５２の間に電気抵抗の低い銅膜２５３が配置されているから、ゲート電極２１５と蓄積容量電極２１２全体の電気抵抗が低い。
ゲート絶縁膜２１４を形成後、ＣＶＤ法等により、ゲート絶縁膜２１４の表面に、例えばアモルファスシリコンから成るチャネル半導体層（チャネル領域）２１６を形成する（図１４（ｄ））。
次いで、ＣＶＤ法等によりチャネル半導体層２１６の表面に、シリコンを主成分とし、不純物を含有するオーミック層２１７を形成する（図１４（ｅ））
次に、オーミック層２１７が形成された基板２１１を、図１又は図１３の成膜装置１、１８の真空槽２内部に搬入し、上記導電体２１３の成膜と同じ工程で、第一の導電膜２５１と、銅膜２５３と、第二の導電膜２５２を記載した順番に積層し、導電体２２３を形成する（図１５（ａ））。
次に、導電体２２３と、オーミック層２１７と、チャネル半導体層２１６を写真工程とエッチング工程によってパターニングする。
該パターニングによって、チャネル半導体層２１６の、ゲート電極２１５の真上に位置する部分と、ゲート電極２１５の両側に位置する部分を残す。
また、そのパターニングによって、オーミック層２１７及び導電体２２３のチャネル半導体層２１６上に位置する部分のうち、ゲート電極２１５の中央真上に位置する部分は除去し、ゲート電極２１５の両側に位置する部分を残す。
図１５（ｂ）の符号２２５、２２６は、オーミック層２１７のゲート電極２１５の両側に残った部分で構成されたソース半導体層（ソース領域）とドレイン半導体層（ドレイン領域）をそれぞれ示している。
同図の符号２２１、２２２は導電体２２３のゲート電極２１５の両側位置に残った部分で構成されたソース電極とドレイン電極を示している。
次に、ソース電極２２１とドレイン電極２２２の表面に、ＣＶＤ法等により、窒化ケイ素膜、酸化ケイ素膜、又は窒化酸化ケイ素膜からなる層間絶縁膜２２４を形成する（図１５（ｃ））。
図１５（ｃ）の符号２２０は、層間絶縁膜２２４が形成された状態の薄膜トランジスタ（ＴＦＴ）を示しており、同図の符号２１０は薄膜トランジスタ付パネルを示している。
ソース電極２２１と、ドレイン電極２２２は、ゲート電極２１５や蓄積容量電極２１２と同様に、第一、第二の導電膜２５１、２５２と、銅膜２５３とを有しており、第一の導電膜２５１がオーミック層２１７に密着し、第二の導電膜２５２が層間絶縁膜２２４に密着し、銅膜２５３は第一、第二の導電膜２５１、２５２の間にある。
オーミック層２１７はシリコンを主成分とする。第一、第二の導電膜２５１、２５２は酸素と添加金属とを含有するから、シリコンや、絶縁膜との密着性が高い。従って、ソース電極２２１とドレイン電極２２２は、オーミック層２１７や層間絶縁膜２２４から剥がれ難い。また、第一、第二の導電膜２５１、２５２から、オーミック層２１７に銅が拡散しない。
この薄膜トランジスタ２２０では、ソース半導体層２２５とドレイン半導体層２２６の間と、ソース電極２２１とドレイン電極２２２の間は、ゲート電極２１５中央の真上に位置する開口２１８によって互いに分離されている。その開口２１８は層間絶縁膜２２４が充填されている。
チャネル半導体層２１６は、ソース及びドレイン半導体層２２５、２２６と同じ導電型であるが、不純物濃度が低くなっている。
ソース半導体層２２５とドレイン半導体層２２６に電圧を印加した状態で、ゲート電極２１５に電圧を印加すると、チャネル半導体層２１６のゲート絶縁膜２１４を介してゲート電極２１５と接触する部分に低抵抗な蓄積層が形成され、該蓄積層を介してソース半導体層２２５とドレイン半導体層２２６が電気的に接続され、電流が流れる。
尚、チャネル半導体層２１６は、ソース及びドレイン半導体層２２５、２２６と反対の導電型であってもよい。
この場合、ソース半導体層２２５とドレイン半導体層２２６に電圧を印加した状態で、ゲート電極２１５に電圧を印加すると、チャネル半導体層２１６のゲート絶縁膜２１４を介してゲート電極２１５と接触する部分に、ソース及びドレイン半導体層２２５、２２６と同じ導電型の反転層が形成され、該反転層によってソース半導体層２２５とドレイン半導体層２２６とが電気的に接続され、電流が流れる。
図１５（ｄ）は、層間絶縁膜２２４のドレイン電極２２２又はソース電極２２１（ここではドレイン電極２２２）上の部分と、蓄積容量電極２１２上の部分を窓開けした後、パターニングした透明導電膜を層間絶縁膜２２４上に配置した状態を示している。
同図の符号２２７は透明導電膜の薄膜トランジスタ２２０の側方に位置する部分からなる画素電極を示す。
同図の符号２２８は透明導電膜の薄膜トランジスタ２２０上に位置する部分であって、ドレイン電極２２２と接触する部分からなる接続部を示している。
画素電極２２７は接続部２２８を介してドレイン電極２２２に電気的に接続されており、ソース半導体層２２５とドレイン半導体層２２６が電気的に接続されると、画素電極２２７に電流が流れる。
図１７の符号２０４は、ＴＦＴ２０が形成された基板２１１と、パネル２４０の間に液晶２４１が配置された液晶表示装置を示している。
パネル２４０は、ガラス基板２４２と、ガラス基板２４２の表面上に配置された対向電極２４５とを有している。対向電極２４５と、画素電極２２７は液晶２４１を挟んで対向している。
画素電極２２７と対向電極２４５間に印加する電圧を制御して、液晶２４１の光透過率を変えることができる。
尚、液晶表示装置２０４は、第四例のＴＦＴ２２０に変え、第一〜第三例のＴＦＴのいずれかが形成された基板２１１を用いて作成してもよい。

Claims (7)

  1. スパッタリング法により、真空雰囲気中で成膜対象物表面に、銅を主成分とし、添加金属を含む導電膜を形成する導電膜形成方法であって、
    前記真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように前記真空雰囲気中に酸素ガスを導入しながら、
    Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットをスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記導電膜を、ドレイン半導体層の表面又はソース半導体層の表面のいずれか一方又は両方に形成する導電膜形成方法。
  2. 前記添加金属にはＴｉを選択する請求項１記載の導電膜形成方法。
  3. 前記添加金属にはＺｒを選択する請求項１記載の導電膜形成方法。
  4. 表面の少なくとも一部に透明導電膜が露出する前記成膜対象物を用い、前記導電膜を、前記ドレイン半導体層と前記ソース半導体層のいずれか一方又は両方の表面と、前記透明導電膜の表面とに形成する請求項１記載の導電膜形成方法。
  5. シリコン層と接触する導電膜を有する薄膜トランジスタの製造方法であって、
    成膜対象物が配置された真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように、前記真空雰囲気中に酸素ガスを導入しながら、
    銅を主成分とし、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットを、前記真空雰囲気中でスパッタリングして、
    前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記導電膜を形成する薄膜トランジスタの製造方法。
  6. シリコン層と透明導電膜とに接触する導電膜を有する薄膜トランジスタの製造方法であって、
    成膜対象物が配置された真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように、前記真空雰囲気中に酸素ガスを導入しながら、
    銅を主成分とし、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットを、前記真空雰囲気中でスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記導電膜を前記シリコン層の表面と前記透明導電膜の表面とに形成する薄膜トランジスタの製造方法。
  7. シリコンを主成分とするシリコン層と、
    前記シリコン層と接触する第一の導電膜と、
    銅を主成分し、前記第一の導電膜の表面に形成された銅膜と、
    前記銅膜の表面に形成された第二の導電膜とを有し、
    前記第二の導電膜に透明導電膜が接触する薄膜トランジスタの製造方法であって、
    成膜対象物が配置された真空雰囲気の全圧に対し、分圧が０．１％以上２０％以下になるように、前記真空雰囲気中に酸素ガスを導入しながら、
    銅を主成分とし、Ｔｉと、Ｚｒと、Ｈｆと、Ｖと、Ｎｂと、Ｔａと、Ｃｒと、Ｍｏと、Ｗと、Ｍｎと、Ｆｅと、Ｒｕと、Ｏｓと、Ｃｏと、Ｎｉと、Ｂｉと、Ａｇと、Ｚｎと、Ｓｎと、Ｂと、Ｃと、Ａｌと、Ｓｉと、Ｌａと、Ｃｅと、Ｐｒと、Ｎｄとからなる群より選択される少なくともいずれか１種類の添加金属を含むターゲットを、前記真空雰囲気中でスパッタリングして、前記添加金属を０．１原子％以上２０原子％以下の範囲で含有させた前記第一、第二の導電膜を形成する薄膜トランジスタの製造方法。
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