JP5282005B2 - マルチチップモジュール - Google Patents

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Description

本件は、マルチチップモジュールに関する。
異なる製造プロセスで製造されたシリコンチップを、基板上に複数個搭載した、マルチチップモジュール（ＭＣＭ：multi chip module）と呼ばれる半導体チップモジュールが、従来から存在している。このマルチチップモジュールでは、シリコンチップとして、むき出しの状態のベアチップが用いられており、各ベアチップをセラミックやビルドアップ基板等に形成した配線で接続していた（例えば、特許文献１参照）。
特開平６−２８３６６１号公報 特開２００１−９４０３３号公報
しかしながら、上記特許文献１では、上述のようにチップ間の接合をセラミックやビルドアップ基板等で行うことから、それらの配線仕様により生じるチャネルエリアの確保のため、チップ間の配線長を大きくとる必要があった。
また、チップ間の配線長を大きくすることで配線長が伸びるため、チップ（特にＬＳＩ）間における高速な伝送が難しくなるおそれがあった。また、配線長が伸びると、ＬＳＩのドライバはＬＳＩ内部のものとは別仕様のものとなるため、ドライバが大きくなり、ＬＳＩ自体も大きくなるおそれがあった。更に、多数のチャネルを基板に入れ込むことについても配線仕様上制限があった。
これに対し、最近では、配線が微細な基板も開発されている（例えば、特許文献２参照）が、当該基板の製造には専用プロセスや専用設備が必要となるため、コストアップを招くおそれがあった。
そこで本件は上記の課題に鑑みてなされたものであり、チップ間の配線長を狭小化することが可能なマルチチップモジュールを提供することを目的とする。
本明細書に記載のマルチチップモジュールは、基板と、前記基板上に配置され、配線パターンを有する配線基板と、前記配線基板上に配置された複数のチップと、を備え、前記複数のチップは、マトリクス状に配列された４つのチップを含み、前記４つのチップは、該４つのチップのうち、他の全てのチップと近接している部分において、前記配線パターンを介して他のチップの少なくとも一つと接続され、前記複数のチップと前記基板とは、前記配線基板の前記配線パターン以外の部分を介して電気的に接続されているマルチチップモジュールである。
本明細書に記載のマルチチップモジュールは、チップ間の配線長を狭小化することができるという効果を奏する。
一実施形態に係るマルチチップモジュールを模式的に示す断面図である。 シリコンインタポーザの一部を拡大して示す図である。 ＬＳＩチップの配置を示す平面図である。 ＬＳＩチップ間の接続状態を模式的に示す図である。 図５（ａ）〜図５（ｄ）は、送信側インバータの信号伝送波形（電圧・電流波形）と、受信側インバータの信号伝送波形（電圧・電流波形）を示す図である。 図５（ｃ）の受信側インバータの電圧波形を拡大して示すとともに、配線パターン２６ａの長さを０．５ｍｍおよび１．０ｍｍとしたときの電圧波形を示す図である。
以下、マルチチップモジュールの一実施形態について、図１〜図４に基づいて詳細に説明する。図１には、一実施形態にかかるマルチチップモジュール１００の断面図が模式的に示されている。この図１に示すように、マルチチップモジュール１００は、マザーボード２００に対して、ハンダバンプ２１０を介して、固定されている。
マルチチップモジュール１００は、ベース基板１０、シリコンインタポーザ２０、４つのＬＳＩチップ３０Ａ，３０Ｂ、３０Ｃ，３０Ｄ（ＬＳＩチップ３０Ｃ，３０Ｄについては、図３参照）、及びヒートスプレッダ５０、を備える。
ベース基板１０は、ビルドアップ基板とも呼ばれている。このベース基板１０は、コア基板と呼ばれる例えば４層の配線層を形成した基板の、表面及び裏面にそれぞれ１層から３層の配線層を形成した多層プリント基板である。基板の材料としては、例えば、エポキシ樹脂やポリイミドなどが用いられている。また、配線の材料としては、例えば、銅が用いられている。
シリコンインタポーザ２０は、基板２２と、該基板２２の上面に設けられた配線層２４とを有する。図２には、シリコンインタポーザ２０の一部が拡大して示されている。この図２に示すように、基板２２には、複数のビア穴２２ａ、２２ａ…が上下方向に貫通形成されている。このビア穴２２ａには、メッキにより銅などの金属が埋め込まれている。基板２２には、更にビア穴２２ａを塞ぐような状態で、ランド２２ｂ，２２ｂ…が形成されている。配線層２４は、基板２２上に積層された絶縁層を含む。絶縁層には、半導体露光装置などの半導体製造装置を用いて、配線パターン２６ａ及びビア穴２６ｂが形成されている。配線パターン２６ａの間隔ａは、たとえば、５０μｍ以下のファインピッチとされている。また、ビア穴２６ｂの間隔ｂは、およそ１５０〜２００μｍ程度のピッチとされている。このビア穴２６ｂは、銅などの金属によりメッキ（穴埋め）されている。配線層２４の上面には、配線パターン２６ａ及びビア穴２６ｂを塞ぐような状態で、ランド２６ｃ、２６ｃ、…が形成されている。
上記シリコンインタポーザ２０は、ハンダバンプ１８を介して、ベース基板１０の上面に固定されている。ハンダバンプ１８は、ビア穴２２ａとベース基板１０の配線との間を電気的に接続している。
図３には、ＬＳＩチップ３０Ａ〜３０Ｄの位置関係が示されている。ＬＳＩチップ３０Ａ〜３０Ｄは、シリコンウェハに回路パターンを形成したものであり、図３に示すように、マトリクス状に近接して、シリコンインタポーザ２０上に配置されている。ここで、前述したシリコンインタポーザ２０の配線パターン２６ａは、図３においてハッチングを付した領域１２０内に位置している。領域１２０は、例えば１０ｍｍ×１０ｍｍの正方形領域である。
ＬＳＩチップ３０Ａ〜３０Ｄの下面には、図１に示すように、密に配置された第１のパッド３２ａと、第１のパッド３２ａよりも粗に配置された第２のパッド３２ｂとが設けられている。第１のパッド３２ａは、ハンダバンプを介して、配線パターン２６ａに電気的に接続されている。一方、第２のパッド３２ｂは、ハンダバンプを介して、配線パターン２６ａ以外の部分、すなわち、ランド２６ｃ及びビア穴２６ｂに電気的に接続されている。
すなわち、ＬＳＩチップ３０Ａ〜３０Ｄとベース基板１０の間は、シリコンインタポーザ２０（配線パターン２６ａ以外の部分）を介して接続されている。
図４には、ＬＳＩチップ３０Ａ〜３０Ｄ間の接続状態が、模式的に示されている。この図４に示すように、ＬＳＩチップ３０Ａと、ＬＳＩチップ３０Ｂ，３０Ｄとの間、及びＬＳＩチップ３０Ｃと、ＬＳＩチップ３０Ｂ，３０Ｄとの間が配線パターン２６ａにより接続されている。この場合、ＬＳＩチップ３０Ａ〜３０Ｄは、図４に示すように、各チップのうち、他の３つのＬＳＩチップと近接する部分において、配線パターン２６ａを介して、他のＬＳＩチップと接続されている。なお、図１に示すように、ＬＳＩチップ３０Ａ〜３０Ｄと、シリコンインタポーザ２０との間の隙間は、樹脂３８により封止されている。
図５（ａ）〜図５（ｄ）には、シリコンインタポーザ２０のチップ内インバータを用いた短距離配線（配線パターン２６ａの長さ１．５ｍｍ）を採用し、かつ、ＥＳＤダイオードを従来の１／４（名称edion、ediopを各１個（１ユニット））付加した場合の、送信側インバータの信号伝送波形（電圧・電流波形）と、受信側インバータの信号伝送波形（電圧・電流波形）が示されている。この場合、およそ３〜４ＧＨｚでの信号伝送が可能になる。
図６には、図５（ｃ）の受信側インバータの電圧波形が拡大して示されている。また、図６には、配線パターン２６ａの長さを０．５ｍｍおよび１．０ｍｍとしたときの電圧波形も一点鎖線および破線にて示されている。この図６に示すように、配線パターン２６ａを、０.５ｍｍ，１．０ｍｍに設定した場合でも、１．５ｍｍの電圧波形とほぼ同等の電圧波形を得ることができることが分かる。すなわち、本実施形態では、配線パターン２６ａの長さを１．５ｍｍに設定する場合のみならず、１．５ｍｍ以下に設定することにより、およそ３〜４ＧＨｚでの信号伝送を実現できることとなる。
図１に戻り、ヒートスプレッダ５０は、熱伝導用接合材（ＴＩＭ：Thermal Injection Material）４０を間に介在させて、ＬＳＩチップ３０Ａ〜３０Ｄに接合されている。ヒートスプレッダ５０は、例えば銅などの金属を材料とし、ＬＳＩチップ３０Ａ〜３０Ｄにおいて発生した熱を外部に放散する機能を有している。
以上のように構成されるマルチチップモジュール１００によると、ＬＳＩチップ間の接続と、ＬＳＩチップとベース基板１０との間の接続の両方を、シリコンインタポーザ２０により実現している。
以上、詳細に説明したように、本実施形態によると、ベース基板１０上に配置されたシリコンインタポーザ２０が、配線パターン２６ａを有しており、シリコンインタポーザ２０上に配置された複数のＬＳＩチップ３０Ａ〜３０Ｄが、配線パターン２６ａにより他の少なくとも１つのＬＳＩチップと接続され、かつ、複数のＬＳＩチップとベース基板１０とが、配線パターン２６ａ以外の部分（ビア穴）を介して電気的に接続されている。このような構成とすることで、ＬＳＩチップ３０Ａ〜３０Ｄそれぞれは、ベース基板１０との電気的な接続を確保しつつ、他のＬＳＩチップと電気的に接続可能である。この場合、シリコンインタポーザ２０は、ベース基板とは別に製造することができることから、配線パターンを微細パターンとすることができる。これにより、配線パターンの短縮化ができるとともに、ＬＳＩチップ間の配線長を狭めることができる。このため、４つのＬＳＩチップを、１つの擬似的な大型のＬＳＩチップとして取り扱うことが可能となる。
また、本実施形態では、配線仕様によるチャネルエリア確保の必要がないので、チップ間の配線長を狭くすることができる。更に、チップ間の配線長を狭くして配線長を短く（例えば、１．５ｍｍ以下）することで、ＬＳＩチップ間における高速な伝送（３〜４ＧＨｚ）が可能である。また、配線長の短縮化により、ＬＳＩのドライバをＬＳＩ内部のものと同一仕様とすることができるため、ＬＳＩ自体の小型化も図ることができる。
また、本実施形態では、小さなＬＳＩチップの集合により、擬似的に大きなＬＳＩチップを実現している。したがって、大型のＬＳＩチップを製造する際に用いられる高性能な半導体露光装置などの半導製造装置や、大型のマスクを用意する必要が無い。このため、所望の性能のマルチチップモジュールを、低コストで製造することができる。
また、本実施形態では、配線パターン２６ａは、半導体製造装置により製造されたパターンであるため、配線パターン２６ａの配線間隔を非常に狭く（例えば、１．５ｍｍ以下）設定することができる。この場合、チップ間の配線を、チップ内と同一又は同等の配線条件で行うことができるため、ＬＳＩチップ間の伝送効率の低下を効果的に抑制することができる。
また、本実施形態では、複数のＬＳＩチップ３０Ａ〜３０Ｄは、マトリクス状に配列された４つのチップを含む。また、これら４つのチップの全てが近接する部分の近傍（領域１２０）において、シリコンインタポーザ２０の配線パターン２６ａにより、各ＬＳＩチップ間が接続される。したがって、各ＬＳＩチップ間を効率良く接続することができる。
また、本実施形態では、ＬＳＩチップ３０Ａ〜３０Ｄ間の配線長を１．５ｍｍ以下にすることができるので、チップ間の配線を、チップ内と同一又は同等の配線条件とすることができる。これにより、ＬＳＩチップ間の伝送効率の低下を抑制するとともに、抵抗値及び消費電力を低減することができる。
なお、上記実施形態では、ＬＳＩチップが４つ設けられた場合について説明したが、これに限らず、ＬＳＩチップは任意の数（複数）設けることとしても良い。また、上記実施形態では、図４に示すように、１つのＬＳＩチップが、他の２つのＬＳＩチップと接続される場合について説明したが、これに限らず、１つのＬＳＩチップに接続されるＬＳＩチップの数は、任意の数とすることができる。
また、上記実施形態では、チップとして、ＬＳＩチップを用いることとしたが、これに限らず、その他のチップを用いることとしても良い。また、上記実施形態では、配線基板としてシリコンインタポーザを用いることとしたが、これに限らず、シリコン以外の基板を用いても良い。
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
１０ ベース基板（基板）
２０ シリコンインタポーザ（配線基板）
３０Ａ〜３０Ｄ チップ（ＬＳＩチップ）
１００ マルチチップモジュール

Claims (3)

  1. 基板と、
    前記基板上に配置され、配線パターンを有する配線基板と、
    前記配線基板上に配置された複数のチップと、を備え、
    前記複数のチップは、マトリクス状に配列された４つのチップを含み、
    前記４つのチップは、該４つのチップのうち、他の全てのチップと近接している部分において、前記配線パターンを介して他のチップの少なくとも一つと接続され、
    前記複数のチップと前記基板とは、前記配線基板の前記配線パターン以外の部分を介して電気的に接続されていることを特徴とするマルチチップモジュール。
  2. 前記配線パターンは、半導体製造装置により製造されたパターンであることを特徴とする請求項１に記載のマルチチップモジュール。
  3. 前記複数のチップ間の配線長は、１．５ｍｍ以下であることを特徴とする請求項１又は２に記載のマルチチップモジュール。
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