JPH1117052A

JPH1117052A - 半導体集積回路の実装方法

Info

Publication number: JPH1117052A
Application number: JP9166407A
Authority: JP
Inventors: Jiro Koide; 二郎小出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-06-23
Filing date: 1997-06-23
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】従来のマルチチップ実装方式では、個別システ
ム毎の専用パッケージを必要とすること、またシステム
の配線接続変更等が発生した場合の短納期対応が難しい
ことなどの課題を抱えていた。【解決手段】マルチチップモジュールのパッケージは外
装パッケージ部２、内部基板構成部１の二層から成る。
外装パッケージ部２と内部基板構成部１とは内部基板構
成部１外周に配置された接続手段により電気的接続がな
され、また内部基板構成部１は複数の半導体集積回路チ
ップ間の配線部が形成されて成る。【効果】実装変更の柔軟さ、実装時の操作性解消、最終
形態のパッケージを共通化することによるコストダウ
ン、実装する受動素子部品の低減等、が解決可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
高密度実装技術に関する。

【０００２】

【従来の技術】半導体集積回路技術の進歩により、１チ
ップに複数の論理機能、アナログ機能等を盛り込むこと
が可能となったが、それぞれの機能を有する半導体集積
回路を全て同一シリコンチップ上に形成するにはまだま
だ技術的な壁があるのが現状である。例えばダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと呼ぶ）チッ
プと、高速な論理機能の一チップ化や、高耐圧構造を必
要とする特殊な駆動回路素子等は回路特性最適化の観点
から、同時に１チップに納めることが難しい状況にあ
る。

【０００３】何故なら個々の回路が要求する素子特性条
件が必ずしも一致しないためである。

【０００４】これらの技術課題を回避しながら、且つ時
代に則した機能提供をする動きとしてマルチチップモジ
ュールと呼ばれる技術が発達してきた。

【０００５】マルチチップモジュールは、所望のシステ
ムを高密度に実装する手法として注目され、発達してき
ているが、納期、コスト、検査方法等様々な面で複雑な
工程を要しており、単独チップのパッケージ実装と同等
の量産レベルで対応することが難しい面を有している。

【０００６】さてこれまでのマルチチップモジュールに
関する技術動向を振り替えると、次のようなアプローチ
がされている。

【０００７】（１）セラミック（焼結）材による多層基
板形成技術と最終パッケージの構造を融合させることに
より、システムを構成する複数チップをボンディング
し、封入する。

【０００８】（２）セラミック多層基板間接続部の電気
的特性を確保できるような多層配線方法の実現。

【０００９】（３）モールド材による最終封止を安定に
行うためのチップ配置の実現。

【００１０】例えば公開番号Ｈ０６２４４３０９号にお
いては、上記項目（３）に該当するその代表的な例と言
える。また、公開番号Ｓ５８０１５２６４号、Ｓ５８０
４２２６３号は上記（１）、（２）に該当する技術事例
であり、セラミック多層基板間の接続を容易にする技術
として評価できるものである。上記（２）項特化した事
例としては、公開番号Ｓ６２０１５８４９号、Ｓ６２０
１５８５０号のように、基板材料と上層部に配置される
金属配線層の性質を配慮した設計により、高周波特性に
優れるマイクロストリップラインを形成し、伝送路特性
インピーダンスを確保するというものが存在する。

【００１１】

【発明が解決しようとする課題】以上述べて来たよう
に、高密度実装技術としての位置付けは明確となってき
ているものの、一般技術としての普及にブレーキをかけ
ている“低コスト”、“量産性”の２点については何等
改善が図られて来ていないといえる。

【００１２】本発明はまさにこの点に着目したものであ
り、マルチチップ実装の優れた技術に、この量産性、コ
ストメリットの２点を引き出すことにある。

【００１３】

【課題を解決するための手段】本発明においては、少な
くとも２種類以上の半導体集積回路を同一パッケージ内
部に同時実装するマルチチップモジュール構成におい
て、（１）該マルチチップモジュールのパッケージは第１の
外装パッケージ部、第２の内部基板構成部とから成り、
前記第１の外装パッケージ部と前記第２の内部基板構成
部とは前記第２の内部基板構成部外周に配置された接続
手段により電気的接続がなされ、また前記第２の内部基
板構成部は複数の半導体集積回路チップ間の配線部が形
成されて成ることを特徴とする半導体集積回路の実装方
法。

【００１４】（２）前記記載の第２の内部基板構成部
が、半導体技術の応用によるシリコン基板であって、金
属多層配線を予め形成して成ることを特徴とする半導体
回路の実装方法。

【００１５】（３）前記記載の第２の内部基板構成部
が、半導体技術の応用によるシリコン基板であって、金
属多層配線、及びシステム構成上不可欠な抵抗素子、容
量素子を予め形成して成ることを特徴とする半導体集積
回路の実装方法。

【００１６】（４）前記記載の第２の内部基板構成部
は、焼結体（セラミック）により成ることを特徴とする
半導体集積回路の実装方法。

【００１７】（５）前記記載の第２の内部基板構成部が
半導体技術の応用によるシリコン基板であって、金属多
層配線を予め形成して成り、且つチップ実装部分に対し
予めシリコン酸化膜のエッチング等を施すことにより凹
部を形成し、集積回路チップの位置決め精度を高めたこ
とを特徴とする半導体集積回路の実装方法。

【００１８】（６）前記記載の第２の内部基板構成部に
は、搭載する半導体集積回路チップとのボンディングパ
ッドが形成されており、前記第２の内部基板構成部と前
記集積回路チップとが金ワイヤボンディングにより接続
されて成ることを特徴とする半導体集積回路の実装方
法。

【００１９】（７）前記記載の第２の内部基板構成部に
は、搭載する半導体集積回路チップとのボンディングパ
ッドが形成されており、且つ該ボンディングパッド部に
予め半田バンプを形成し、前記第２の内部基板構成部
と、前記半導体集積チップとが半田バンプを介して接続
されることを特徴とする半導体集積回路の実装方法。

【００２０】（８）前記記載の第２の内部基板構成部に
は、搭載する半導体集積回路チップとのボンディングパ
ッドが形成されており、且つ該ボンディングパッド部に
予め金バンプを形成し、前記第２の内部基板構成部と、
前記半導体集積チップとが金バンプを介して接続される
ことを特徴とする半導体集積回路の実装方法。

【００２１】を採用することにより課題解決を図ってい
る。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００２３】図１は本発明を、ボンディング技術で実施
する場合の具体的組み立て工程の流れを示す。図中１は
内部基板構成部、２は外装パッケージ部、３はボンディ
ングワイヤ、４は、１の外装パッケージ部内部に配置さ
れたボンディング用パッド部である。

【００２４】図１（ａ）は、２の内部基板構成部と、実
装を予定する半導体集積回路チップの実装前の状態を示
す。

【００２５】ここでは、２の内部基板構成部の所定の位
置（集積回路チップの実装座標）に、半導体集積回路チ
ップを位置決めし、配置させる工程となる。２の内部基
板構成部がセラミック多層基板により構成される場合に
おいては、実装予定の半導体集積回路チップは、銀ペー
スト等による通常のダイアタッチ（基板上に配置された
チップ配置エリア金メッキ部に対し、銀ペースト等を使
用してチップを固定すること）工程により集積回路チッ
プの位置決めと固定をすることが可能である。また１の
内部基板構成部がシリコン基板であった場合には、半導
体集積回路チップの固定は樹脂系接着剤等を利用するこ
とにより固定することになる。

【００２６】図１（ｂ）は１の内部基板構成部と、半導
体集積チップとが位置決めされ、固定された状態を示
す。ここで図中３は金ボンディングワイヤであり、１の
内部基板構成部に設けられたボンディングパッドと、位
置決め配置された半導体集積回路チップ上のボンディン
グパッド部とを、ボンディングワイヤにより接続した状
態を示している。コストメリット等を考えた場合、ボン
ディングワイヤは金である必要はなく、アルミボンディ
ングワイヤであってもよい。金ワイヤによるボンディン
グにおいては、超音波振動と同時にチップ全体の加熱が
必要である。（集積回路チップ側に設けられているアル
ミパッド部において金−アルミの共晶を形成しやすくす
るため）またアルミボンディングワイヤを利用する場合
にはボンダ装置のキャピラリ部の超音波振動をベースと
したボンディングが可能である。

【００２７】図１（ｃ）は図１（ｂ）により実装された
１の内部基板構成部と、２の外装パッケージ部の接着工
程である。この工程により、１の内部基板構成部（実際
の回路集積ブロック部分）が、外装パッケージ部分と一
体化されることになる。

【００２８】従来の方法であれば多層基板技術により外
装パッケージ部に形成された基板へ、半導体集積回路チ
ップ等を実装し、仕上げる工程となるが、本発明では、
この図１（ｃ）の工程を以って外装パッケージ部との一
体化が図られることになる。

【００２９】従って一見非合理的なイメージを有する
が、このような基板を配置することにより、逆に２の外
装パッケージ部を共通利用することが可能になる訳であ
る。

【００３０】図１（ｄ）は、図１（ｃ）の工程を経て一
体化された１の内部基板構成部、２の外装パッケージ部
の電気的接続の工程を示す。本実施例においてはボンデ
ィング技術をベースとした組立工程のため、ここでは１
の内部基板構成部外周に設けられたボンディング用パッ
ドと、２の外装パッケージに設けられたボンディング用
パッドとを、先の図１（ｂ）で説明した要領によってワ
イヤボンディングし、接続を完了する。

【００３１】図１（ｅ）は本発明の実装方式で実装完了
後の、パッケージ上部からみた形状図を示す。１の内部
基板構成部、２の外装パッケージ部とが図１（ｄ）の工
程でボンディングにより接続された状態が一望できる。
尚図面の制約上、１の内部基板構成部と、実装された半
導体集積回路チップ間のボンディングワイヤは省略して
いる点に注意されたい。

【００３２】図２はバンプ技術（チップ、あるいは基板
接続部に金属の球を形成する技術）による本発明の具体
的組み立てフロー図を示す。図中１は内部構成基板部、
２は外装パッケージ部、４はバンプ部を示す。

【００３３】図２（ａ）は、１の内部基板構成部と、１
の内部基板構成部に実装される予定の半導体集積回路チ
ップとが固定される前の状態を示している。この図で特
徴となるのは、１の内部基板構成部において、基板下部
に４のバンプを形成している点と、実装予定の半導体集
積回路チップ群のパッド部にも４のバンプを形成してい
る点である。

【００３４】図２（ｂ）は、半導体集積回路チップ群が
１の内部基板構成部に位置決めされ、配置された状態を
示す。本発明におけるバンプ技術例では、半田（錫、鉛
合金）、あるいは金をバンプ形成材料としている。

【００３５】図２（ｃ）は、２の外装パッケージ部と、
１の内部基板構成部とを位置決めする工程を示してい
る。この場合においても、図１の組み立てフローに触れ
たように、１の内部基板構成部裏面外周に設けられたバ
ンプ配置と、２の外装パッケージ部に設けられたボンデ
ィング用パッドとにより１の内部基板構成部と、２の外
装パッケージ部との電気的接続が図られるように設計さ
れている。

【００３６】従って本実施例においては、この工程にお
いて次のような対応をとることになる。

【００３７】（１）バンプ材料が半田の場合・・・半田
は通常１８０〜２２０℃の温度によって溶融するよう
に、錫と鉛の組成比調整されているため、図２（ｂ）の
工程、図２（ｃ）の工程により予めチップと内部基板構
成部とが位置決めされた時点で、プリント基板用半田リ
フロー炉を通過させることにより、図２（ｂ）の工程、
図２（ｃ）の工程を同時に処理することが可能である。

【００３８】（２）バンプ材料が金の場合・・・金を使
用する場合には、予め１の内部基板構成部に配置されて
いる半導体集積回路チップ接続用パッド部に、錫メッキ
を施しておく。その段階で図２（ｂ）の工程で単独にギ
ャグボンディング（多ピン同時ボンディングの技術：予
め設けられたバンプ部を基板側に設けられた配線パッド
に対し、一括して加熱加圧することにより、同時に接続
を完了させる方法。治具類としては、チップ加圧側には
専用の加熱加圧用コレットが必要となる）を実施し、ま
ず１の内部基板構成部に対し、必要な半導体集積回路チ
ップ群を一括処理によりボンディング固定する。ここで
は、１の内部基板構成部パッド部に予め錫メッキを施し
てあるため、金−錫の共晶反応を利用して、低い温度で
すばやくボンディングが完了する。

【００３９】１の内部基板構成部と半導体集積回路チッ
プとがボンディング固定された後、２の外装パッケージ
と１の内部基板構成部とを同様にギャグボンディングに
よって固定する。

【００４０】さて図２（ｅ）は、以上の工程を経て形成
された後の、上部から見た形状図である。

【００４１】図１（ｅ）で見られた外周部ボンディング
ワイヤは、今回はバンプ技術により行われるため、１の
内部基板構成部と、２の外装パッケージ部との間はボン
ディングワイヤは不要となることがわかる。基板固定す
るにあたっては、本実施例の方が優れるが、本実施例に
おける１の内部基板構成部はセラミック多層基板に限ら
れる。何故ならシリコン基板では、単結晶としての強度
確保は可能だが、ギャグボンディングに必要なバンプ形
成を基板裏面に配置する場合、裏面と表面との電気的配
線に無理が生じるからである。

【００４２】図３は、本発明の実施例において、内部基
板構成部をシリコン基板により実現している場合の実施
例を示す。図中１は内部基板構成部である。

【００４３】図３（ａ）はシリコン基板により実現され
た１の内部基板構成部をチップ実装面側（上）から見た
図である。図中Ａ−Ｂの破線は断面説明する個所を示す
線である。

【００４４】図３（ｂ）は、図３（ａ）の具体的構成例
の、Ａ−Ｂ断面から見た、内部基板構成部断面図であ
る。図中１は内部基板構成部、５はバンプ部（半導体集
積回路チップ側に形成されているバンプである）、６は
シリコン基板上に形成されたＳｉＯ_２酸化膜（絶縁
膜）、７は第１の金属配線層、８は層間絶縁膜（ＳｉＯ
_２）、９は表面保護用パッシベーション膜（不活性化
膜）、１０は半導体集積回路チップ（実装されるチッ
プ）である。

【００４５】図３（ｂ）に示すように本実施例ではシリ
コン基板を利用しているため、半導体集積回路技術に多
用されるフォトエッチング技術によって半導体集積回路
チップ間配線を自由に配線することが可能である。

【００４６】しかも、実際の工程では金属の多層配線工
程の繰り返しで済むため、通常の半導体集積回路に起こ
りがちな下層素子部との干渉を意識することなく、自由
自在に配線を形成することが可能である。

【００４７】本実施例に示すように、シリコン基板を利
用する場合には、フォトエッチング技術による加工精度
が配線間ピッチを決定することになるため、セラミック
多層基板でネックとなるような微細配線パターンまで余
裕をもって対応することが可能である。

【００４８】また本実施例では、単純なチップ間配線部
分しか示していないが、５の酸化膜形成後、多結晶シリ
コン膜を１工程設けることにより、多結晶シリコンによ
る抵抗素子形成や、多結晶シリコン２層を形成すること
によるキャパシタ形成等も可能である。

【００４９】ただし下層シリコン基板部分へ、これらの
素子形成エリアを設けた場合には、素子形成部分がチッ
プ間金属配線のパターンに対し、制約を生じることにな
る点は否定できない。

【００５０】また、半導体技術は万能ではなく、上記説
明のような多結晶ポリシリコン膜による抵抗素子形成の
場合、シート抵抗で２０Ω／□（正方形単位で規格化し
た抵抗値）〜８０Ω／□程度の抵抗目安を以って実現可
能な抵抗値範囲に限られることになる。

【００５１】５のシリコン酸化膜よりも下に位置するシ
リコン単結晶基板部分を用いた拡散層による抵抗も、多
結晶シリコンによる抵抗範囲と同等の目安で考える必要
がある。

【００５２】さて本実施例では、１の内部基板構成部に
対し、実装される１０の半導体集積回路チップを想定し
た位置に６、８、９の各絶縁膜を一部エッチングし、凹
部を形成している。

【００５３】この凹部は１０の半導体集積回路チップを
位置決めするための工夫である。

【００５４】本実施例では１０の半導体集積回路チップ
位置決めエリアにおける６のシリコン酸化膜厚さを５５
００オングストローム（λ＝５５０ｎｍ）としている。
この理由は可視光線の緑の波長と一致させることによ
り、シリコン基板からの反射光が緑色を強める形で干渉
を起こし、内部基板構成部に配置されたこの集積回路チ
ップ搭載位置が目視により容易に確認できるためであ
る。当然のことながら視感度曲線で認識しやすい酸化膜
厚範囲で任意に設定することが可能である。

【００５５】このような配慮が無い場合は、シリコン基
板面に設定された凹部は透明（ＳｉＯ_２自身は色が無い
ため）となり、別の位置決め確認手段（例えば段差によ
る干渉を利用した微分干渉顕微鏡など）が必要となる。
本実施例のような実施をすれば、非常に容易な位置決め
方法を実現することが可能となる訳である。

【００５６】

【発明の効果】本発明によれば、次のような効果を享受
できる。

【００５７】（１）第１の外装パッケージ部、第２の内
部基板構成部を用意することによって、これまで高額の
コスト発生を伴っていた第１の外装パッケージ部分を共
通使用できるようになる。従来の手法では、システムの
仕様が変更される都度、外装パッケージと一体成形され
るセラミック多層配線層までの変更を余儀なくされるこ
とから、この部分における設計工数や日程の確保等、開
発コスト増は避けられなかった。本発明によれば、仮に
システム構成変更が生じても第２の内部基板構成部にお
いて変更内容を吸収できることから、柔軟性を飛躍的に
高めることが可能となる。

【００５８】（２）実施例の中で触れたように、第２の
内部基板構成部分をシリコン基板により実現すれば、実
装対象となる複数の半導体チップとの熱膨張係数が完全
に等しくなることから、チップ実装後の熱応力による特
性劣化等を生じなくなる。

【００５９】（３）同時に第２の内部基板構成部分をシ
リコン基板で構成する場合には、抵抗、容量等の実装部
品の一部を配線基板側に形成することが可能となる為、
半導体集積回路チップ以外に必要となる受動素子実装部
品点数を大幅に削減することが可能である。場合によっ
ては、シリコン基板上への素子形成で完全に外付け部品
を省略することも期待できる。

【００６０】（４）第２の内部基板構成部を半導体シリ
コン基板で形成する際のさらなるメリットとしては、半
導体エッチング工程を利用し、複数のチップ実装場所に
凹面を形成することによる実装時位置決めマーキングが
容易となる点である。特に、くぼみ部分の酸化膜厚を可
視光の一波長長さにあわせることにより、シリコン基板
上では色により識別が可能となる。従って矩形に切り出
された基板上へ半導体チップを配置させる部分について
も、画像認識技術などにより、位置認識をさせやすくな
るというメリットが出る。

【００６１】また第２の内部基板構成部に形成する金属
多層配線は、半導体プロセスで使用されるフォトエッチ
ング技術を適用できるため、実装される複数のチップ間
配線密度を飛躍的に高めることが可能である。高密度な
基板配線は、必ずしも優れた電気的特性を保証するもの
ではないが、電気信号間の相互干渉が厳しくないような
システムであり、かつ配線本数を確保したいような要求
に関しては、実装用基板スペースの増加を招くことなく
実装することができる。

【００６２】（５）第２の内部基板構成部をセラミック
により形成する場合、第１の外装パッケージと分離した
焼結工程として扱うことが可能となり、設計段階での段
取り性が向上する。またセラミック基板の放熱特性を最
大限に活かすことができ、発熱の大きな半導体チップを
実装する場合には、この材料を選択することで、マルチ
チップ実装品の信頼性が高められる。

【００６３】（６）第２の内部基板構成部に対し、半田
バンプ（パッド上に形成された半田突起物）を形成した
集積回路を実装する場合、プリント基板組み立て工程で
普及している半田リフロー処理を利用することが可能で
ある。これは特殊な治具を必要とせず、かつ既存の組み
立て工場で対応できることになり、その応用のしやすさ
が明白である。

【００６４】以上述べてきたように、本発明を活用する
ことにより、初期の課題を容易に回避するにとどまら
ず、その波及効果は大きいといえる。

【図面の簡単な説明】

【図１】ボンディング組み立てフロー図。

【図２】バンプによる組み立てフロー図。

【図３】シリコン基板による実施例を示す図。

【符号の説明】

１・・・内部基板構成部２・・・外装パッケージ部３・・・ボンディングワイヤ４・・・ボンディングパッド５・・・バンプ６・・・シリコン酸化膜７・・・第一の金属配線層８・・・層間絶縁膜９・・・パッシベーション（不活性化）膜１０・・・半導体集積回路チップ

Claims

【特許請求の範囲】

【請求項１】少なくとも２種類以上の半導体集積回路を
同一パッケージ内部に同時実装するマルチチップモジュ
ール構成において、該マルチチップモジュールのパッケ
ージは第１の外装パッケージ部、第２の内部基板構成部
とから成り、前記第１の外装パッケージ部と前記第２の
内部基板構成部とは前記第２の内部基板構成部外周に配
置された接続手段により電気的接続がなされ、また前記
第２の内部基板構成部は複数の半導体集積回路チップ間
の配線部が形成されて成ることを特徴とする半導体集積
回路の実装方法。
【請求項２】請求項１記載の第２の内部基板構成部が、
半導体技術の応用によるシリコン基板であって、金属多
層配線を予め形成して成ることを特徴とする半導体集積
回路の実装方法。
【請求項３】請求項１または請求項２記載の第２の内部
基板構成部が、半導体技術の応用によるシリコン基板で
あって、金属多層配線、及びシステム構成上不可欠な抵
抗素子、容量素子を予め形成して成ることを特徴とする
半導体集積回路の実装方法。
【請求項４】請求項１乃至請求項３記載の第２の内部基
板構成部は、焼結体（セラミック）により成ることを特
徴とする半導体集積回路の実装方法。
【請求項５】請求項１乃至請求項４記載の第２の内部基
板構成部が半導体技術の応用によるシリコン基板であっ
て、金属多層配線を予め形成して成り、且つチップ実装
部分に対し予めシリコン酸化膜のエッチング等を施すこ
とにより凹部を形成し、集積回路チップの位置決め精度
を高めたことを特徴とする半導体集積回路の実装方法。
【請求項６】請求項１乃至請求項５記載の前記第２の内
部基板構成部には、搭載する半導体集積回路チップとの
ボンディングパッドが形成されており、前記第２の内部
基板構成部と前記集積回路チップとが金ワイヤボンディ
ングにより接続されて成ることを特徴とする半導体集積
回路の実装方法。
【請求項７】請求項１乃至請求項６記載の前記第２の内
部基板構成部には、搭載する半導体集積回路チップとの
ボンディングパッドが形成されており、且つ該ボンディ
ングパッド部に予め半田バンプを形成し、前記第２の内
部基板構成部と、前記半導体集積チップとが半田バンプ
を介して接続されることを特徴とする半導体集積回路の
実装方法。
【請求項８】請求項１乃至請求項８記載の前記第２の内
部基板構成部には、搭載する半導体集積回路チップとの
ボンディングパッドが形成されており、且つ該ボンディ
ングパッド部に予め金バンプを形成し、前記第２の内部
基板構成部と、前記半導体集積回路チップとが金バンプ
を介して接続されることを特徴とする半導体集積回路の
実装方法。