JP5274004B2 - 半導体基板内に導電性ビア構造体を製造する方法 - Google Patents

半導体基板内に導電性ビア構造体を製造する方法 Download PDF

Info

Publication number
JP5274004B2
JP5274004B2 JP2007330072A JP2007330072A JP5274004B2 JP 5274004 B2 JP5274004 B2 JP 5274004B2 JP 2007330072 A JP2007330072 A JP 2007330072A JP 2007330072 A JP2007330072 A JP 2007330072A JP 5274004 B2 JP5274004 B2 JP 5274004B2
Authority
JP
Japan
Prior art keywords
substrate
via hole
conductive
layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007330072A
Other languages
English (en)
Other versions
JP2008172223A (ja
Inventor
ジョン・ウーリッヒ・ニッカーボッカー
ハリクリア・デリジャンニ
ヴィーララガバン・エス・バスカー
ジョン・マイケル・コット
キース・トーマス・ウィトニアク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2008172223A publication Critical patent/JP2008172223A/ja
Application granted granted Critical
Publication of JP5274004B2 publication Critical patent/JP5274004B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、一般に、多数の集積回路チップの高密度パッケージングのためのシリコン・キャリア構造体に関する。より具体的には、本発明は、製造の際に遭遇する熱的機械的応力に耐えることができるため、低応力且つ低欠陥密度のシリコン・キャリアの高歩留の製造を可能にする、堅牢な構造を有する高アスペクト比の導電性貫通ビアを備えたシリコン・キャリアを製造する方法に関する。
半導体チップの製造及びパッケージング技術における進歩は、高集積化された半導体チップ及びコンパクトなチップ・パッケージ構造体又は電子モジュールの開発を可能にしてきた。例えば、シリコン集積回路チップを、高い集積密度及び機能をもつように製造して、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）と呼ばれるものを形成することができる。ＳｏＣ設計を用いると、完全なシステム（例えば、コンピュータ）の機能が、単一のシリコン・ダイ上に組み込まれる。所与のシステム設計が、必要なシステムの集積回路を製造するために異種の半導体技術を用いる必要がある場合には、ＳｏＣソリューションは、チップ・レベルの集積化について実用的又は達成可能ではない場合がある。
この点について、ＳｏＣ性能に近い完全なシステムを形成するために、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）又はＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｐａｃｋａｇｅ）技術を用いて、種々のダイ技術（例えば、Ｓｉ、ＧａＡｓ、ＳｉＧｅ、ＳＯＩ）が統合される。例として、ＳＯＰモジュールは、キャリアの上側のＩＣチップとキャリアの下側に結合された次のレベルのパッケージング構造体上の入出力（Ｉ／Ｏ）コンタクトとの間にＩ／Ｏ及び電力相互接続を提供する、導電性貫通ビア（及び他の導電性配線）を有するチップ・キャリア構造体に、複数の半導体チップをマウントすることによって構築することができる。用途に応じて、ＳＯＰモジュールは、セラミック、有機又は半導体のキャリア構造体を用いて構築することができる。
通常のパッケージング・ソリューションは、主に有機及びセラミック・キャリア技術に基づくものである。当該技術分野において知られているように、例えば、高い製造コスト及び有機又はセラミック・キャリアを用いて達成することができる実際的な集積密度、Ｉ／Ｏ密度、電力密度等の固有の限界を含む、有機及びセラミック・キャリア技術に関連する欠点がある。セラミック及び有機キャリア技術に関連する固有の限界及び高い製造コストが、より高密度及びより高性能のパッケージング・ソリューションに対する増大する要求を満たすために、このようなキャリア技術を用いる能力又は要望を制限する場合があると考えられる。
他方では、次世代のパッケージング・ソリューションを支えるために、シリコン・キャリア技術を用いることへの関心が高まっている。実際、低コスト且つ高密度のＩ／Ｏ ＳＯＰパッケージング・ソリューションの実現を支持するのに十分な、高密度の配線及び貫通ビア相互接続を有するシリコン・キャリアの低コスト製造のために、ＣＭＯＳ後工程設計規則に従う最先端のシリコン製造技術を用いることができる。例えば、シリコン・チップの高密度パッケージングのためにシリコン・キャリア・パッケージを用いることの１つの重要な利点は、キャリアとチップの両方が同一又は同様なＣＴＥ（熱膨張係数）を有することである。この点については、熱サイクルの際にシリコン・キャリア・パッケージとシリコン・チップとの間の膨張及び収縮が一致し、これによりチップと基板との間のコンタクト（例えば、はんだボール）において生成され得る応力及び歪みが最小化され、その結果、より小さなサイズに縮小するための、より高密度のマイクロ・バンプ相互接続が可能になる。
マイクロエレクトロニクス業界におけるパッケージング設計のためのシリコン・キャリア基板の使用への関心が高まっているにもかかわらず、高性能用途のための導電性貫通ビアを備えたシリコン・キャリアの製造は些細なものではない。一般に、貫通ウェハ・ビア相互接続を備えたシリコン・キャリアは、機械的なドリル穿孔によって、又はパターン形成と、その後のウェット・エッチング若しくはドライ・エッチングとを含むダマシン・タイプのプロセス・フローを用いて、シリコン基板内にビア・ホールを形成するステップ、ビア・ホール側壁上にライナ／シード層を堆積させるステップ、ビアを金属化して、金属材料でビア・ホールを充填するステップ（堆積又は電気めっき）、及び化学機械研磨（ＣＭＰ）ステップといったプロセス・ステップを一般に含む、種々の技術を用いて製造される。
高歩留及び低欠陥密度でシリコン・キャリアを製造する能力は、例えば、ターゲットとするビアのサイズ及び幾何形状（アスペクト比、幅、ピッチ）、ビア・ホールのライニング（内側を覆う処理）及び充填に用いられる材料及び／又はプロセスのタイプ、及びプロセス・ステップの順序等次第では、従来の方法を用いると、問題が生じる可能性がある。例えば、シリコン基板と、ビアを充填するのに用いられるライナ／絶縁材料及び金属材料（例えば、銅、タングステン）との間のＣＴＥの不一致のため、キャリア基板製造及びビアの処理の際の熱膨張及び収縮の差によって、かなりの応力及び歪みがビアの側壁において発生する可能性があり、このことが、ビアの側壁における界面剥離及び／又はシリコン基板の亀裂又は割れをもたらすことがある。これらの熱的機械的欠陥は、例えば、１０ミクロンより小さい垂直厚さに対して１〜１０ミクロンのビア直径を形成するときに生じる可能性がある。したがって、ビア製造の際の、貫通ビア構造体を形成する材料と基板材料との示差（differential）熱膨張は、重大な設計問題である。
さらに、高アスペクト比の貫通ビア（例えば、３０対１より大きいアスペクト比を有する銅の貫通ビア）を形成する能力では、ピンチオフ及び／又は得られるビア構造体中に処理用化学物質（process chemical)が取り込まれること（例えば、電気めっきの際に電解液が取り込まれる）等のような共通の問題のため、欠陥のないビアを形成するのは難しい。幾つかの従来法は、絶縁材でライニングが施され、導電性内部コアが充填された閉鎖端部の垂直ホールを形成し、次に、下に重なっている基板材料及び誘電絶縁体をビアの底部で薄くして除去し、導体への電気コンタクトを開口することによって製造されるビアを含む。閉鎖端部のビアの欠陥のない充填、及びその後で開口するためにウェハを薄くすることの制御及び均一性は、目標とする構造体サイズ及びプロセス公差制御によって決まる。したがって、所望の構造（ビア直径、高さ）、ウェハ処理、及び公差制御次第で、製造歩留に対する影響はかなりなものになる可能性がある。
本発明は、一般に、多数の集積回路チップの高密度パッケージングを可能にする、導電性貫通ビア構造体を有するシリコン・キャリア構造体を製造する方法を提供する。より具体的には、本発明の例示的な実施形態は、スルーマスクめっきプロセス、化学気相成長（ＣＶＤ）プロセス、物理気相成長（ＰＶＤ）プロセス、及び／又は原子層成長（ＡＬＤ）プロセスを用いて高アスペクト比の導電性貫通ビアを備えたシリコン・キャリアを製造して、製造の際に遭遇する熱的機械的応力に耐えることが可能な堅牢な構造を有する深い貫通ビア構造体を製造し、これにより低応力且つ低欠陥密度のシリコン・キャリアの高歩留の製造を可能にする方法を提供する。
本発明の１つの例示的な実施形態において、半導体基板内に導電性ビア構造体を製造する方法は、半導体基板内にビア・ホールを形成するステップを含み、ここで、ビア・ホールは、半導体基板の第１表面上の開放端部と、形成された絶縁層をその上に有する内側側壁表面と、ビア・ホールの閉鎖端部表面上に形成されたシード層を提供する第１導電性材料を有する閉鎖端部とを含む。第２導電性材料でビア・ホールが充填され、めっきがビア・ホールの閉鎖端部表面上のシード層から始まり、ビア・ホールの開放端部の方向に進行するように、めっき電流がビア・ホールの閉鎖端部表面を通してのみ流される電気めっきプロセスを用いて、導電性ビアが形成される。電気コンタクトは、導電性ビアの各々の端部に対して形成される。
本発明の１つの例示的な実施形態において、導電性ビアは、基板の第１表面と第２表面との間に延びる貫通ビア構造体であり、貫通ビア構造体の幅又は直径は、約０．５ミクロンから約１０ミクロンまでであり、貫通ビア構造体の高さは、約１０ミクロンより小さい。別の実施形態において、貫通ビア構造体の幅又は直径は、約０．５ミクロンから約１０ミクロンまでであり、貫通ビア構造体の高さは、約３００ミクロン又はそれより大きい。
本発明の１つの例示的な実施形態において、ビア・ホールは、第１表面と第１表面の反対側の基板の第２表面とによって画定された基板の厚さより小さい、基板の第１表面の下方の深さｄまで、半導体基板の第１表面内に環状トレンチをエッチングするステップであって、環状トレンチは、基板材料の内部コアを取り囲む、ステップと、第１絶縁層を形成して、環状トレンチを充填し、第１絶縁材料で基板の第１表面を覆うステップと、基板の第１表面上に形成された第１絶縁層をパターン形成して、基板材料の内部コアを露出させるステップと、基板の第１表面の下方の深さｄまで基板材料の内部コアをエッチングして、ビア・ホールを形成するステップであって、側壁表面上の絶縁層は、第１絶縁材料によって形成され、ビア・ホールの閉鎖端部表面は、基板材料によって画定される、ステップと、によって形成される。
次に、ビア・ホールは、第１表面の反対側の半導体基板の第２表面上に電気コンタクトを形成するステップと、めっき電流を電気コンタクトに印加して電気めっきプロセスを行い、銅材料でビア・ホールを充填するステップと、によって充填され、ここで、第１絶縁層は、めっき電流が基板の第１表面及び基板の側壁を通って基板から流出することを妨げる。
別の例示的な実施形態において、ビア・ホールは、第１表面と第１表面の反対側の基板の第２表面とによって画定された基板の厚さより小さい、基板の第１表面の下方の深さｄまで、半導体基板の第１表面内に閉鎖端部のビア・ホールをエッチングするステップと、第１絶縁層を形成して、第１絶縁材料で基板の第１表面とビア・ホールの側壁表面及び閉鎖端部表面とを覆うステップと、ビア・ホールの開放端部を塞ぐ状態で、キャリア基板を半導体基板の第１表面に接合するステップと、ビア・ホールの閉鎖端部まで半導体基板の第２表面に凹部を設けて、凹部が設けられた第２表面上のビア・ホールを開口するステップと、半導体基板の凹部が設けられた第２表面を覆って共形の（conformal）導電性ライナを形成して、絶縁層とキャリア基板材料の表面によって画定されたビア・ホールの第２閉鎖端部表面を覆う（ライニングを施す）ステップと、によって形成され、ここで、導電性ライナは、シード層として機能する第１導電性材料を含む。
次に、ビア・ホールは、半導体基板に接合されたキャリア基板の第１表面の反対側のキャリア基板の表面上に電気コンタクトを形成するステップと、めっき電流を電気コンタクトに印加して電気めっきプロセスを行い、シード層から始めて、銅材料でビア・ホールを充填することによってステップと、によって充填され、ここで、第１絶縁層は、めっき電流が半導体基板及び基板内のビア・ホールの側壁を通ってキャリア基板から流出することを妨げる。
さらに別の例示的な実施形態において、ビア・ホールは、半導体基板の第１表面を覆って第１絶縁層を形成するステップと、第１絶縁層と半導体基板とをエッチングして、第１表面と第１表面の反対側の基板の第２表面とによって画定された基板の厚さより小さい、基板の第１表面の下方の深さｄまで、半導体基板の第１表面内に閉鎖端部のビア・ホールを形成するステップと、第２絶縁層を形成して、第２絶縁材料で基板の第１表面とビア・ホールの側壁表面及び閉鎖端部表面とを覆うステップと、異方性エッチングを行って、ビア・ホールの閉鎖端部表面から第２絶縁材料を除去するステップと、半導体基板の第１表面を覆って共形の導電性ライナを形成して、ビアの側壁上の第１絶縁層の内側を覆い、ビア・ホールの閉鎖端部上のシード層として機能する第１導電性材料でビア・ホールの閉鎖端部表面を覆うステップとによって形成される。
次に、ビア・ホールは、第１表面の反対側の半導体基板の第２表面上に電気コンタクトを形成するステップと、めっき電流を電気コンタクトに印加して電気めっきプロセスを行い、閉鎖端部のシード層から始めて、銅材料でビア・ホールを充填することによってステップとによって充填され、ここで、第１及び第２絶縁層は、めっき電流が基板の第１表面及び基板の側壁を通って基板から流出することをそれぞれ妨げる。
本発明のさらに別の例示的な実施形態において、ビア・ホールは、第１表面と第１表面の反対側の基板の第２表面とによって画定された基板の厚さより小さい、基板の第１表面の下方の深さｄまで、半導体基板の第１表面内に閉鎖端部のビア・ホールをエッチングするステップと、第１絶縁層を形成して、第１絶縁材料で基板の第１表面とビア・ホールの側壁表面及び閉鎖端部表面とを覆うステップと、基板の第１表面を覆って共形の導電性ライナを形成して、絶縁層とビア・ホールの第２閉鎖端部表面を覆うステップと、犠牲材料でビア・ホールを充填するステップと、基板の第１表面上の導電性ライナ層まで基板の第１表面を平坦化するステップと、平坦化された表面を覆って第２導電性材料層を形成するステップと、キャリア基板を半導体基板の第１表面上の第２導電性材料に接合するステップと、第３導電性材料層を、キャリア基板を覆って第２導電性材料層と電気的に接触させた状態で堆積させるステップと、ビア・ホールの閉鎖端部まで半導体基板の第２表面に凹部を設けて、凹部が設けられた第２表面上のビア・ホールを開口するステップと、ビア・ホール内の犠牲材料を除去するステップと、によって形成される。
次に、ビア・ホールは、めっき電流を第３導電性材料層に印加して電気めっきプロセスを行い、ビア・ホールによって露出された第２導電性材料層の部分によって画定されたビア・ホールの閉鎖端部のシード層から始めて、銅材料でビア・ホールを充填するステップによって充填され、ここで、第１絶縁層は、めっき電流が半導体基板及び基板内のビア・ホールの側壁を通ってキャリア基板から流出することを妨げる。
本発明の別の実施形態において、半導体デバイスは、バルク半導体基板の第１表面と第２表面との間の厚さｔを有する平坦なバルク半導体基板と、バルク半導体基板を貫通してバルク半導体基板の第１表面と第２表面との間に形成された導電性貫通ビアのアレイとを含む、シリコン・キャリア基板を含む。導電性貫通ビアは、継ぎ目のない（シームレス）内部導体コアを有する。１つの実施形態において、導電性貫通ビアは約８：１より小さいアスペクト比（ビアの高さ対直径）を有し、ここで導電性貫通ビア構造体は、約０．５ミクロンから約１０ミクロンまでの幅又は直径と約１０ミクロン以下の高さとを有する。別の実施形態において、導電性貫通ビアは約３０：１又はそれ以上のアスペクト比を有し、ここで導電性貫通ビア構造体は、約０．５ミクロンから約１０ミクロンまでの幅又は直径と約３００ミクロン以上の高さとを有する。導電性貫通ビアは、バルク基板を貫通して形成されたビア・ホールの内側を覆うバリア層及び接着層と、導電性材料で充填された内部コアとによって形成される。
他の実施形態において、シリコン・キャリアは、導電性貫通ビアの第１端部部分に電気的に結合され、バルク基板の第１表面上に形成された１つ又は複数の金属（メタライゼーション）層を含む相互接続構造体と、バルク基板の第２表面上の導電性貫通ビアの第２端部部分上に形成された複数の電気コンタクトとを含む。１つ又は複数の集積回路チップが、相互接続構造体に機械的及び電気的に結合されている。
本発明のこれらの及び他の例示的な実施形態、態様、特徴及び利点は、添付図面と共に読まれるべき、例示的な実施形態についての以下の詳細な説明によって記載され、明らかとなる。
ここで、本発明の例示的な実施形態は、添付図面を参照してより完全に説明されるものであり、これらの図面においては、分かりやすくするために層及び領域の厚さ及び寸法が誇張されていることを理解すべきである。層が別の層又は基板「の上に（on）」又は「を覆って（over）」あると記載されるときは、このような層は他の層又は基板上に直接存在してもよいし、或いは介在する層が存在してもよいことをさらに理解すべきである。さらに、図面全体を通して用いられる同様の参照符号は、同じ又は同様の機能を有する要素を示す。
図５９は、本明細書で説明される種々の例示的な方法のうちの１つを用いて製造された導電性貫通ビアを備えたシリコン・キャリアを有する電子パッケージ（１０）の概略的な側面図である。電子パッケージ（１０）は、一般に、電気回路基板（３０）に電気的及び機械的に取り付けられたＳＯＰ（system on package）モジュール（２０）を含む。ＳＯＰモジュール（２０）は、一般に、チップ・レベル・パッケージ（４０）と、システム・レベル・パッケージ（５０）とを含む。チップ・レベル・パッケージ（４０）は、マイクロＣ４の高密度アレイ（４２）を用いてシリコン・キャリア（４３）に取り付けられた複数のシリコンＩＣチップ（４１）フリップチップを含む。
シリコン・キャリア（４３）は、シリコン基板（４５）の上面に形成された多層金属層（４４）と、シリコン基板（４５）と、基板（４５）の上面及び下面に露出した複数の導電性貫通ビア（４６）と、はんだボール（例えば、Ｃ４）のアレイとを含む。金属層（４４）及び導電性貫通ビア（４６）は、シリコン・キャリア（４３）の上側チップ・コンタクト（４２）と下側Ｉ／Ｏコンタクト（４７）との間に空間変換相互接続（space transformation interconnection）を提供する。
システム・レベル・パッケージ（５０）は、チップ・レベル・パッケージ（４０）がマウントされる、例えば、有機又はセラミック基板（５１）を含む。基板（５１）は、基板（５１）の上側のコンタクト・アレイ（４７）と基板（５１）の下側のコンタクト・アレイ（５３）との間に空間変換相互接続を提供する、複数のレベルの配線及び相互接続を含む。システム・レベル・パッケージ（５０）は、熱ハット又はヒート・スプレッダ（５４）と、パッケージ・リッド（５５）とをさらに含む。熱ハット（５４）は、チップから熱を除去するために、例えば、熱伝導性及び機械的応従性のあるペーストを用いて、チップ（４１）の後側とパッケージ・リッド（５５）との間に熱的に結合される。パッケージ・リッド（５５）は、熱キャップ（５４）から熱を取り出す金属材料（銅、アルミニウム）から形成することができる。高性能冷却を可能にするために、パッケージ・リッド（５５）の上部に放熱板（ヒートシンク）を取り付けることができる。
ここで、（図５９のシリコン・キャリア（４３）のような）シリコン・キャリアを製造する種々の方法を以下にさらに詳細に説明する。例示的な方法は、厚みの小さい垂直相互接続のための欠陥のない導電性貫通ビアの製造を可能にし、これは、形状因子とされる、最小限の垂直導体の断面積と、ビア直径対高さの深く高いアスペクト比とを有し、非常に厚い垂直接続を支え、導体と基板におけるＣＴＥ不一致に起因し得る熱機械的応力及びプロセス応力を支える。例示的な方法は、８対１を下回る、及び３０対１を上回るアスペクト比（高さ対直径）を有する、低い欠陥密度の小さな導体の製造を可能にする。
特に、本明細書でさらに詳細に説明される例示的な製造技法は、１０ミクロンより小さいか又は３００ミクロンより大きい垂直厚さに対して、約０．５ミクロンから約１０ミクロンまでの範囲内の導体の幅／直径を有する貫通ビア導体を備えたシリコン・キャリアの製造を可能にし、これは、貫通ビア導体構造体のシリコン、絶縁体、ライナ、及び導体材料間の側壁界面における熱的／機械的変動を大幅に最小化することが可能である。
さらに、本発明の例示的な実施形態は、ワイヤ・カラム、環状カラム、正方形ワイヤ、矩形ワイヤ、複数カラムのような多重ワイヤ、二重環状、多重正方形、多重矩形ワイヤ、スロット又はバー形状の形態で、シリコン貫通ビアの上部及び／又は下部に個別の又は複合的な電気接続を有する、貫通ビア導体の製造を可能にする。信号Ｉ／Ｏ相互接続、接地又は電圧コネクタ、同軸接続、或いは電気的遮蔽のような種々の目的を果たすように、貫通ビア導体構造体を形成することができる。
図１〜図１０は、本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。一般に、図１〜図１０は、シリコン貫通ビア（閉鎖端部のビア）がまずシリコン・ウェハ内に形成され、続いて、ビアの開放端部への接続を形成するために後工程（ＢＥＯＬ）配線レベルを形成し、次いで、ビアの閉鎖端部を露出させるためにウェハを薄くし、下側の相互接続を形成する方法を示す。例示的な実施形態において、ビア・ホールは、ボイドを生成したり微量の電解質を捕捉したりすることなくビアを完全に充填するボトムアップ充填式の電気めっきプロセスを用いて、銅メタライゼーションで充填される。後述されるように、スルーマスクめっきは、ウェハの上面及びめっきされているビア構造体の側壁への電流の流れを妨げ、これによりめっきの際に核生成が生じ得る導電性材料を有するビア・ホールの底部を通してのみ電流が流れるようにさせるように、ウェハの上面、並びにめっきされている構造体の側壁及び基部を区別することによって達成される。この方法を用いて、高アスペクト比を有する深い貫通ビアを備えた厚さ２００−３００ミクロンの範囲内の、自立構造のシリコン・キャリアを製造することができる。
より具体的には、図１は、例示的なプロセスにおける最初のステップを示し、ここで半導体ウェハ（１００）はエッチングされて、ウェハ（１００）の前面の下方の深さｄまで複数の環状トレンチ（１０１）（又はカラー構造体）が形成される。各々の環状トレンチ（１０１）は、基板材料の内部コア（又はポスト）（１０２）を取り囲み（取り巻き）、その結果得られるキャリア貫通ビアの直径を表す外径Ｄｏと、内部コア（１０２）の直径を表す内径Ｄｉとを有する状態で形成される。ウェハ（１００）は、所与の用途に適した、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＰ、ＩｎＡｓ、ＩｎＰ等のような半導体材料から形成することができる。本発明の１つの例示的な実施形態において、ウェハ（１００）は、ｎ型ドーパント（例えば、Ａｓ）で後側がドープされたシリコンから形成される。環状トレンチ（１０１）は、ウェハ（１００）の表面上にエッチング・マスクを形成するステップと、任意の適切な異方性ドライ又はウェット・エッチング・プロセスを用いてウェハ（１００）をエッチングするステップとを含む通常の方法を用いて形成することができる。１つの例示的な実施形態において、このようなエッチング法としてＢｏｓｃｈタイプの深堀りＲＩＥが用いられ、これは、当該技術分野において知られているように、交互の堆積ステップとパッシベーション・ステップとを含み、深さ３００μｍまでの滑らかな垂直な側壁を有する貫通ビアの形成を可能にする。
環状トレンチ（１０１）のエッチングの後に、図２に示されるように、誘電体材料層（１０３）を形成して、ウェハ（１００）の表面を覆い、環状トレンチ（１０１）を埋め戻す。誘電体層（１０３）は、酸化物及び／又は窒化物のような１つ又は複数の絶縁体材料から形成することができる。例えば、誘電体層（１０３）は、熱酸化、ＣＶＤ（化学気相成長）のような既知の技術を用いて成長又は堆積させられる酸化物とすることもできるし、ＣＶＤ等によって形成される窒化物とすることもできる。別の実施形態において、誘電体層（１０３）は、誘電体層（１０３）が基板（１００）のシリコン材料のＣＴＥとより近接して一致するＣＴＥを有する制御された応力の絶縁体層を形成しながら、十分な絶縁特性を提供するように、ポリＳｉ他の材料のような付加された充填材料を有する熱酸化物から形成することができる。誘電体で充填された環状のリングは、シリコンと、後に形成されるビアの導電性内部コアとの間の電気絶縁を提供する。
誘電体層（１０３）の形成後に、開口部を有するエッチング・マスクを誘電体層（１０３）の上に形成して、内部コア構造体（１０２）に位置合わせされた誘電体層（１０３）の部分を露出させる。図３に示されるように、誘電体層（１０３）をエッチングして、内部コア構造体（１０２）の表面を露出させる。１つの例示的な方法において、エッチングは、誘電体層（１０３）を形成しているタイプの材料をエッチングするのに適したエッチング用化学物質によるドライ・エッチング・プロセスを用いて行われる。
図４を参照すると、深堀りＳｉエッチング・プロセスを行って、ウェハ（１００）表面の下方の深さｄまで内部コア構造体（１０２）をエッチング除去して、誘電体層（１０３）の環状リングによって画定された側壁表面を有するビア・ホール（１０４）が形成される。深堀りＳｉエッチング・プロセスは、誘電体層（１０３）をエッチング・マスクとして用いて、露出した内部コア構造体（１０２）のシリコン材料のエッチングに対して高度に選択的なエッチング用化学物質を用いて行うことができる。
図５を参照すると、ビア・ホール（１０４）の露出され絶縁された側壁表面及び底面を覆って、バリア／接着層（１０５）（又はライナ層）が形成される。ライナ層（１０５）は、単層又はスタック層として堆積させることができる。例えば、基板内への材料のマイグレーションを妨げるバリア層を提供する第１層を堆積させることができる。第２層は、バリア金属とビア・ホールを充填する第３の金属（例えば、銅）の両方に対して良好な接着性を形成する、バリア層上に形成された接着層とすることができる。特に、ライナ層（１０５）は、ＰＶＤ、ＣＶＤ、ＡＬＤ等を用いて、ＴａＮ、Ｔａ、Ｒｕ、Ｔｉ、及び／又はＴｉＮの１つ又は複数の共形（conformal）層を堆積させることによって形成することができる。ＴｉＮからなる単一層は、バリア金属と接着層の両方として機能する。ＴｉＮ以外のバリア金属を用いる場合には、クロム、チタン、又はチタン・タングステンのような接着金属を含む接着層を堆積させることができる。接着層は、スパッタリング又は蒸着を用いて堆積させられる。１つの例示的な実施形態において、バリア層及び接着金属層は、（これに限定されるものではないが）約１０オングストロームから約２００オングストロームまでの厚さに堆積させられることが好ましい。例えば、１つの好ましい例示的な実施形態において、バリア層は、約１０オングストロームから約２００オングストロームまでの範囲内（好ましくは２０オングストローム）の厚さをもつように堆積させられたＴａＮ層、又は約１０オングストロームから約２００オングストロームまでの範囲内（好ましくは５０オングストローム）の厚さをもつように堆積させられたＴａ層とすることができ、シード層は、約５０オングストロームから約３００オングストロームまでの範囲内（好ましくは１００オングストローム）の厚さをもつように堆積させられたＣｕ層とすることができる。
例示的な方法における次のステップは、銅のような導電性材料でビア・ホール（１０４）を充填することである。１つの例示的な実施形態において、ビア・ホール（１０４）は、下（閉鎖端部）から上に向かってビア・ホール（１０４）を充填するスルーマスクめっきプロセスを用いて銅で充填される。このプロセスを容易にするために、図５にさらに示されるように、アルミニウムのような金属コンタクト層（１０７）がウェハ（１００）の後側に形成される。ウェハ（１００）は、ウェハ（１００）の後側の金属層（１０７）への電気コンタクトを作る適切な銅電気めっき装置内に配置される。次に、図６に示されるように、銅を堆積させ、銅材料でビア・ホール（１０４）を下から上へ充填して、導電性内部コア（１０６）を形成する。図５の例示的な実施形態においては、誘電体層（１０３）は、ウェハ（１００）の上面及びビア構造体の側壁への電流の流れを妨げる働きをし、これにより電流は、ビア・ホール（１０４）の底部を通してのみ流れるようにされ、ビア・ホールの底部の上のライナ層（１０５）はシード層として機能する。スルーマスクめっきは、下から上へビア・ホール（１０４）を充填するので、これによりダマシン・タイプのプロセス・フローにおいて生じるピンチオフ問題及び電解質の捕捉の問題が排除される。さらに、スルーマスクめっきは、銅を基板の表面上に堆積させないため、めっき後の銅のＣＭＰの必要がない。このプロセスは、約２５：１を上回る高アスペクト比の構造体を十分に充填することができ、より高いアスペクト比はＣＴＥに対する影響を最小化し、１つの相互接続に対して多数のビアが存在すること、及び歩留の増強のための冗長性を可能にする。
図７を参照すると、ＣＭＰプロセスが行われて、ウェハ（１００）の上面のライナ／バリア層（１０５）が除去され、ウェハ（１００）の表面が平坦化され、後側の金属層（１０７）が、ウェハ（１００）の下面から除去される。このプロセスは、各々が絶縁材料（１０３）の環状リングと、ライナ（１０５）の環状リングと、金属（例えば、銅）の導電性内部コア（１０６）とを含む複数の閉鎖端部のビア（１５０）をもたらす。この時点で、図８に示されるように、通常の方法を用いて後工程（ＢＥＯＬ）プロセスを行って、ビア（１５０）を覆ってウェハ（１００）の上面に１つ又は複数のレベルの相互接続を形成することができる。上記の方法によって形成された貫通ビア（１５０）は、標準的な後工程処理、熱サイクル、及び電気的機械的応力に耐えることが明らかとなった。
次に、ウェハ（１００）の後側は研削研磨プロセスを受けて、貫通ビア（１５０）の下端部が露出され、ウェハ（１００）の背面を絶縁するために絶縁材料層（１０９）が形成され、その結果、所望の厚さの導電性貫通ビア（１５０）を備えた図９のキャリア構造体が得られる。このプロセスは、通常の研削、研磨、及び／又は化学エッチング・プロセスを用いて行うことができる。例えば、ウェハ（１００）の裏面上で後側の研削研磨を行って、ビア（１５０）の下部の１０−２０ミクロン内のシリコン材料を除去することができる。次に、ウェット・エッチングを行って、誘電体（１０３）、ライナ（１０５）、及び導電性コア（１０６）の下の部分を露出させ、ビア（１５０）の下部を通り越してシリコンに凹部を設けることができる。酸化物のブランケット層（１０９）、又は他の絶縁材料を堆積させ、（ＣＭＰによって）研磨して、ビア（１５０）の下部を露出させ、その結果、シリコン・ウェハ（１００）の裏面は、このようにして、絶縁層（１０９）によって完全に絶縁されているが、ビア（１５０）の下部は露出されるようにする。
その後、ビア（１５０）の露出した底面の上に金属パッド（１１０）（例えば、Ｃｒ／Ｃｕ ＢＬＭ）及びＣ４（１１１）はんだボール（例えば、Ｐｂ／Ｓｎ はんだ）を堆積させてもよく、その結果、図１０に示されるシリコン・キャリア構造体が得られる。絶縁層（１０９）は、シリコン基板（１００）からコンタクト（１１０）を絶縁する。
図１１〜図１９は、本発明の別の例示的な実施形態による、貫通ビア相互接続を有するキャリアを製造するための方法を概略的に示す。図１１は、半導体ウェハ（２００）をエッチングして、ウェハ（２００）の前側表面の下方の深さｄまで複数の環状の閉鎖端部のビア・ホール（２０１）を形成する、この例示的なプロセスにおける最初のステップを示す。ビア・ホール（２０１）は、任意の適切な異方性ドライ又はウェット・エッチング・プロセスを用いて形成することができる。１つの例示的な実施形態において、このようなエッチング法としてＢｏｓｃｈタイプの深堀りＲＩＥが用いられ、これは、当該技術分野において知られているように、交互の堆積ステップとパッシベーション・ステップとを含み、深さ３００μｍまでの滑らかな垂直な側壁を有する貫通ビアの形成を可能にする。
ビア・ホール（２０１）を形成した後に、図１２に示されるように、絶縁又は誘電体材料を堆積又は成長させて、ビア・ホール（２０１）の側壁を覆うように、絶縁層（２０２）が形成される。絶縁層（２０２）は、酸化物及び／又は窒化物のような１つ又は複数の絶縁体材料から形成することができる。例えば、誘電体層（２０２）は、熱酸化、ＣＶＤ（化学気相成長）のような既知の技術を用いて成長又は堆積させられる酸化物とすることもできるし、ＣＶＤ等によって形成される窒化物とすることもできる。別の実施形態において、絶縁層（２０２）は、絶縁層（２０２）が基板（２００）のシリコン材料のＣＴＥとより近接して一致するＣＴＥを有する制御された応力の絶縁体層を形成しながら、十分な絶縁特性を提供するように、ポリＳｉ他の材料のような付加された充填剤材料を有する熱酸化物から形成することができる。
次に、後側にドーパント注入されたキャリア・ウェハ（２０３）を第１ウェハ（２００）の前（フロント）側に接合し、その結果、図１３に示される構造体が得られる。次に、第１ウェハ（２００）の後側は研削研磨プロセスを受けて、余分な基板材料が除去され、ビア・ホール（２０１）が露出され、その結果、図１４に示される構造体が得られる。
図１５を参照すると、ビア・ホール（２０１）の露出され絶縁された側壁表面及び底面を覆うように、バリア／接着層（２０４）（又はライナ層）が形成される。ライナ層（２０４）は、単層又はスタック層として堆積させることができる。例えば、基板内への材料のマイグレーションを妨げるバリア層を提供する第１層を堆積させることができる。第２層は、バリア金属とビア・ホールを充填する第３の金属（例えば、銅）の両方に対して良好な接着性を形成する、バリア層上に形成された接着層とすることができる。特に、ライナ層（２０４）は、ＰＶＤ、ＣＶＤ、ＡＬＤ等を用いて、ＴａＮ、Ｔａ、Ｒｕ、Ｔｉ、及び／又はＴｉＮの１つ又は複数の共形層を堆積させることによって形成することができる。ＴｉＮからなる単一層は、バリア金属と接着層の両方として機能する。ＴｉＮ以外のバリア金属を用いる場合には、既知の技術を用いて、クロム、チタン、又はチタン・タングステンのような接着金属を含む接着層を堆積させることができる。
例示的な方法における次のステップは、銅のような導電性材料でビア・ホール（２０１）を充填することである。１つの例示的な実施形態において、ビア・ホール（２０１）は、下（閉鎖端部）から上に向かってビア・ホール（２０１）を充填するスルーマスクめっきプロセスを用いて銅で充填される。このプロセスを容易にするために、図１５にさらに示されるように、アルミニウムのような金属コンタクト層（２０５）がキャリア・ウェハ（２０３）の後側に形成され、これが、銅電気めっき装置への電気コンタクトとして機能する。次に、図１６に示されるように、銅電気めっきプロセスを行って、銅材料でビア・ホール（２０１）を下から上へ充填して、導電性内部コア（２０６）を形成する。図１５の例示的な実施形態においては、絶縁層（２０２）は、ウェハ（２００）の上面及びビア構造体の側壁への電流の流れを妨げる働きをし、これにより電流は、ビア・ホール（２０１）の底部を通してのみ流れるようにされ、ライナ材料でコーティングされたビア・ホールの底部の上のライナ層（２０４）はシード層として機能する。
図１６の構造体は、ＣＭＰプロセスを受けて、ウェハ（２００）の上面のライナ層（２０４）が除去され、ウェハ（２００）の表面が平坦化され、後側の金属層（２０５）がキャリア・ウェハ（２０３）の下面から除去される。このプロセスは、各々が絶縁材料（２０２）の環状リングと、環状ライナ（２０４）と、金属（例えば、銅）の導電性内部コア（２０６）とを含む複数の閉鎖端部のビア（２５０）をもたらす。この時点で、図１７に示されるように、通常の方法を用いて後工程（ＢＥＯＬ）プロセスを行って、ウェハ（２００）の上面にビア（２５０）を覆って１つ又は複数のレベルの相互接続（２０７）を形成することができる。上記の方法によって形成された貫通ビア（２５０）は、標準的な後工程処理、熱サイクル、及び電気的機械的応力に耐えることが明らかとなった。
次に、キャリア・ウェハ（２０３）の後側は研削／研磨プロセス及び／又はドライ／ウェット・エッチング・プロセスを受けて、絶縁層（２０２）までシリコン材料を除去して、貫通ビア（２５０）の下端部が露出され、その結果、図１８の構造体が得られる。このプロセスは、従来法を用いて行うことができる。その後、ビア（２５０）の露出した下面に金属パッド（２０８）（例えば、Ｃｒ／Ｃｕ ＢＬＭ）及びＣ４（２０９）はんだボール（例えば、Ｐｂ／Ｓｎはんだ）を堆積させてもよく、その結果、図１９に示されるシリコン・キャリア構造体が得られる。絶縁層（２０２）は、シリコン基板（２００）からコンタクト（２０８／２０９）を絶縁する。
図２０〜図２７は、本発明の別の例示的な実施形態による、貫通ビア相互接続を有するキャリアを製造するための方法を概略的に示す。図２０は、第１絶縁層（３０１）を有する半導体ウェハ（３００）をエッチングして、深さｄまで環状で閉鎖端部の複数のビア・ホール（３０２）を形成する、この例示的なプロセスにおける最初のステップを示す。第１絶縁層（３０１）は、上述の方法を用いて成長又は堆積させられる酸化物又は窒化物等とすることができる。次に、第１絶縁層（３０１）は、エッチング・プロセスを受けて、ビア・ホール（３０２）が形成されることになるウェハ（３００）領域が露出される。次に、ビア・ホール（３０２）が、上述のような任意の適切な異方性ドライ又はウェット・エッチング・プロセスを用いて形成される。
ビア・ホール（３０２）を形成した後に、図２１に示すように、ビア・ホール（３０２）の側壁を覆うように、第２絶縁層（３０３）が形成される。第２絶縁層（３０３）は、第１絶縁層（３０１）と同様な酸化物及び／又は窒化物のような１つ又は複数の絶縁体材料から形成することができる。次に、制御された方法で異方性エッチング・プロセス（例えば、マスク無しのＲＩＥ）を行って、ビア・ホール（３０２）の側壁上の第２絶縁層（３０３）材料を維持しながら、ビア・ホール（３０２）の底面及び構造体の上面の第２絶縁層（３０３）の部分をエッチング除去する。このエッチング・プロセスは、ＲＩＥを用いて行うことができる。得られた構造体が、図２２に示される。
その後、処理ステップは、図５〜図１０を参照して上述されたものと同様である。簡潔に言えば、図２３を参照すると、上述の方法を用いて、ビア・ホール（３０２）の露出され絶縁された側壁表面及び底面を覆うように、バリア／接着層（３０４）（又はライナ層）が形成される。例えば、ライナ層（３０４）は、ＰＶＤ、ＣＶＤ、ＡＬＤ等を用いて、ＴａＮ、Ｔａ、Ｒｕ、Ｔｉ、及び／又はＴｉＮの１つ又は複数の共形層を堆積させることによって形成され、接着層は、クロム、チタン、又はチタン・タングステンによって形成することができる。アルミニウムのような金属コンタクト層（３０５）がウェハ（３００）の後側に形成され、これが、銅電気めっき装置への電気コンタクトとして機能する。
図２４に示されるように、ビア・ホール（３０２）は、下（閉鎖端部）から上に向かってビア・ホール（３０２）を充填するためのスルーマスクめっきプロセスを用いて、銅のような導電性材料で充填され、導電性内部コア（３０６）が形成される。図２３の例示的な実施形態においては、絶縁層（３０１）は、ウェハ（３００）の上面への電流の流れを妨げる働きをし、絶縁層（３０３）は、ビア構造体の側壁への電流の流れを妨げる働きをし、これにより電流は、ビア・ホール（３０２）の底部を通してのみ流れるようにされ、ビア・ホールの底部の上のライナ層（３０４）はシード層として機能する。ＣＭＰプロセスを行って、ウェハ（３００）の上面のライナ層（３０４）が除去され、ウェハ（３００）の表面が平坦化され、後側の金属層（３０５）がウェハ（３００）の下面から除去される。通常の方法を用いて後工程（ＢＥＯＬ）プロセスを行って、ビア（３５０）を覆ってウェハ（３００）の上面に１つ又は複数のレベルの相互接続を形成することができ、その結果、図２５の構造体が得られる。上記の方法によって形成された貫通ビア（３５０）は、標準的な後工程処理、熱サイクル、及び電気的機械的応力に耐えることが明らかとなった。
次に、ウェハ（３００）の後側は、研削研磨プロセスを受けて、貫通ビア（３５０）の下端部が露出され、その結果、図２６の構造体が得られる。その後、ビア（３５０）の露出した下面に金属パッド（３０８）（例えば、Ｃｒ／Ｃｕ ＢＬＭ）及びＣ４（３０９）はんだボール（例えば、Ｐｂ／Ｓｎはんだ）を堆積させてもよく、その結果、図２７に示されるシリコン・キャリア構造体が得られる。
図２８〜図４２は、本発明の別の例示的な実施形態による、貫通ビア相互接続を有するキャリアを製造するための方法を概略的に示す。図２８は、半導体ウェハ（４００）をエッチングして、ウェハ（４００）の前側表面の下方の深さｄまで複数の環状ビア・ホール（４０１）を形成する、この例示的なプロセスにおける最初のステップを示す。ビア・ホール（４０１）は、上述の例示的な異方性ドライ・エッチング法を用いてエッチングすることができ、これはエッチングされた露出表面のパッシベーションを与えるものであることが好ましい。絶縁層（４０２）は、図２９に示すように、環状ビア・ホール（４０１）の側壁及び底部を覆うように、基板の表面上に共形に形成される。絶縁層（４０２）は、上述の例示的な実施形態の場合のような絶縁材料及び方法で形成することができる。
次に、図３０に示されるように、上述の例示的な実施形態の場合のような方法及び材料を用いて、ビア・ホール（４０１）の露出され絶縁された側壁表面及び底面の上にバリア／接着層（４０３）（又はライナ層）が形成される。例えば、ライナ層（４０３）は、ＰＶＤ、ＣＶＤ、ＡＬＤ等を用いて、ＴａＮ、Ｔａ、Ｒｕ、Ｔｉ、及び／又はＴｉＮからなる１つ又は複数の共形層を堆積させることによって形成され、接着層は、クロム、チタン、又はチタン・タングステンによって形成することができる。
次に、（ポリイミドのような）犠牲材料（４０４）層を堆積させて、ビア・ホール（４０１）を充填し、その結果、図３１に示される構造体が得られる。図３２に示されるように、例えば、ＣＭＰを用いて基板表面上の犠牲材料（４０４）層をエッチ・バックして、ビア・ホール（４０１）が犠牲材料（４０４）で充填されたままにした状態で、ライナ層（４０３）を露出させる。
図３３を参照すると、次に、めっきシード層（４０５）が、基板の表面の上に形成される。めっきシード層（４０５）は、次の銅めっきプロセスのための銅核生成を可能にするのに適したシード層である、銅、ニッケル、ルテニウム、又は他の材料から形成することができる。次に、図３４を参照すると、金属間接合又は接着層（４０６）のいずれかによって、直径が基板ウェハ（４００）より僅かに小さいキャリア・ウェハ（４０７）が、ウェハ（４００）の上面に取り付けられる。次に、金属層（４０８）が、キャリア・ウェハ（４０７）の後側及び側壁を覆って、且つ、ウェハ（４００）の表面の上の金属シード層（４０５）の露出した端部部分に接する状態で形成され、その結果、図３５の構造体が得られる。金属シード層（４０５）と接する金属層（４０８）は、キャリア・ウェハ（４０７）の周りに連続的な導電性膜を形成することになる。
次に、図３６及び図３７に示されるように、ウェハ（４００）の後側を、研削又はエッチングによって薄くして、ビアの閉鎖端部を露出させ、ビア・ホール（４０１）内の犠牲材料（４０４）を露出させる。犠牲材料（４０４）をビア・ホール（４０１）から除去して、ビア・ホール・コアに位置合わせされたシード層（４０５）の一部を露出させる。図３７の構造体は、キャリア・ウェハ（４０７）の後側の金属層（４０８）への電気的コンタクトを作る適切な銅電気めっき装置内に配置され、環状ビア・ホール（４０１）は、核生成サイトとしてシード層（４０５）の露出部分を用いて下から上へ銅で充填される。図３７の例示的な実施形態においては、層４０８及び４０５によって形成された連続的な導電性膜は、ビア・ホール（４０１）の底部への直接的な導電経路として機能し、絶縁層（４０２）は、ウェハ（４００）の上面及びビア構造体の側壁への電流の流れを妨げる働きをし、これにより電流は、ビア・ホール（４０１）の底部を通してのみ流れるようにされ、ビア・ホール（４０１）の底部の上の金属シード層（４０５）の露出部分はシード層として機能する。図３８に示されるように、スルーマスクめっきは、下から上へホール（４０１）を効果的に充填して、貫通ビアの導電性内部コア（４０９）を形成する。
図３８及び図３９を参照すると、導電性貫通ビア・コア（４０９）を形成するための電気めっきプロセスに続いて、ウェハ（４００）を僅かに平坦化して、非均一を除去することができ、続いて、後工程処理を行って、基板（４００）の平坦化された表面に相互接続構造体（４１０）を形成することができる。その後、図４０及び図４１を参照すると、後側キャリア・ウェハ（４０７）が除去されてシード層（４０５）が露出され、研磨プロセスを行って、絶縁層（４０２）までシード層（４０５）及びライナ層（４０３）が除去され、このようにして、電気的に絶縁された複数の貫通ビア（４５０）が形成される。その後、ビア（４５０）の露出した下面を覆って、金属パッド（４１１）（例えば、Ｃｒ／Ｃｕ ＢＬＭ）及びＣ４（４１２）はんだボール（例えば、Ｐｂ／Ｓｎはんだ）を堆積させてもよく、その結果、図４２に示されるシリコン・キャリア構造体が得られる。
図４３〜図５０は、本発明の別の例示的な実施形態による、貫通ビア相互接続を有するキャリアを製造するための方法を概略的に示す。図４３は、半導体ウェハ（５００）をエッチングして、ウェハ（５００）の前側表面の下方の深さｄまで複数の環状ビア・ホール（５０１）を形成する、この例示的なプロセスにおける最初のステップを示す。ビア・ホール（５０１）は、上述の例示的な異方性ドライ・エッチング法を用いてエッチングすることができ、これはエッチングされた露出表面のパッシベーションを与えるものであることが好ましい。絶縁層（５０２）は、図４４に示されるように、絶縁材料で環状ビア・ホール（５０１）の側壁及び底部を覆うように、基板の表面上に共形に形成される。絶縁層（５０２）は、上述の例示的な実施形態の場合のような絶縁材料及び方法で形成することができる。
次に、図４５に示されるように、上述の例示的な実施形態の場合のような方法及び材料を用いて、ビア・ホール（５０１）の露出され絶縁された側壁表面及び底面を覆うように、バリア／接着層（５０３）（又はライナ層）が形成される。例えば、ライナ層（５０３）は、ＰＶＤ、ＣＶＤ、ＡＬＤ等を用いて、ＴａＮ、Ｔａ、Ｒｕ、Ｔｉ、及び／又はＴｉＮからなる１つ又は複数の共形層を堆積させることによって形成され、接着層は、クロム、チタン、又はチタン・タングステンによって形成することができる。
次に、例えば、ＣＶＤを用いて堆積したタングステン（Ｗ）又は銅（Ｃｕ）、又はＡＬＤによって形成されたルテニウム（Ｒｕ）、或いはこれらの組み合わせのような金属材料（５０４）の共形層を堆積させて、ビア・ホール（５０１）を充填し、その結果、図４６に示される構造体が得られる。その後、ＣＭＰプロセスを行って、ウェハ（５００）の表面が平坦化され、基板の表面上の金属層（５０４）及び（５０３）を除去する。このプロセスにより、図４７に示される電気的に絶縁された複数の貫通ビア（５５０）が形成される。
次に、通常の方法を用いて後工程プロセスを行って、ウェハ（５００）の上面にビア（５５０）を覆って相互接続構造体（５０６）を形成することができ、その結果、図４８の構造体が得られる。上記の方法によって形成された貫通ビア（５５０）は、標準的な後工程処理、熱サイクル、及び電気的機械的応力に耐えることが明らかとなった。
次に、ウェハ（５００）の後側は、研削研磨プロセスを受けて、貫通ビア（５５０）の下部（閉鎖）端部が露出され、その結果、図４９の構造体が得られる。その後、ビア（５５０）の露出した下面に金属パッド（５０７）（例えば、Ｃｒ／Ｃｕ ＢＬＭ）及びＣ４（５０８）はんだボール（例えば、Ｐｂ／Ｓｎはんだ）を堆積させてもよく、その結果、図５０に示されるシリコン・キャリア構造体が得られる。
図５１〜図５８は、本発明の例示的な実施形態による、貫通ビア相互接続を有するキャリアを製造するための方法を概略的に示す。図５１は、半導体ウェハ（６００）をエッチングして、ウェハ（６００）の前側表面の下方の深さｄまで複数の環状トレンチ（６０１）を形成する、この例示的なプロセスにおける最初のステップを示す。各々の環状トレンチ（６０１）は、基板材料の内部コア（又はポスト）（６０２）を取り囲み（取り巻き）、得られるキャリア貫通ビアの直径を表す外径Ｄｏと、内部コア（６０２）の直径を表す内径Ｄｉとを有する状態で形成される。環状トレンチ（６０１）は、例えば、図１を参照して上述された通常の方法を用いて形成することができる。
環状トレンチ（６０１）のエッチングに続いて、図５２に示されるように、ウェハ（６００）の表面を覆い、環状トレンチ（６０１）を埋め戻すように、絶縁材料層（６０３）が形成される。絶縁層（６０３）は、上述の例示的な実施形態の場合のような材料から、同様の方法を用いて形成することができる。
図５３に示されるように、絶縁層（６０３）をエッチングして、内部コア構造体（６０２）に位置合わせされ、それらを露出させる開口部（６０３ａ）が、絶縁層（６０３）内に形成される。図５４に示されるように、開口部（６０３ａ）は、金属材料（例えば、銅、タングステン）で充填され、（適切なライナ材料で）金属パッド（６０４）が形成される。その後、図５５を参照すると、後工程処理を行って、金属パッド（６０４）と接する配線ラインを有する相互接続構造体（６０５）を形成することができる。
上述の方法を用いてウェハ（６００）の後側を薄くして、絶縁材料の環状リングの下部までウェハ材料を除去し、ウェハ（６００）の薄くされた後側に絶縁層（６０６）が形成され、その結果、図５６に示される構造体が得られる。次に、図５７を参照すると、シリコン・コア材料（６０２）が除去され、金属パッド（６０４）を露出させるビア・ホールが形成される。その後、ビア・ホールの露出表面上にライナ（６０８）を形成することができ、次いで、ビア・ホールは導電性材料（例えば、Ｃｕ又はＷ）で充填され、導電性内部コア（６０７）が形成される。この金属化プロセスは、下から上への銅充填めっきプロセス又はタングステンのＣＶＤ堆積プロセスによって行うことができる。必要であれば、接着剤を備えたガラスのような機械的な支持キャリアを後工程構造体（６０５）の上面に取り付けることができる。電解銅めっきを用いる場合には、例えば、図３６に示されたものと同様な技術を用いて後工程構造体（６０５）の上面で一時的なブランケット金属のような導体を使用することによって表面導体をキャリアに付加して、ビアの底部の金属パッド（６０４）への電気経路の回路を生成することができる。
金属化プロセスの後に、必要があれば、ウェハ表面をＣＭＰによって研磨することができ、その結果、電気的に絶縁された貫通ビア（６５０）を含む図５７の構造体が得られる。その後、ビア（６５０）の露出した底面上に金属パッド（６０９）（例えば、Ｃｒ／Ｃｕ ＢＬＭ）及びＣ４（６１０）はんだボール（例えば、Ｐｂ／Ｓｎはんだ）を堆積させてもよく、その結果、図５８に示されるシリコン・キャリア構造体が得られる。機械的キャリアは、どのような機械的ハンドラを使用したかに応じて、適切なクリーニングを用いた接着剤のレーザ剥離によって、又は熱剥離若しくはＩＲ剥離によって、除去することができる。
上述の方法は、ブラインド・ビア・ホール、貫通ビア・ホール、又は金属コンタクトを有するビア・ホールからの高歩留の電気的貫通ビア相互接続を備えたシリコン・キャリアを構築するための本発明の例示的な実施形態を説明するためのものである。上述の例示的な方法は、トランジスタの製造、デカップリング・コンデンサ、又は能動及び受動集積回路と、コンポーネントと配線との任意の組み合わせのための前工程（ＦＥＯＬ）処理のような他の製造ステップを実行することができる。金属構造体に接し、所望の垂直方向の電気集積化を支えるビアを有する例示的なキャリア構造体は、能動回路に対する空間の影響を最小化することができ、増加した配線チャネル及び／又はデカップリング・コンデンサのような受動密度を支持することができる。例示的な方法は、貫通ビアを有する堅牢な機械的キャリア構造体の形成を支持することができ、これは、ウェハ処理において４００℃を上回る処理を含むウェハ処理に耐えることができ、銅とシリコン酸化物、タングステンとシリコン酸化物との間の熱膨張係数の導体−誘電体の不一致に耐えることができ（又は同様の、導体、絶縁材、ライナと半導体との間、例えば、これらに限定されるものではないが、銅、ニッケル、モリブデン、金等とシリコン酸化物、シリコン窒化物等、タンタル、窒化タンタル、チタン、窒化チタン、シリコンＳｉＧｅ、ＧａＡｓ等との間）、その一方で、低コストでシリコン電気構造体全体を処理することが可能である。
本明細書では例証の目的で添付図面を参照して例示的な実施形態を記載したが、本発明がそれらのそのとおりの実施形態に限定されるものではないこと、及び当業者であれば、本発明の範囲から逸脱することなく種々の他の変更及び修正を本明細書に加えることができることを理解すべきである。
本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを製造するための方法を概略的に示す。 本発明の別の例示的な実施形態による、貫通ビア相互接続を有するシリコン・キャリアを用いて構築されたチップ・パッケージの概略的な側面図である。
符号の説明
２０：ＳＯＰモジュール
３０：電気回路基板
４０：チップ・レベル・パッケージ
４１：シリコンＩＣチップ
４２、４７、５３：コンタクト・アレイ
４３：シリコン・キャリア
４４：多層金属層
４５：シリコン基板
４６：導電性貫通ビア
５０：システム・レベル・パッケージ
５１：基板
５４：熱ハット
５５：パッケージ・リッド
１００、２００、３００、４００、５００、６００：半導体ウェハ
１０１、６０１：環状トレンチ
１０２、６０２：内部コア
１０３、１０９、２０２、３０１、３０３、４０２、５０２、６０３、６０６：誘電体層（絶縁層）
１０４、２０１、３０２、４０１、５０１：ビア・ホール
１０５、２０４、３０４、４０３、５０３、６０８：バリア／接着層（又はライナ層）
１０６、２０６、３０６、４０９、６０７：導電性内部コア
１０７、２０５、３０５、４０８、５０４：金属層
１１０、２０８、３０８、４１１、５０７、６０４、６０９：金属パッド
１１１、２０９、３０９、４１２、５０８、６１０：Ｃ４はんだボール
１５０、２５０、３５０、４５０、５５０、６５０：貫通ビア
２０３、４０７：キャリア・ウェハ
４０４：犠牲材料

Claims (3)

  1. 半導体基板内に導電性ビア構造体を製造する方法であって、
    前記半導体基板の第１表面上の開放端部と、その上に形成された絶縁層を有する内側側壁表面と、閉鎖端部とを含むビア・ホールを半導体基板内に形成するステップであって、前記閉鎖端部は、前記ビア・ホールの前記閉鎖端部の表面上に形成されたシード層を提供する第１導電性材料を有する、ステップと、
    第２導電性材料で前記ビア・ホールを充填して、電気めっきプロセスを用いて導電性ビアを形成するステップであって、前記電気めっきプロセスにおいてめっきが前記ビア・ホールの前記閉鎖端部の前記表面上の前記シード層から始まり、前記ビア・ホールの前記開放端部の方向に進行するように、めっき電流が前記ビア・ホールの前記閉鎖端部の前記表面を通してのみ流される、ステップと、
    前記導電性ビアの各々の端部への電気コンタクトを形成するステップと、
    を含み、
    前記ビア・ホールを形成する前記ステップは、
    前記第１表面と前記第１表面の反対側の基板の第２表面とによって画定された前記基板の厚さより小さい、前記基板の前記第１表面の下方の深さｄまで、前記半導体基板の前記第１表面内に環状トレンチをエッチングするステップであって、前記環状トレンチは、基板材料の内部コアを取り囲む、ステップと、
    第１絶縁層を形成して、前記環状トレンチを充填し、かつ第１絶縁材料で前記基板の前記第１表面を覆うステップと、
    前記基板の前記第１表面上に形成された前記第１絶縁層をパターン形成して、前記基板材料の内部コアを露出させるステップと、
    前記基板の前記第１表面の下方の前記深さｄまで前記基板材料の前記内部コアをエッチングして、前記ビア・ホールを形成するステップであって、前記側壁表面上の前記絶縁層は、前記第１絶縁材料によって形成され、前記ビア・ホールの前記閉鎖端部表面は、基板材料によって画定される、ステップと、
    前記第１絶縁層及び前記閉鎖端部表面を覆って共形の導電性ライナを形成するステップであって、前記導電性ライナは、前記シード層として機能する前記第１導電性材料を含む、ステップとを含み、
    前記ビア・ホールを充填する前記ステップは、
    前記第１表面の反対側の前記半導体基板の前記第２表面上に電気コンタクトを形成するステップと、
    前記めっき電流を前記電気コンタクトに印加して前記電気めっきプロセスを行い、銅材料で前記ビア・ホールを充填するステップと、
    を含み、
    前記第１絶縁層は、めっき電流が前記基板の前記第１表面及び前記基板の側壁を通って前記基板から流出することを妨げる、
    方法。
  2. 前記基板の前記第２表面に凹部を設けて、前記側壁の絶縁層と前記ビア・ホールの前記閉鎖端部に形成された導電性ライナ層とを露出させるステップと、
    前記基板の前記凹部が設けられた前記第２表面上に第２絶縁層を形成するステップと、
    をさらに含む、請求項１に記載の方法。
  3. 前記導電性ビアは、前記第１表面と前記第１表面の反対側の前記基板の第２表面との間に延びる貫通ビア構造体であり、前記貫通ビア構造体の幅又は直径は、０．５ミクロンから１０ミクロンまでであり、前記貫通ビア構造体の高さは、１０ミクロンより小さい又は３００ミクロンより大きい、請求項１又は２に記載の方法。
JP2007330072A 2007-01-05 2007-12-21 半導体基板内に導電性ビア構造体を製造する方法 Expired - Fee Related JP5274004B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/620,423 2007-01-05
US11/620,423 US7863189B2 (en) 2007-01-05 2007-01-05 Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density

Publications (2)

Publication Number Publication Date
JP2008172223A JP2008172223A (ja) 2008-07-24
JP5274004B2 true JP5274004B2 (ja) 2013-08-28

Family

ID=39593544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007330072A Expired - Fee Related JP5274004B2 (ja) 2007-01-05 2007-12-21 半導体基板内に導電性ビア構造体を製造する方法

Country Status (3)

Country Link
US (1) US7863189B2 (ja)
JP (1) JP5274004B2 (ja)
CN (1) CN101217118B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12004295B2 (en) 2020-12-03 2024-06-04 Corning Incorporated Articles including metallized vias

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645701B2 (en) * 2007-05-21 2010-01-12 International Business Machines Corporation Silicon-on-insulator structures for through via in silicon carriers
JP5193503B2 (ja) * 2007-06-04 2013-05-08 新光電気工業株式会社 貫通電極付き基板及びその製造方法
US7838424B2 (en) * 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US8546255B2 (en) * 2007-08-02 2013-10-01 Advanced Semiconductor Engineering, Inc. Method for forming vias in a semiconductor substrate and a semiconductor device having the semiconductor substrate
TWI387019B (zh) * 2007-08-02 2013-02-21 Advanced Semiconductor Eng 在基材上形成穿導孔之方法
JP2009090429A (ja) * 2007-10-10 2009-04-30 Disco Abrasive Syst Ltd マイクロマシンデバイスの加工方法
US7741153B2 (en) * 2007-10-30 2010-06-22 International Business Machines Corporation Modular chip integration techniques
US7892885B2 (en) * 2007-10-30 2011-02-22 International Business Machines Corporation Techniques for modular chip fabrication
KR101374338B1 (ko) * 2007-11-14 2014-03-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그 제조방법
TWI365483B (en) * 2007-12-04 2012-06-01 Advanced Semiconductor Eng Method for forming a via in a substrate
US8049310B2 (en) * 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
US7977799B2 (en) * 2008-04-30 2011-07-12 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Planar packageless semiconductor structure with via and coplanar contacts
US8853830B2 (en) * 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US7968460B2 (en) 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8288872B2 (en) * 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
KR101025013B1 (ko) * 2008-08-20 2011-03-25 한국전자통신연구원 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법
WO2010041165A1 (en) * 2008-10-10 2010-04-15 Nxp B.V. Method of plating through wafer vias in a wafer for 3d packaging
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
KR101104962B1 (ko) * 2008-11-28 2012-01-12 한국전자통신연구원 관통 비아 제조 방법
KR20100064108A (ko) * 2008-12-04 2010-06-14 주식회사 동부하이텍 반도체 소자의 슈퍼 콘택 형성 방법
US20100200957A1 (en) * 2009-02-06 2010-08-12 Qualcomm Incorporated Scribe-Line Through Silicon Vias
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
EP2224469A3 (en) * 2009-02-25 2015-03-25 Imec Method for etching 3d structures in a semiconductor substrate, including surface preparation
TWI380421B (en) * 2009-03-13 2012-12-21 Advanced Semiconductor Eng Method for making silicon wafer having through via
US8344513B2 (en) 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via
US8263492B2 (en) * 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
US9799562B2 (en) 2009-08-21 2017-10-24 Micron Technology, Inc. Vias and conductive routing layers in semiconductor substrates
US8471156B2 (en) * 2009-08-28 2013-06-25 Advanced Semiconductor Engineering, Inc. Method for forming a via in a substrate and substrate with a via
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US8252682B2 (en) * 2010-02-12 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for thinning a wafer
US20110204517A1 (en) * 2010-02-23 2011-08-25 Qualcomm Incorporated Semiconductor Device with Vias Having More Than One Material
KR101825149B1 (ko) 2010-03-03 2018-02-02 조지아 테크 리서치 코포레이션 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
US8518815B2 (en) * 2010-07-07 2013-08-27 Lam Research Corporation Methods, devices, and materials for metallization
JP5821284B2 (ja) * 2011-05-30 2015-11-24 セイコーエプソン株式会社 配線基板、赤外線センサー及び貫通電極形成方法
US8791009B2 (en) 2011-06-07 2014-07-29 International Business Machines Corporation Method of forming a through-silicon via utilizing a metal contact pad in a back-end-of-line wiring level to fill the through-silicon via
CN102820268B (zh) * 2011-06-10 2016-01-20 华进半导体封装先导技术研发中心有限公司 键合结构及其制备方法
CN102832161B (zh) * 2011-06-13 2014-10-01 中芯国际集成电路制造(上海)有限公司 用于形成硅通孔的方法
US8587120B2 (en) * 2011-06-23 2013-11-19 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure over seed layer on contact pad of semiconductor die without undercutting seed layer beneath interconnect structure
US8487425B2 (en) 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
US8531035B2 (en) * 2011-07-01 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect barrier structure and method
US8703572B2 (en) 2011-10-10 2014-04-22 International Business Machines Corporation Embeded DRAM cell structures with high conductance electrodes and methods of manufacture
US8962474B2 (en) 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via
US8809191B2 (en) * 2011-12-13 2014-08-19 Stats Chippac, Ltd. Semiconductor device and method of forming UBM structure on back surface of TSV semiconductor wafer
CN102569251B (zh) * 2012-02-22 2014-07-02 华进半导体封装先导技术研发中心有限公司 三维封装用金属间化合物填充的垂直通孔互连结构及制备方法
TWI517274B (zh) * 2012-03-21 2016-01-11 矽品精密工業股份有限公司 晶圓級半導體封裝件之製法及其晶圓級封裝基板之製法
US8956973B2 (en) * 2012-03-27 2015-02-17 International Business Machines Corporation Bottom-up plating of through-substrate vias
CN103377984A (zh) * 2012-04-16 2013-10-30 上海华虹Nec电子有限公司 硅通孔背面导通的制造工艺方法
US20130277810A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Singapore Pte. Ltd. Method for forming heat sink with through silicon vias
US8921203B2 (en) 2012-04-27 2014-12-30 Freescale Semiconductor, Inc. Method of forming an integrated circuit having varying substrate depth
US9070698B2 (en) * 2012-11-01 2015-06-30 International Business Machines Corporation Through-substrate via shielding
NL2009757C2 (en) * 2012-11-05 2014-05-08 Micronit Microfluidics Bv Method for forming an electrically conductive via in a substrate.
US9123780B2 (en) * 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
JP6062254B2 (ja) * 2013-01-15 2017-01-18 株式会社ディスコ ウエーハの加工方法
EP2905611B1 (en) * 2014-02-06 2018-01-17 ams AG Method of producing a semiconductor device with protruding contacts
US9318466B2 (en) * 2014-08-28 2016-04-19 Globalfoundries Inc. Method for electronic circuit assembly on a paper substrate
WO2016073658A1 (en) * 2014-11-05 2016-05-12 Corning Incorporated Bottom-up electrolytic via plating method
US9666514B2 (en) 2015-04-14 2017-05-30 Invensas Corporation High performance compliant substrate
US10074594B2 (en) * 2015-04-17 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US9812354B2 (en) * 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
US9630836B2 (en) * 2015-09-30 2017-04-25 Mems Drive, Inc. Simplified MEMS device fabrication process
JP2016029731A (ja) * 2015-10-02 2016-03-03 セイコーエプソン株式会社 回路基板及びセンサー
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
US9786593B1 (en) * 2016-04-11 2017-10-10 Nanya Technology Corporation Semiconductor device and method for forming the same
CN105742274B (zh) * 2016-04-27 2018-12-25 中国电子科技集团公司第十三研究所 芯片封装用垂直过渡连接器、基板结构及制作方法
US10130302B2 (en) 2016-06-29 2018-11-20 International Business Machines Corporation Via and trench filling using injection molded soldering
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10475692B2 (en) * 2017-04-07 2019-11-12 Globalfoundries Inc. Self aligned buried power rail
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10096516B1 (en) * 2017-08-18 2018-10-09 Applied Materials, Inc. Method of forming a barrier layer for through via applications
US10229864B1 (en) * 2017-09-14 2019-03-12 Northrop Grumman Systems Corporation Cryogenic integrated circuit having a heat sink coupled to separate ground planes through differently sized thermal vias
US10319654B1 (en) * 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
US10946380B2 (en) 2018-01-19 2021-03-16 International Business Machines Corporation Microfluidic chips for particle purification and fractionation
US11458474B2 (en) * 2018-01-19 2022-10-04 International Business Machines Corporation Microfluidic chips with one or more vias
US20190226953A1 (en) 2018-01-19 2019-07-25 International Business Machines Corporation Microscale and mesoscale condenser devices
US10917966B2 (en) 2018-01-29 2021-02-09 Corning Incorporated Articles including metallized vias
US11440002B2 (en) 2018-10-23 2022-09-13 International Business Machines Corporation Microfluidic chips with one or more vias filled with sacrificial plugs
US11004763B2 (en) 2018-12-20 2021-05-11 Northrop Grumman Systems Corporation Superconducting device with multiple thermal sinks
DE102019107760A1 (de) * 2019-03-26 2020-10-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer verbindungsstruktur und halbleiterbauelement
US11522118B2 (en) 2020-01-09 2022-12-06 Northrop Grumman Systems Corporation Superconductor structure with normal metal connection to a resistor and method of making the same
CN111883541A (zh) * 2020-06-30 2020-11-03 复旦大学 一种用于三维封装的soi有源转接板及其制备方法
US11304298B2 (en) * 2020-09-02 2022-04-12 Timothy Leigh LeClair Coaxial thru-via conductor configurations in electronic packaging substrates
CN112234330B (zh) * 2020-12-16 2021-07-13 中国电子科技集团公司第九研究所 硅-旋磁铁氧体嵌套结构及其制作方法
US11942398B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having at least one via including concave portions on sidewall

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1933731C3 (de) 1968-07-05 1982-03-25 Honeywell Information Systems Italia S.p.A., Caluso, Torino Verfahren zum Herstellen einer integrierten Halbleiterschaltung
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US5039628A (en) 1988-02-19 1991-08-13 Microelectronics & Computer Technology Corporation Flip substrate for chip mount
US5024966A (en) 1988-12-21 1991-06-18 At&T Bell Laboratories Method of forming a silicon-based semiconductor optical device mount
US5506755A (en) 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
US5854534A (en) 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
US5391917A (en) 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
JPH07193184A (ja) 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
GB2288286A (en) 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
KR0134648B1 (ko) 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
TW373308B (en) 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
US5608262A (en) 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection
US5646067A (en) 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5763947A (en) 1996-01-31 1998-06-09 International Business Machines Corporation Integrated circuit chip package having configurable contacts and a removable connector
US6046499A (en) 1996-03-27 2000-04-04 Kabushiki Kaisha Toshiba Heat transfer configuration for a semiconductor device
DE19632200C2 (de) 1996-08-09 2002-09-05 Bosch Gmbh Robert Multichipmodul
US5798563A (en) 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JP2914342B2 (ja) 1997-03-28 1999-06-28 日本電気株式会社 集積回路装置の冷却構造
US5942795A (en) 1997-07-03 1999-08-24 National Semiconductor Corporation Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly
US5869894A (en) 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
US6002178A (en) 1997-11-12 1999-12-14 Lin; Paul T. Multiple chip module configuration to simplify testing process and reuse of known-good chip-size package (CSP)
US6052287A (en) 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6064113A (en) 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6049465A (en) 1998-09-25 2000-04-11 Advanced Micro Devices, Inc. Signal carrying means including a carrier substrate and wire bonds for carrying signals between the cache and logic circuitry of a microprocessor
US6081026A (en) 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US6268660B1 (en) 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6221769B1 (en) 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
US6284653B1 (en) 2000-10-30 2001-09-04 Vanguard International Semiconductor Corp. Method of selectively forming a barrier layer from a directionally deposited metal layer
JP2003289073A (ja) 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
JP2004207319A (ja) * 2002-12-24 2004-07-22 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板及び電子機器
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2006108244A (ja) * 2004-10-01 2006-04-20 Sharp Corp 半導体装置の製造方法
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
WO2007054867A2 (en) * 2005-11-08 2007-05-18 Nxp B.V. Producing a covered through substrate via using a temporary cap layer
JP3938195B1 (ja) * 2005-12-22 2007-06-27 松下電工株式会社 ウェハレベルパッケージ構造体の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12004295B2 (en) 2020-12-03 2024-06-04 Corning Incorporated Articles including metallized vias

Also Published As

Publication number Publication date
CN101217118A (zh) 2008-07-09
CN101217118B (zh) 2011-10-12
US20080164573A1 (en) 2008-07-10
JP2008172223A (ja) 2008-07-24
US7863189B2 (en) 2011-01-04

Similar Documents

Publication Publication Date Title
JP5274004B2 (ja) 半導体基板内に導電性ビア構造体を製造する方法
US11264345B2 (en) Conductive barrier direct hybrid bonding
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
US9881904B2 (en) Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
US8592310B2 (en) Methods of manufacturing a semiconductor device
TWI553824B (zh) 具有再分配線的堆疊式積體電路以及其形成方法
US9087878B2 (en) Device with through-silicon via (TSV) and method of forming the same
US8390125B2 (en) Through-silicon via formed with a post passivation interconnect structure
US8501587B2 (en) Stacked integrated chips and methods of fabrication thereof
US8394715B2 (en) Method of fabricating coaxial through-silicon via
JP5271985B2 (ja) 集積回路構造
TWI416692B (zh) 半導體裝置及其製造方法
JP2014517547A (ja) 集積回路構造、集積回路、および堅牢なｔｓｖ構造を形成する方法
KR102511808B1 (ko) 반도체 디바이스 및 제조 방법
TWI344685B (en) An integrated circuit device and a process for forming the same
Sordo et al. Through Silicon Vias in MEMS packaging, a review
KR20230155970A (ko) 패키징된 반도체 디바이스 및 그 형성 방법
KR20110078186A (ko) 시스템 인 패키지 제조 방법
KR20090017823A (ko) 시스템 인 패키지의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130402

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130514

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees