JP5262981B2 - ラッチ装置及びラッチ方法 - Google Patents

Description

本発明は、電源電圧の急激な変動が発生する場合にデータをラッチする、ラッチ装置及びラッチ方法に関する。

電源配線が外部の負荷によって影響を受けた場合（例えば、電気的な干渉、負荷の急変、他の回路のスイッチングなど）、その電源配線によって供給される電源電圧に急激な変動が発生することがある。そのように急激に変動した電源電圧は、回路にリセットが発生するリセット電圧、グランドの電位、更には回路の最低定格電位以下に、低下するおそれがある。その結果、システムの重要なデータ（例えば、レジスタ値など）が破壊されることがある。

集積回路（以下、「ＩＣ」という）の動作に必要なＩＣ上のデータの破壊を防ぐために、電源電圧の急激な変動に対するバックアップ回路を設けることがある。バックアップ回路を設けることによって、データを自動的に復旧させることができる。例えば、オフチップでの解決策として、バックアップ電源用バッテリが使用され、オンチップでの解決策として、電源電圧の低下を検出するコンパレータとバックアップ電源用キャパシタが使用されている。

また、電源の供給が遮断されるとき第１のラッチ回路の記憶データを転送回路を介して第２のラッチ回路に退避させることによって、ＩＣ上のデータの破壊を防ぐことができる（例えば、特許文献１参照）。

特開２００８−７８７５４号公報

しかしながら、上述の従来技術では、ＩＣでのデータラッチタイミングと電源電圧の急激な変動のタイミングが一致した場合、バックアップ回路があったとしても、データのラッチを正しく行うことができないおそれがある。そのため、ラッチ結果が不安定になる。

そこで、本発明は、ラッチと電源電圧の急激な変動が同時に発生しても、ラッチ結果が不安定になることを防止する、ラッチ装置及びラッチ方法の提供を目的とする。

上記目的を達成するため、本発明に係るラッチ装置は、
電源配線に接続された整流素子と、
前記整流素子の順方向側に接続されたキャパシタと、
前記キャパシタのキャパシタ電圧で動作し、第１のラッチ信号に従って、入力データをラッチする第１のラッチ回路と、
前記第１のラッチ信号よりも遅延した第２のラッチ信号をローパスフィルタに通すことにより生成された第３のラッチ信号を出力するフィルタ回路と、
前記電源配線の電源電圧の低下が検出されることにより前記第２のラッチ信号を無効化する無効化回路と、
前記キャパシタ電圧で動作し、前記第３のラッチ信号に従って、前記第１のラッチ回路の出力データをラッチする第２のラッチ回路とを備えている。

また、上記目的を達成するため、本発明に係るラッチ方法は、
電源配線に接続された整流素子の順方向側に接続されたキャパシタのキャパシタ電圧で動作する第１のラッチ回路に、第１のラッチ信号を入力することにより、入力データをラッチする第１のステップと、
前記第１のラッチ信号よりも遅延した第２のラッチ信号をローパスフィルタに通すことにより第３のラッチ信号を生成する第２のステップと、
前記電源配線の電源電圧の低下が検出されることにより前記第２のラッチ信号を無効化する第３のステップと、
前記キャパシタ電圧で動作する第２のラッチ回路に、前記第３のラッチ信号を入力することにより、前記第１のラッチ回路の出力データをラッチする第４のステップとを有している。

本発明によれば、ラッチと電源電圧の急激な変動が同時に発生しても、ラッチ結果が不安定になることを防ぐことができる。

本発明に係るラッチ装置の実施形態である電源電圧変動対策回路１００の構成図である。 ＤＩＮ，ＷＲ１，ＷＲ２，ＤＯＵＴについてのタイムチャートである。 フィルタ回路Ｆ１の具体例である。 １又は０にプリセット可能なデータ保持レジスタの構成図である。 本発明の実施例である。 電源電圧変動対策回路１００の、通常状態におけるラッチ方法を示すタイミングチャートである。 電源電圧変動対策回路１００の、ラッチ信号ＷＲ１の立ち上がりエッジに電源電圧の急激な変動が生じた場合のラッチ方法を示すタイミングチャートである。 電源電圧変動対策回路１００の、ラッチ信号ＷＲ１の立ち上がりエッジからラッチ信号ＷＲ２の立ち上がりエッジまでの期間に電源電圧の急激な変動が生じた場合のラッチ方法を示すタイミングチャートである。 電源電圧変動対策回路１００の、ラッチ信号ＷＲ２の立ち上がりエッジからラッチ信号ＷＲ１の立ち上がりエッジまでの期間に電源電圧の急激な変動が生じた場合のラッチ方法を示すタイミングチャートである。 電源電圧変動対策回路１００の、ラッチ信号ＷＲ２の立ち上がりエッジに電源電圧の急激な変動が生じたときに電源電圧がラッチ信号ＷＲ２の立ち上がりタイミングよりも先に低下した場合のラッチ方法を示すタイミングチャートである。 電源電圧変動対策回路１００の、ラッチ信号ＷＲ２の立ち上がりエッジに電源電圧の急激な変動が生じたときに電源電圧がラッチ信号ＷＲ２の立ち上がりタイミングよりも遅れて低下した場合のラッチ方法を示すタイミングチャートである。 図１のトランジスタＱＤをＮチャンネル型トランジスタに置き換えた場合のバックアップ電源回路である。 図１のトランジスタＱＤをダイオードに置き換えた場合のバックアップ電源回路である。 図１の抵抗素子Ｒ１をＰチャンネル型トランジスタに置き換えた場合のバックアップ電源回路である。 図１の抵抗素子Ｒ１をＮチャンネル型トランジスタに置き換えた場合のバックアップ電源回路である。

以下、本発明に係るラッチ装置の実施形態である電源電圧変動対策回路の構成とその機能について説明する。電源電圧変動対策回路は、回路に保持されているデータを電源電圧の急激な変動から保護するための回路であって、ＩＣチップ上に形成されている。電源電圧変動対策回路は、電源電圧の急激な変動（例えば、変動時間：数μ秒〜数十μ秒、電圧低下量：回路のリセット電圧以下又はグランド電圧以下）がラッチタイミングに発生しても、回路に保持されているデータを保護する。

図１は、本発明に係るラッチ装置の実施形態である電源電圧変動対策回路１００の構成図である。電源電圧変動対策回路１００は、主な構成として、トランジスタＱＤと、キャパシタＣ１と、ラッチ回路Ｄ１と、フィルタ回路Ｆ１と、ＡＮＤ回路Ｎ１と、ラッチ回路Ｄ２とを備えている。また、電源電圧変動対策回路１００は、抵抗素子Ｒ１を備えてもよい。

Ｑ１，Ｃ１，Ｒ１によって構成される回路は、電源電圧変動対策回路全体に対するバックアップ電源電圧ＶＤＤ２を生成する。Ｄ１とＤ２は、それぞれ第１のラッチ回路と第２のラッチ回路である。ＷＲ１は、ラッチ回路Ｄ１に対する第１のラッチ信号であり、ＷＲ２は、ラッチ回路Ｄ２に対する第２のラッチ信号である。ＤＩＮは、入力データであり、ＤＯＵＴは、出力データである。Ｎ１は、電源電圧ＶＤＤの低下を検出するＡＮＤ回路である。Ｆ１は、ラッチ回路Ｄ２に対するラッチ信号ＷＲ２Ｅのノイズと電源電圧の急激な変動の影響を除去するローパスフィルタである。

電源電圧変動対策回路１００の各構成について、更に詳細に説明する。

トランジスタＱＤは、電源電圧ＶＤＤを供給するための電源配線に接続された整流素子である。図１に示されるトランジスタＱＤは、Ｐチャンネル型である。具体例として、ＰチャンネルＭＯＳＦＥＴが挙げられる。トランジスタＱＤのゲートとドレインが電源電圧ＶＤＤに接続され、トランジスタＱＤのソースがキャパシタＣ１に接続されている。このように電源配線とキャパシタとの間に設けられたトランジスタＱＤは、電源電圧ＶＤＤ側からキャパシタＣ１側への方向を順方向とする整流素子として機能する。電源電圧ＶＤＤがキャパシタＣ１のキャパシタ電圧ＶＤＤ２（すなわち、バックアップ電源電圧ＶＤＤ２）に比べて高い場合には、順方向に電流が流れることによりキャパシタＣ１は充電される。逆に、電源電圧ＶＤＤがキャパシタ電圧ＶＤＤ２に比べて低い場合には、トランジスタＱＤは、キャパシタＣ１側から電源電圧ＶＤＤ側への方向に電流が流れることを遮断する。つまり、トランジスタＱＤは、通常はキャパシタＣ１に電圧を供給し、電源電圧が低下した場合にはキャパシタＣ１を電源電圧の低下から分離する。

なお、図１２に示されるように、図１に示されるトランジスタＱＤを、Ｎチャンネル型トランジスタに置き換えてもよいし、図１３に示されるように、ダイオードに置き換えてもよい。図示のように接続することによって、いずれの素子も、整流素子として機能する。

キャパシタＣ１は、トランジスタＱＤの順方向側に接続されたオンチップキャパシタであって、電源電圧変動対策回路１００の電源として使用される。キャパシタＣ１の容量は、数十ｐＦであるとよい。

ラッチ回路Ｄ１は、周期的なラッチ信号ＷＲ１に従って、デジタル部からの入力データＤＩＮを保持する。ラッチ回路Ｄ２は、ラッチ信号ＷＲ１に対して位相が遅れたラッチ信号ＷＲ２に基づいて生成されたラッチ信号ＷＲＥ２に従って、ラッチ回路Ｄ１から出力された出力データＤ１ＯＵＴを保持する。ラッチ信号ＷＲ１，ＷＲ２は、周期的なパルスを有するパルス信号である。そして、ラッチ回路Ｄ２から出力された出力データＤ２ＯＵＴは、電源電圧変動対策回路１００の出力値ＤＯＵＴとして、出力される。

図２は、ＤＩＮ，ＷＲ１，ＷＲ２，ＤＯＵＴについてのタイムチャートである。ラッチ信号ＷＲ２は、ラッチ信号ＷＲ１に対して、位相遅れＴｄを有している。

図１において、ＡＮＤ回路Ｎ１は、電源電圧ＶＤＤの低下を検出する検出回路として機能するとともに、ラッチ信号ＷＲ２を無効化する無効化回路として機能する。ＡＮＤ回路Ｎ１は、電源電圧ＶＤＤの低下を検出している期間、ラッチ信号ＷＲ２を無効化する。すなわち、ＡＮＤ回路Ｎ１は、電源電圧ＶＤＤが所定値以下の期間にラッチ信号ＷＲ２を無効化する。ＡＮＤ回路Ｎ１から出力されるレベル信号ＷＲ２Ｄは、ラッチ信号ＷＲ２が無効化されている期間は、ラッチ信号ＷＲ２の入力にかかわらず、Ｌレベルに固定される。ＡＮＤ回路Ｎ１は、電源電圧ＶＤＤの低下が検出されていない場合（ラッチ信号ＷＲ２が無効化されていない場合）、ラッチ信号ＷＲ２をそのままスルーして出力する（すなわち、レベル信号ＷＲ２Ｄは、ラッチ信号ＷＲ２に等しい）。

フィルタ回路Ｆ１は、ＡＮＤ回路Ｎ１を経由したラッチ信号ＷＲ２をローパスフィルタで処理することにより生成されたラッチ信号ＷＲ２Ｅ（第３のラッチ信号）を出力する。このローパスフィルタは、ラッチ信号ＷＲ２に対するノイズと電源電圧ＶＤＤの急激な変動の影響を回避するために使用される。

図３は、フィルタ回路Ｆ１の具体例である。フィルタ回路Ｆ１は、ローパスフィルタとしてのＣＲフィルタ（抵抗素子Ｒ２とオンチップキャパシタＣ２によって構成される回路）と、ＣＲフィルタの出力を反転する反転回路Ｉ１と、反転回路Ｉ１の出力を反転する反転回路Ｉ２とを備える。フィルタ回路Ｆ１は、反転回路Ｉ２の出力をラッチ信号ＷＲ２Ｅとして出力する。

図１において、抵抗素子Ｒ１は、電源電圧ＶＤＤの低下のためにキャパシタＣ１の電源電圧によって動作する電源電圧変動対策回路１００の動作可能時間を決定するための放電素子である。トランジスタＱＤの順方向側に接続された抵抗素子Ｒ１は、キャパシタＣ１に並列に接続される。キャパシタＣ１の電荷は抵抗素子Ｒ１によって放電される。抵抗素子Ｒ１の抵抗値とキャパシタＣ１の容量の少なくともいずれかを大きくすることによって、電源電圧変動対策回路１００の動作可能時間を長くすることができる。例えば、通常の電源電圧ＶＤＤのパワーダウン後にデータをできるだけ長く保持したい場合、データを保持したい時間に応じて、抵抗素子Ｒ１の抵抗値とキャパシタＣ１の容量を決定すればよい。例えば、数マイクロ秒から数十マイクロ秒の期間の電源電圧の低下は、急激な変動とみなすとよく、数百マイクロ秒以上の電源電圧の低下は、通常の電源電圧のパワーダウンによる低下とみなせばよい。

なお、図１４に示されるように、図１に示される抵抗素子Ｒ１を、Ｐチャンネル型トランジスタに置き換えてもよいし、図１５に示されるように、Ｎチャンネル型トランジスタに置き換えてもよい。図示のように接続することによって、いずれの素子も、ソース−ドレイン間のダイオードを利用して、放電素子として機能する。また、トランジスタを放電素子として使用する場合、抵抗素子の場合に比べ、レイアウトエリアを小さくすることができる。

図６は、電源電圧変動対策回路１００の、通常状態におけるラッチ方法を示すタイミングチャートである。通常動作状態（すなわち、電源電圧ＶＤＤが正常状態）では、バックアップ電源電圧ＶＤＤ２は電源電圧ＶＤＤからＱ１による損失分を差し引いた電圧に等しい。ラッチ回路Ｄ１は、周期的なラッチ信号ＷＲ１を受信し、ラッチ回路Ｄ２に出力データＤ１ＯＵＴを出力する。ラッチ回路Ｄ２は、ラッチ信号ＷＲ２に基づく周期的なラッチ信号ＷＲ２Ｅを受信し、ラッチ信号ＷＲ２ＥのラッチタイミングでラッチしたデータＤ１ＯＵＴを出力データＤ２ＯＵＴ（ＤＯＵＴ）として出力する。通常動作状態では、電源電圧ＶＤＤの低下が検出されないため、ＡＮＤ回路Ｎ１は、ラッチ信号ＷＲ２を出力データＷＲ２Ｄとしてそのまま出力する。また、ラッチ信号ＷＲ２Ｅのパルス幅は、フィルタ回路Ｆ１を経由するため、ラッチ信号ＷＲ１のパルス幅に比べて長い。

電源電圧の急激な変動が発生した場合、電源電圧ＶＤＤは、グランド電位を基準に、０Ｖやリセット電圧に低下することがある。この場合、トランジスタＱＤはカットオフされ、バックアップ電源ＶＤＤ２は電源電圧ＶＤＤから分離される。その結果、キャパシタＣ１の電荷が電源電圧ＶＤＤ側に漏れない。電源電圧ＶＤＤから分離されたキャパシタＣ１は、電源電圧変動対策回路１００の電源として動作する。

電源電圧の急激な変動の発生タイミングは、ラッチ信号の状態に対して、４つに分類することができる。

（１）ラッチ回路Ｄ１のラッチ信号ＷＲ１の立ち上がりエッジと同時に、電源電圧ＶＤＤの急激な変動が発生（図７参照）
（２）ラッチ回路Ｄ１のラッチ信号ＷＲ１の立ち上がり後からラッチ回路Ｄ２のラッチ信号ＷＲ２の立ち上がりまでの期間に、電源電圧ＶＤＤの急激な変動が発生（図８参照）
（３）ラッチ回路Ｄ２のラッチ信号ＷＲ２の立ち上がりエッジと同時に、電源電圧ＶＤＤの急激な変動が発生（図１０，１１参照）
（４）ラッチ回路Ｄ２のラッチ信号ＷＲ２の立ち上がり後からラッチ回路Ｄ１のラッチ信号ＷＲ１の立ち上がりまでの期間に、電源電圧ＶＤＤの急激な変動が発生（図９参照）
以下、（１）〜（４）のそれぞれのタイミングで電源電圧ＶＤＤの変動が発生した場合の電源電圧変動対策回路１００の動作について説明する。

（１）の場合（図７の場合）、ラッチ回路Ｄ１のデータは、入力データＤＩＮが同時に変化しているため、確定することができない。それゆえ、ラッチ回路Ｄ１のデータは保証されない。しかしながら、この場合、ラッチ回路Ｄ２のラッチ信号ＷＲ２（ＷＲ２Ｅ）は、ＡＮＤ回路Ｎ１によって無効化されることによって電源電圧ＶＤＤの急激な変動以降生成されない。そのため、ラッチ回路Ｄ２には、電源電圧ＶＤＤの急激な変動タイミング直前のデータが安定して保持される。

（２）の場合（図８の場合）、ラッチ回路Ｄ２のラッチ信号ＷＲ２（ＷＲＥ２）は、ＡＮＤ回路Ｎ１によって無効化されることによって電源電圧ＶＤＤの急激な変動以降生成されない。そのため、ラッチ回路Ｄ２には、前回受信したラッチ信号ＷＲＥ２によってラッチされたデータが安定して保持される。

（３）の場合（図１０，１１の場合）、ラッチ回路Ｄ１のデータは正常である。

図１０に示されるように、もし、チップ内の遅延のために電源電圧ＶＤＤがラッチ信号ＷＲ２の立ち上がりタイミングよりも先に低下したならば、ＡＮＤ回路Ｎ１によってラッチ信号ＷＲ２は無効化される。そのため、ラッチ信号ＷＲ２Ｅは生成されない。したがって、ラッチ回路Ｄ２には、前回受信したラッチ信号ＷＲＥ２によってラッチされたデータが安定して保持される。

一方、図１１に示されるように、もし、電源電圧ＶＤＤがラッチ信号ＷＲ２の立ち上がりタイミングよりも遅れて低下したならば、ＡＮＤ回路Ｎ１は、電源電圧ＶＤＤの低下を検出するまで、ラッチ信号ＷＲ２をそのまま通過させてしまう。フィルタ回路Ｆ１は、通常、数百ナノ秒以下のショートパルスを抑制又は除去する。

したがって、ＡＮＤ回路Ｎ１を通過したラッチ信号ＷＲ２のパルス幅が、フィルタ回路Ｆ１によって除去できる長さであれば、ラッチ信号ＷＲ２Ｅは生成されない。そのため、ラッチ回路Ｄ２には、前回受信したラッチ信号ＷＲＥ２によってラッチされたデータが安定して保持される。一方、ＡＮＤ回路Ｎ１を通過したラッチ信号ＷＲ２のパルス幅が、フィルタ回路Ｆ１によって除去できない長さであれば、そのラッチ信号ＷＲ２は、有効な信号とみなされ、ラッチ信号ＷＲ２Ｅとしてラッチ回路Ｄ２に受信される。その結果、ラッチ回路Ｄ１から出力された出力データＤ１ＯＵＴは、ラッチ回路Ｄ２に伝送される。すなわち、ラッチ回路Ｄ２は、有効な信号とみなされたラッチ信号ＷＲ２Ｅのエッジで、出力データＤ１ＯＵＴを安定してラッチすることができる。電源電圧ＶＤＤの急激な変動の影響を受けていないため、ラッチ回路Ｄ２には正常なデータ（すなわち、出力データＤ１ＯＵＴ）が伝送されている。

なお、フィルタ回路Ｆ１によって除去可能なラッチ信号ＷＲ２のパルス幅は、例えば、図３に示されたＣＲ回路の定数を調整することによって決定することができる。

（４）の場合（図９の場合）、ラッチ回路Ｄ２は、既に正常なデータを取得している。そして、ラッチ回路Ｄ２は、電源電圧ＶＤＤが正常値に復帰するまで、再度ラッチ信号を受け取ることはない。したがって、ラッチ回路Ｄ２には、前回受信したラッチ信号ＷＲＥ２によってラッチされたデータが安定して保持される。

電源電圧ＶＤＤの急激な変動が発生した後、電源電圧ＶＤＤは通常値に徐々に上昇する。入力データＤＩＮの最新値が準備できていない期間、出力データＤＯＵＴは非常に短い遅延で電源電圧変動対策回路１００から出力される。この期間に出力されるデータは、電源電圧ＶＤＤの急激な変動の間保持されたデータであって、電源電圧ＶＤＤの急激な変動が発生した直前のデータである。

なお、電源電圧ＶＤＤの急激な変動ではなく、本来の電源電圧ＶＤＤの供給停止（例えば、主電源のパワーオフなど）の場合には、電源電圧変動対策回路１００は、電源電圧ＶＤＤの供給停止時点から最初の期間はデータを保持している。しかしながら、キャパシタＣ１の電荷は抵抗素子Ｒ１を介して放電されるため、最終的には、電源電圧変動対策回路１００によって保持されていたデータは、消失する。このように、抵抗素子Ｒ１などの放電素子による放電が可能な構成を設けることによって、本来の電源電圧の供給停止後に再度電源が投入されたときに、その電源電圧の供給停止前の最終値が出力されること（すなわち、誤出力）を防止することができる。

したがって、上述した通り、データラッチタイミング（ラッチ信号が立ち上がるタイミング）と電源電圧が急激に変動するタイミングが一致する場合であっても、第１のラッチ回路に入力されるラッチ信号よりも第２のラッチ回路に入力されるラッチ信号の位相が遅れているので、ラッチ回路に保持されたデータが消失することを回避することができる。

すなわち、ラッチ回路Ｄ１のラッチタイミングで電源電圧の急激な変動が発生した場合、ラッチ回路Ｄ２のラッチ信号は生成されないため、ラッチ回路Ｄ２内のデータは保持されたまま変化しない。

また、ラッチ回路Ｄ２のラッチタイミングで電源電圧の急激な変動が発生した場合、ラッチ回路Ｄ２に対するラッチ信号は、そのラッチ信号のパルス幅が短ければ、フィルタ回路によって全てフィルタされる。そのラッチ信号のパルス幅が長ければ、フィルタ回路によって消失されずに維持するため、ラッチ回路Ｄ１の正常なデータは、フィルタ回路を通過したラッチ信号に従ってラッチ回路Ｄ２に転送される。

なお、２つのラッチ信号間の遅延幅は、電源電圧が急激に変動する時間として想定される最大値よりも長く設定されるとよい。

ところで、ラッチ回路Ｄ１，Ｄ２内のレジスタの初期値は、バックツーバックインバータのコア部のサイズを調整することによって設定される。２つのバックツーバックインバータを構成する複数のトランジスタのゲート幅とゲート長の比を、それらの複数のトランジスタ間でバランスさせるのではなく、アンバランスに設定することによって、ＩＣの電源投入時のレジスタの初期値を所定値（１又は０）に必ず定めることができる。

図４は、ラッチ回路のレジスタのコア部の構成図である。以下に示す通り、各レジスタの初期値をプリセットすることができる。トランジスタＱ１，Ｑ２、Ｑ３，Ｑ４は、データ保持のためのポジティブフィードバックを行うバックツーバックインバータを２つ形成している。一般的に、バランス構造を形成するために、Ｑ１とＱ３のサイズ及びＱ２とＱ４のサイズは等しく設計される。このバランス構造の場合、２つのバックツーバックインバータの入出力値であるＡ，Ｂ点の値は、ランダムな初期値をとる。

一方、本発明では、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のゲートサイズは、トランジスタ間でアンバランスに設定される。例えば、出力端子ＱＯの初期値を１にプリセットしたい場合、以下に示した４つの設定方法のうちのいずれかの方法によって、出力端子ＱＯの初期値を１にプリセットすることができる。
〔設定方法１〕
トランジスタＱ４のゲート幅とゲート長の比をＱ２の比よりも大きく設定し、トランジスタＱ１とＱ３のサイズを等しく設定する。これにより、トランジスタＱ４をオンしやすくすることができる。
〔設定方法２〕
トランジスタＱ３のゲート幅とゲート長の比をＱ１の比よりも小さく設定し、トランジスタＱ２とＱ４のサイズを等しく設定する。これにより、トランジスタＱ１をオンしやすくすることができる。
〔設定方法３〕
トランジスタＱ４のゲート幅とゲート長の比をＱ２の比よりも大きく設定し、トランジスタＱ３の比をＱ１の比よりも小さく設定する。これにより、トランジスタＱ１とＱ４をオンしやすくすることができる。

これらのいずれかの設定方法によって、トランジスタのサイズのバランスは崩れ、Ａ点はＢ点よりも低い方向に傾く。そして、ポジティブフィードバックの作動によって、点Ｂの値は０に収束し点Ａの値は１に収束するため、出力端子ＱＯの初期値を１にプリセットできる。同様に考えて、上述の設定方法で示された比の大小関係を逆にすることによって、出力端子ＱＯの初期値を０にプリセットすることができる。

図５は、本発明を適用したチップの具体例である。低速サンプリングのＡＤコンバータ（ＡＤＣ）は、デジタルロジックであるデジタル制御部によってコントロールされ、電源電圧変動対策回路に対するデータＤＩＮを周期的に生成する。ラッチ信号ＷＲ１とＷＲ２は、タイミングシーケンスに従うデジタルロジックによって生成される。ＡＤＣが１サンプル／ｍｓのレートでデータＤＩＮを出力する場合、電源電圧変動対策回路無しでは最終値を出力ＤＯＵＴに復帰させるためには１ｍｓ必要となる。しかし、本発明によれば、数十μｓで最終値を出力ＤＯＵＴに復帰させることができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、図１，１２〜１５内の各構成部品を互いに置換してもよい。

ＱＤ，Ｑ１〜Ｑ６ トランジスタ
Ｄ１ ラッチ回路
Ｃ１ キャパシタ
Ｒ１、Ｒ２ 抵抗素子
Ｎ１ ＡＮＤ回路
Ｆ１ フィルタ回路
Ｉ１，Ｉ２ 反転回路

Claims (12)

1. 電源配線に接続された整流素子と、
   前記整流素子の順方向側に接続されたキャパシタと、
   前記キャパシタのキャパシタ電圧で動作し、第１のラッチ信号に従って、入力データをラッチする第１のラッチ回路と、
   前記第１のラッチ信号よりも遅延した第２のラッチ信号をローパスフィルタに通すことにより生成された第３のラッチ信号を出力するフィルタ回路と、
   前記電源配線の電源電圧の低下が検出されることにより前記第２のラッチ信号を無効化する無効化回路と、
   前記キャパシタ電圧で動作し、前記第３のラッチ信号に従って、前記第１のラッチ回路の出力データをラッチする第２のラッチ回路とを備える、ラッチ装置。
2. 前記フィルタ回路は、前記ローパスフィルタとしてのＣＲフィルタと、ＣＲフィルタの出力を反転する第１の反転回路と、第１の反転回路の出力を反転する第２の反転回路とを備え、
   前記第２の反転回路の出力に基づいて前記第３のラッチ信号を出力する、請求項１に記載のラッチ装置。
3. 前記キャパシタの電荷を放電する放電素子を前記整流素子の順方向側に備えた、請求項１又は２に記載のラッチ装置。
4. 前記放電素子は、前記キャパシタに並列接続された、請求項３に記載のラッチ装置。
5. 前記放電素子は、抵抗素子である、請求項４に記載のラッチ装置。
6. 前記放電素子は、Ｎチャンネルトランジスタ又はＰチャンネルトランジスタである、請求項４に記載のラッチ装置。
7. 前記電源電圧が前記キャパシタ電圧より高い場合に前記整流素子の順方向に電流が流れることにより前記キャパシタが充電され、前記電源電圧が前記キャパシタ電圧より低い場合に前記整流素子に流れる電流が遮断される、請求項１又は２に記載のラッチ装置。
8. 前記整流素子は、Ｎチャンネルトランジスタ又はＰチャンネルトランジスタである、請求項７に記載のラッチ装置。
9. 前記整流素子は、ダイオードである、請求項７に記載のラッチ装置。
10. 前記第１のラッチ回路と前記第２のラッチ回路は、複数のトランジスタから構成されるバックツーバックインバータを備え、
    前記複数のトランジスタのゲート寸法がアンバランスに設定される、請求項１又は２に記載のラッチ装置。
11. 前記第１のラッチ信号と前記第２のラッチ信号を出力するラッチ信号出力回路を更に備える、請求項１又は２に記載のラッチ装置。
12. 電源配線に接続された整流素子の順方向側に接続されたキャパシタのキャパシタ電圧で動作する第１のラッチ回路に、第１のラッチ信号を入力することにより、入力データをラッチする第１のステップと、
    前記第１のラッチ信号よりも遅延した第２のラッチ信号をローパスフィルタに通すことにより第３のラッチ信号を生成する第２のステップと、
    前記電源配線の電源電圧の低下が検出されることにより前記第２のラッチ信号を無効化する第３のステップと、
    前記キャパシタ電圧で動作する第２のラッチ回路に、前記第３のラッチ信号を入力することにより、前記第１のラッチ回路の出力データをラッチする第４のステップとを有する、ラッチ方法。