JP5255707B2 - 多値ドライバ回路ならびにそれを用いたシングルエンド出力ドライバ回路、差動出力ドライバ回路および試験装置 - Google Patents
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Description
本発明は、伝送線路を介して信号を出力するドライバ回路に関する。
伝送線路を介して接続された半導体デバイスに、多値のレベル信号を送信するために、多値ドライバが利用される。たとえばプッシュプル形式で接続されたPチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)とNチャンネルMOSFETを含むバッファ(インバータ)は、ハイレベルに対応した電圧Vddまたはローレベルに対応した電圧Vssを出力する多値ドライバの代表例である。
図1(a)、(b)は、多値ドライバ回路を模式化した等価回路図およびその動作波形図である。多値ドライバ回路200の出力ポートPoは、伝送線路202を介して図示しないデバイスと接続されている。多値ドライバ回路200は、ハイレベルの電圧VIH、ローレベルの電圧VIL、終端電圧VTTのうち、選択信号s0〜s2に応じたいずれかひとつを選択的に出力する。
多値ドライバ回路200は、セレクタ204と、バッファ206と、出力抵抗Roを含む。セレクタ204には、3個の入力端子(0、1、2)それぞれに3値の電圧VIH、VIL、VTTそれぞれが入力されており、3ビットの選択信号s0〜s2に応じたひとつを選択する。たとえば3値の電圧VIH、VIL、VTTは、図示しないD/Aコンバータなどによって生成される。セレクタ204は、選択信号s0がアサート(ハイレベル)されるとき終端電圧VTTを、選択信号s1がアサートされるときハイレベル電圧VIHを、選択信号s2がアサートされるときローレベル電圧VILを出力する。バッファ206は、セレクタ204により選択された電圧を受け、それを出力抵抗Roを介して伝送線路202へと出力する。
メモリやDSP(Digital Signal Processor)などを試験対象とする半導体試験装置(以下、単に試験装置ともいう)は、DUT(被試験デバイス)に対して多値のテストパターン信号や多値の制御信号を供給するための多値ドライバ回路を備える。
試験装置に使用される多値ドライバは、検査対象のDUTの種類や試験の種類などに応じて、多値のレベル信号それぞれの電圧レベルを任意に調節可能であることが望ましい。また、試験装置以外のアプリケーションにおいても、電圧レベルを任意に調節可能な多値ドライバ回路が望まれている。
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、電圧レベルを調節可能な多値ドライバ回路の提供にある。
本発明のある態様は、伝送線路に対し、K個(Kは2以上の整数)の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路に関する。K個の電圧はそれぞれが(M+Nl)ビット(M、Nlは自然数)の設定データにもとづいて独立に調節可能である。多値ドライバ回路は、伝送線路と接続される出力ポートと、K個の電圧それぞれの設定データの上位Mビットを保持する第1メモリと、K個の電圧それぞれの前記設定データの下位Nlビットを保持する第2メモリと、それぞれが設定データの上位Mビットごとに設けられたM個の第1セレクタであって、それぞれがK個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するM個の第1セレクタと、それぞれが設定データの下位Nlビットごとに設けられたNl個の第2セレクタであって、K個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するNl個の第2セレクタと、それぞれがM個の第1セレクタごとに設けられたM個の第1バッファであって、対応する第1セレクタの出力値に応じた電圧を出力するM個の第1バッファと、それぞれがM個の第1バッファごとに設けられた抵抗値Rを有するM個の第1抵抗であって、それぞれの一端に対応する前記第1バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるM個の第1抵抗と、それぞれがNl個の第2セレクタごとに設けられたNl個の第2バッファであって、対応する第2セレクタの出力値に応じた電圧を出力するNl個の第2バッファと、固定電圧を発生する第3バッファと、それぞれがNl個の第2バッファごとに設けられた抵抗値Rを有するNl個の第2抵抗であって、それぞれの一端に対応する第2バッファの出力電圧が印加されるNl個の第2抵抗と、その一端に第3バッファの出力電圧が印加された抵抗値Rを有する第3抵抗と、Nl個の第2抵抗および第3抵抗に対して、出力ポートを出力とするR−2Rラダーネットワークを形成するように接続されたNl個の第4抵抗と、を備える。
本発明の別の態様も、K個の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路に関する。K個の電圧はそれぞれが(Nu+Nl)ビット(Nu、Nlは自然数)の設定データにもとづいて独立に調節可能である。多値ドライバ回路は、伝送線路と接続される出力ポートと、K個の電圧それぞれの設定データの上位Nuビットを保持する第1メモリと、K個の電圧それぞれの設定データの下位Nlビットを保持する第2メモリと、それぞれが設定データの上位Nuビットごとに設けられたNu個の第1セレクタであって、それぞれがK個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するNu個の第1セレクタと、それぞれが設定データの下位Nlビットごとに設けられたNl個の第2セレクタであって、K個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するNl個の第2セレクタと、2j個(j=0,1,…、Nu−1)ごとにグループ化され、同じグループ内の第1バッファの入力端子が共通に接続されているL個(L=Σj=0:Nu−12j=2Nu−1)の第1バッファであって、j番目のグループに属する2j個の第1バッファは、設定データの下位(j+Nl)ビット目に対応する第1セレクタの出力値に応じた電圧を出力するL個の第1バッファと、それぞれがL個の第1バッファごとに設けられた抵抗値Rを有するL個の第1抵抗であって、それぞれの一端に対応する第1バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるL個の第1抵抗と、それぞれがNl個の第2セレクタごとに設けられたNl個の第2バッファであって、対応する第2セレクタの出力値に応じた電圧を出力するNl個の第2バッファと、それぞれがNl個の第2バッファごとに設けられた抵抗値Rを有するNl個の第2抵抗であって、それぞれの一端に対応する第2バッファの出力電圧が印加されるNl個の第2抵抗と、固定電圧を発生する第3バッファと、その一端に第3バッファの出力電圧が印加された抵抗値Rを有する第3抵抗と、Nl個の第2抵抗および第3抵抗に対して、出力ポートを出力とするR−2Rラダーネットワークを形成するように接続された抵抗値R/2を有するNl個の第4抵抗と、を備える。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様の多値ドライバ回路によれば、電圧レベルを任意に設定できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
(第1の実施の形態)
図2は、第1の実施の形態に係る多値ドライバ回路100の構成を示す回路図である。多値ドライバ回路100は、伝送線路102に対し、K個(Kは2以上の整数)の電圧から選択信号s0〜s(K−1)に応じたひとつを選択的に出力する。以下、K=3の場合を説明するが、本発明はそれに限定されず、任意の個数の電圧に適用することができる。多値ドライバ100を後述のように試験装置に利用する場合、終端電圧VTT、ハイレベル電圧VIH、ローレベル電圧VILのK=3の電圧がしばしば必要となる。あるいは将来の試験装置では、さらに多値の電圧レベルが必要となるであろう。
図2は、第1の実施の形態に係る多値ドライバ回路100の構成を示す回路図である。多値ドライバ回路100は、伝送線路102に対し、K個(Kは2以上の整数)の電圧から選択信号s0〜s(K−1)に応じたひとつを選択的に出力する。以下、K=3の場合を説明するが、本発明はそれに限定されず、任意の個数の電圧に適用することができる。多値ドライバ100を後述のように試験装置に利用する場合、終端電圧VTT、ハイレベル電圧VIH、ローレベル電圧VILのK=3の電圧がしばしば必要となる。あるいは将来の試験装置では、さらに多値の電圧レベルが必要となるであろう。
K個の電圧はそれぞれが(Nu+Nl)ビット(Nu、Nlは自然数)の設定データにもとづいて独立に調節可能である。本実施の形態ではNu=3、Nl=4であり、j番目(0≦j≦K−1)の電圧レベルは、7ビットの設定データDj[6:0]によって規定される。
多値ドライバ回路100は、選択信号s0がアサート(ハイレベル)されるとき、第1の設定データD0に応じた第1電圧V0を出力する。選択信号s1がアサートされるとき、第2の設定データD1に応じた第2電圧V1を出力する。また選択信号s2がアサートされるとき、第3の設定データD2に応じた第3電圧V2を出力する。
なお、選択信号s0〜s2のデータ形式は実施の形態のそれに限定されない。当業者には、3値の電圧を切りかえる場合、選択信号は、少なくとも2ビットで足りることが理解される。
多値ドライバ回路100は、出力ポートPo、テブナン終端回路10、R−2Rラダー回路12、セレクタ回路14、メモリ回路16を備える。
メモリ回路16は、第1メモリMtと第2メモリMrを含む。第1メモリMtは、K個の電圧それぞれを規定する設定データD0〜D2の上位Nu(=3)ビットD0[6:4]、D1[6:4]、D2[6:4]を保持する。第2メモリMrは、K個の電圧それぞれを規定する設定データD0〜D2の下位Nl(=4)ビットD0[3:0]、D1[3:0]、D2[3:0]を保持する。メモリ回路はレジスタやRAM(Random Access Memory)、ROM(Read Only Memory)などで構成すればよい。
セレクタ回路14は、Nu個の第1セレクタSEL10〜2と、Nl個の第2セレクタSEL20〜3を含む。Nu個の第1セレクタSEL10〜2はそれぞれ、設定データD0〜D2の上位NuビットD[Nu+Nl−1:Nl]、すなわちD[6:4]ごとに設けられる。Nu個の第1セレクタSEL10〜2はそれぞれ、K(=3)個の入力端子0〜2を有している。i番目(0≦i≦Nu−1)の第1セレクタSEL1iは、設定データD0〜D2それぞれの下位(i+Nl)ビット目を受け、選択信号s0〜s2に応じたひとつを選択する。具体的にはj番目の選択信号sjがアサートされるとき、j番目の設定データDjのビットデータが選択される。
Nl個の第2セレクタSEL20〜3は、それぞれが設定データD0〜D2の下位NlビットD[Nl−1:0]ごとに設けられる。Nl個の第2セレクタSEL20〜3はそれぞれ、K(=3)個の入力端子0〜2を有している。i番目の(0≦i≦Nl−1)の第2セレクタSEL2iは、設定データD0〜D2それぞれの下位iビット目を受け、選択信号s0〜s2に応じたひとつを選択する。具体的にはj番目の選択信号sjがアサートされるとき、j番目の設定データDjのビットが選択される。
テブナン終端回路10は、L個(L=Σj=0:Nu−12j=2Nu−1)の第1バッファBUF10〜6と、L個の第1抵抗R10〜6を含む。Nu=3のとき、L=1+2+4=7である。以下で説明するように、図2のテブナン終端回路10はバイナリーで重み付けされている。
L個の第1バッファBUF10〜6は、2j個(j=0,1,…、Nu−1)ごとに、具体的には、1個、2個、4個・・・ごとにグループ化されている。そして同じグループ内の第1バッファBUF1の入力端子は共通に接続されている。j番目のグループに属する2j個の第1バッファBUF1は、設定データの下位(j+Nl)ビット目に対応する第1セレクタSEL1jの出力値B[j+Nl]に応じた電圧を出力する。
第1バッファBUF1および後述の第2バッファBUF2は、ハイレベル(1)またはローレベル(0)のデータBを受け、その値に応じた電圧(たとえばVdd、Vssの一方)を出力する。第1バッファBUF1および第2バッファBUF2は、CMOSインバータであってもよいし、直列に接続された偶数個のCMOSインバータを含むCMOSバッファであってもよい。以下では、第1バッファBUF1および第2バッファBUF2は、入力がハイレベルのときVddを、入力がローレベルのときVssを出力するものとする。
L個の第1抵抗R10〜6は、それぞれがL個の第1バッファBUF10〜6ごとに設けられる。第1抵抗R10〜6は等しく抵抗値Rを有する。第1抵抗R10〜6のそれぞれ一端には、対応する第1バッファBUF1の出力電圧が印加され、それぞれの他端は出力ポートPoと接続される。
R−2Rラダー回路12は、Nl個の第2バッファBUF20〜3、第3バッファBUF3、Nl個の第2抵抗R20〜3およびNl個の第4抵抗R40〜3を含む。
Nl個の第2バッファBUF20〜3は、それぞれがNl個の第2セレクタSEL20〜3ごとに設けられ、それぞれ対応する第2セレクタSEL20〜3の出力値B[0]〜B[3]に応じた電圧を出力する。
Nl個の第2バッファBUF20〜3は、それぞれがNl個の第2セレクタSEL20〜3ごとに設けられ、それぞれ対応する第2セレクタSEL20〜3の出力値B[0]〜B[3]に応じた電圧を出力する。
Nl個の第2抵抗R20〜3は、Nl個の第2バッファBUF20〜3ごとに設けられる。第2抵抗R20〜3は等しく抵抗値Rを有する。第2抵抗R20〜3それぞれの一端には、対応する第2バッファBUF20〜3の出力電圧が印加される。
第3バッファBUF3は、固定電圧を発生する。固定電圧はVddまたはVssの一方でよい。第3抵抗R3は抵抗値Rを有し、その一端には、第3バッファBUF3の出力電圧が印加される。
Nl個の第4抵抗R40〜3は、Nl個の第2抵抗R20〜3および第3抵抗R3に対して、出力ポートPoを出力とするR−2Rラダーネットワークを形成するように接続される。Nl個の第4抵抗R40〜3の抵抗値はR/2である。
図3は、図2の第1セレクタおよび第2セレクタの構成例を示す回路図である。第1セレクタSEL1および第2セレクタSEL2(単にセレクタSELと総称する)は、K個の入力端子0〜K−1ごとに設けられたK個のANDゲートAND0〜ANDK−1と、ORゲート20を含む。j番目(0≦j≦K−1)のANDゲートANDjは、j番目の入力信号と、j番目の選択信号sjの論理積を生成する。ORゲート20は、K個のANDゲートAND0〜ANDK−1の出力信号の論理和を生成する。
以上が多値ドライバ回路100の構成である。続いてその動作を説明する。
セレクタ回路14からは、メモリ回路16に格納された設定データD0[6:0]、D1[6:0]、D2[6:0]のうち、選択信号s0〜s2に応じたひとつが出力される。セレクタ回路14から出力される(Nu+Nl)ビットのバイナリデータB[6:0]が表す値は、
B=Σi=0:Nu+Nl−1(2i・B[i]) …(1)
で与えられる。
セレクタ回路14からは、メモリ回路16に格納された設定データD0[6:0]、D1[6:0]、D2[6:0]のうち、選択信号s0〜s2に応じたひとつが出力される。セレクタ回路14から出力される(Nu+Nl)ビットのバイナリデータB[6:0]が表す値は、
B=Σi=0:Nu+Nl−1(2i・B[i]) …(1)
で与えられる。
バイナリデータB[6:0]のうち、テブナン終端回路10に割り当てられる上位Nu(=3)ビットB[6:4]を、BU[Nu−1:0]と表記する。このバイナリデータBU[Nu−1:0]が表す値は、
BU=Σi=0:Nu−1(2i・BU[i]) …(2)
となる。
BU=Σi=0:Nu−1(2i・BU[i]) …(2)
となる。
同様にバイナリデータB[6:0]のうち、R−2Rラダー回路12に割り当てられる下位Nl(=4)ビットB[3:0]を、BL[Nl−1:0]と表記する。このバイナリデータBL[Nl−1:0]が表す値は、
BL=Σi=0:Nl−1(2i・BL[i]) …(3)
となる。
BL=Σi=0:Nl−1(2i・BL[i]) …(3)
となる。
式(1)〜(3)から、式(4)を得る。
B=BL+BU・2Nl …(4)
B=BL+BU・2Nl …(4)
式(9)から明らかなように、図2の多値ドライバ回路100によれば、セレクタ回路14から出力されるバイナリデータB[6:0]が表す値Bに比例した電圧Voutを発生することができる。
なお、数値Bから、バイナリデータB[6:0]の各ビットB[i]は、式(11)から得ることができる。ここでint(x)は、xを越えない最大の整数をとる関数であり、mod(m,n)は、整数mを整数nで割ったあまり、すなわち除余演算を表す。
この多値ドライバ回路100によれば、第1電圧V0〜第3電圧V2に要求される電圧値に応じて、それぞれに対応する設定データD0[6:0]〜D2[6:0]をメモリ回路16に書き込むことにより、各電圧V0〜V2の電圧値を任意に設定することができる。
そしてメモリ回路16に各設定データD0〜D2を書き込んだ後に、選択信号s0〜s2を与えることにより、複数の電圧V0〜V2のうち、選択信号s0〜s2に応じたひとつを多値ドライバ回路100から発生させることができる。
またこの多値ドライバ回路100によれば、メモリ回路16に格納する設定データの個数、ならびに第1セレクタおよび第2セレクタそれぞれの入力端子の個数を増やすことにより、多値ドライバ回路100が発生可能な電圧の個数を増やすことができる。
また、多値ドライバ回路100の電圧精度は、NuおよびNlをそれぞれ何ビットとするかによって設計することができる。言い換えれば、NuおよびNlは、多値ドライバ回路100に要求される精度、回路面積に応じて決めればよい。
また、式(10)の出力インピーダンスZoutが、伝送線路102の特性インピーダンスZ0と一致するように、抵抗Rおよび定数Nuの値を決定することにより、送受信系のインピーダンス整合をとることができる。
(第2の実施の形態)
第1の実施の形態において、テブナン終端回路10はバイナリで重み付けされていた。これに対して、第2の実施の形態ではテブナン終端回路10は重み付けされていない点で相違する。以下では、この相違点を中心に第2の実施の形態に係る多値ドライバ回路100aの構成を説明する。
第1の実施の形態において、テブナン終端回路10はバイナリで重み付けされていた。これに対して、第2の実施の形態ではテブナン終端回路10は重み付けされていない点で相違する。以下では、この相違点を中心に第2の実施の形態に係る多値ドライバ回路100aの構成を説明する。
図4は、第2の実施の形態に係る多値ドライバ回路100aの構成を示す回路図である。テブナン終端回路10aは、M個の第1バッファBUF10〜M−1と、M個の第1抵抗R10〜M−1を含む。M個の第1バッファBUF10〜M−1はそれぞれ、M個の第1セレクタSEL10〜M−1に対応づけられる。M個の第1抵抗R10〜M−1はそれぞれ、M個の第1バッファBUF10〜M−1に対応づけられる。
第1の実施の形態では、第1バッファBUF1および第1抵抗R1の個数Lが、第1セレクタSEL1の個数Nuを用いてL=Σj=0:Nu−12j=2Nu−1で与えられた。これに対して第2の実施の形態では、第1バッファBUF1および第1抵抗R1の個数Mは、第1セレクタSEL1の個数Mと一致している点が異なっている。
i(0≦i≦M−1)番目の第1バッファBUF1iは、対応する第1セレクタSEL1iの出力データB[Nl+i]を受け、その値に応じた電圧(たとえばVdd、Vssの一方)を出力する。
第1抵抗R10〜M−1のそれぞれ一端には、対応する第1バッファBUF1の出力電圧が印加され、それぞれの他端は出力ポートPoと接続される。
多値ドライバ回路100aのその他の構成は図2の多値ドライバ回路100と同様である。続いて多値ドライバ回路100aの動作を説明する。
セレクタ回路14からは、メモリ回路16に格納された設定データD0[6:0]、D1[6:0]、D2[6:0]のうち、選択信号s0〜s2に応じたひとつのデータB[M+Nl−1:0]が出力される。
データB[M+Nl−1:0]のうち、テブナン終端回路10aに割り当てられる上位MビットB[M+Nl−1:Nl]を、T[M−1:0]と表記する。このときMビットのコードT[M−1:0]のうち、値が1であるビットの個数をBUとすれば、
BU=Σi=0:M−1(T[i]) …(12)
となる。なお、コードT[M−1:0]のどのビットから1を入れるかは任意である。たとえば上位ビットから順に、あるいは下位ビットから順に1を割り当てる場合、いわゆるサーモメータコードとなる。
BU=Σi=0:M−1(T[i]) …(12)
となる。なお、コードT[M−1:0]のどのビットから1を入れるかは任意である。たとえば上位ビットから順に、あるいは下位ビットから順に1を割り当てる場合、いわゆるサーモメータコードとなる。
Mの値を、第1の実施の形態における自然数Nuと対応づけて、
M=2Nu−1 …(13)
を満たすように決めた場合、第2の実施の形態においても式(5)〜(10)がそのまま成り立つ。またコードT[M−1:0]の値BUを表すデータがNuビットのバイナリデータで与えられる場合に、式(13)を満たすように自然数Mを選ぶことにより、値BUを表すバイナリデータのすべてのビットを有効に利用することができ、コード効率がよくなる。
M=2Nu−1 …(13)
を満たすように決めた場合、第2の実施の形態においても式(5)〜(10)がそのまま成り立つ。またコードT[M−1:0]の値BUを表すデータがNuビットのバイナリデータで与えられる場合に、式(13)を満たすように自然数Mを選ぶことにより、値BUを表すバイナリデータのすべてのビットを有効に利用することができ、コード効率がよくなる。
図4の多値ドライバ回路100aによっても、図2の多値ドライバ回路100と同様に、セレクタ回路14から出力されるデータB[M+Nl−1:0]に応じた値(BL/2N+BU)/(M+1)に比例した電圧Voutを発生することができる。
図2の回路では、上位データBU[M−1:0]に桁上がりまたは桁下がりが発生するときに、値が変化するビットの個数が大きい。つまりハミング距離が長い。したがって桁上がりや桁下がりに際して、テブナン終端回路10の出力電圧に比較的大きなグリッジが発生するおそれがある。これに対して図4の多値ドライバ回路100aでは、設定データB[M+Nl−1:0]の上位Mビットに対応するコードT[M−1:0]のハミング距離が、バイナリデータである図2の場合に比べて短くなる。したがってテブナン終端回路10aの出力電圧に発生するグリッジを抑制することができる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
第1、第2の実施の形態において、第1バッファおよび第2バッファは、それぞれの出力が独立にハイインピーダンス状態(ディスエーブル状態)に設定可能に構成されてもよい。この場合、すべての第1バッファおよび第2バッファをハイインピーダンス(ディスエーブル)とすれば、多値ドライバ回路100を伝送線路102から完全に切り離すことができる。また、あるバッファをイネーブルとし、その他のバッファをすべてディスエーブル状態とすれば、イネーブルであるバッファに接続される抵抗の抵抗値を個別に測定、評価することが可能となる。このことは、多値ドライバ回路100を設計、製造する上できわめて重要なメリットである。
図5は、その出力がハイインピーダンス状態に設定可能なバッファの構成例を示す回路図である。バッファBUFは、イネーブル端子EN、第1インバータINV1、第2インバータINV2、PチャンネルMOSFETである第1トランジスタM1、NチャンネルMOSEFETである第2トランジスタM2、ORゲート30、ANDゲート32を含む。
イネーブル端子ENには、ハイインピーダンス状態においてネゲート(ローレベル)されるイネーブル信号ENが入力される。第1インバータINV1は、対応するセレクタからのデータAを反転する。第2インバータINV2は、イネーブル信号ENを反転する。第1トランジスタM1および第2トランジスタM2は、第1の電源端子Vddと第2の電源端子Vssの間にプッシュプル形式で直列に接続される。ORゲート30は、第1インバータINV1の出力信号#A(#は論理反転を示す)と第2インバータINV2の出力信号#ENの論理和を生成し、第1トランジスタM1のゲートに印加する。ANDゲート32は、第1インバータINV1の出力信号#Aとイネーブル信号ENの論理積を生成し、第2トランジスタM2のゲートに印加する。
この構成によれば、イネーブル信号ENがネゲート(ローレベル)されるとき、第1トランジスタM1、第2トランジスタM2がともにオフとなりハイインピーダンス状態が実現できる。イネーブル信号ENがアサート(ハイレベル)されるときバッファBUFはイネーブル状態となる。信号Xは、信号Aがハイレベルのとき電圧Vdd、信号Aがローレベルのとき電圧Vssとなる。
第1または第2の実施の形態に係る多値ドライバ回路100(100a)は、CML(Current Mode Logic)形式の送信回路にも利用することができる。
図6は、実施の形態に係る多値ドライバ回路を備える差動出力ドライバ回路300の回路図である。
差動出力ドライバ回路300は、第1出力端子Po1、第2出力端子Po2、差動ドライバ302、多値ドライバ回路100_1、100_2を備える。
第1出力端子Po1、第2出力端子Po2には、差動伝送線路102p、102nが接続される。
差動ドライバ302は、第1トランジスタ304、第2トランジスタ306、定電流源308を含む。第1トランジスタ304および第2トランジスタ306はNチャンネルMOSFETであり、それぞれのドレインは第1出力端子Po1、第2出力端子Po2に接続されている。第1トランジスタ304および第2トランジスタ306のソースは、定電流源308に接続される。第1トランジスタ304のゲートには、送信すべき差動信号PATの一方が、第2トランジスタ306のゲートには、送信すべき差動信号PATの他方が入力される。
第1多値ドライバ回路100_1は、第1トランジスタ304のドレインつまり第1出力端子Po1に、選択信号に応じた電圧を与える。同様に、第2多値ドライバ回路100_2は、第2トランジスタ306のドレインつまり第2出力端子Po2に、選択信号に応じた電圧を与える。多値ドライバ回路100_1、100_2は、図2または図4の多値ドライバ回路100(100a)であり、簡略化して示している。
以上が差動出力ドライバ回路300の構成である。続いてその動作を説明する。差動出力ドライバ回路300は、以下の3つのモードで動作させることができる。
(第1のモード)
差動出力ドライバ回路300は、多値ドライバ回路100_1、100_2が発生した電圧に差動ドライバ302が発生した小振幅信号が重畳された信号を出力する。したがって、多値ドライバ回路100_1、100_2に対する選択信号としてデータ信号を与えることにより、低速で多値信号を送信するとともに、差動ドライバ302によって高速データを送信することができる。
差動出力ドライバ回路300は、多値ドライバ回路100_1、100_2が発生した電圧に差動ドライバ302が発生した小振幅信号が重畳された信号を出力する。したがって、多値ドライバ回路100_1、100_2に対する選択信号としてデータ信号を与えることにより、低速で多値信号を送信するとともに、差動ドライバ302によって高速データを送信することができる。
(第2のモード)
多値ドライバ回路100_1、100_2の出力電圧を一定の電圧に固定してもよい。この場合、多値ドライバ回路100_1、100_2は、単なる50Ω終端器として機能し、差動ドライバ302による高速伝送が実現できる。
多値ドライバ回路100_1、100_2の出力電圧を一定の電圧に固定してもよい。この場合、多値ドライバ回路100_1、100_2は、単なる50Ω終端器として機能し、差動ドライバ302による高速伝送が実現できる。
(第3のモード)
多値ドライバ回路100_1、100_2に対する選択信号としてデータ信号を与えるとともに、差動ドライバ302の定電流源308を停止する。この場合、差動出力ドライバ回路300は、独立した2つのシングルエンドの多値ドライバ回路として機能する。
多値ドライバ回路100_1、100_2に対する選択信号としてデータ信号を与えるとともに、差動ドライバ302の定電流源308を停止する。この場合、差動出力ドライバ回路300は、独立した2つのシングルエンドの多値ドライバ回路として機能する。
図7は、実施の形態に係る多値ドライバ回路を備えるシングルエンド出力ドライバ回路400の回路図である。
シングルエンド出力ドライバ回路400は、出力端子Po、差動ドライバ402、多値ドライバ回路100_1、100_2、100_3を備える。差動ドライバ402の構成は図6の差動ドライバ302と同様である。
第1多値ドライバ回路100_1は、第1トランジスタ404のドレインすなわち出力端子Poに選択信号に応じた電圧を印加する。第2多値ドライバ回路100_2は、第2トランジスタ406のドレインに選択信号に応じた電圧を印加する。第3多値ドライバ回路100_3は、差動ドライバ402に対する負荷バランス用に設けられ、第2トランジスタ406のドレインに選択信号に応じた電圧を印加する。第3多値ドライバ回路100_3は、伝送線路102の先に接続されるデバイスの受信端子の電圧と同程度の電圧を固定的に出力する。
図7のシングルエンド出力ドライバ回路400も、以下の3つのモードで動作させることができる。
(第1のモード)
シングルエンド出力ドライバ回路400は、多値ドライバ回路100_1が発生した電圧に差動ドライバ402が発生した小振幅信号が重畳された信号を出力する。したがって、多値ドライバ回路100_1、100_2に対する選択信号としてデータ信号を与えることにより、低速で多値信号を送信するとともに、差動ドライバ302によって高速データを送信することができる。
シングルエンド出力ドライバ回路400は、多値ドライバ回路100_1が発生した電圧に差動ドライバ402が発生した小振幅信号が重畳された信号を出力する。したがって、多値ドライバ回路100_1、100_2に対する選択信号としてデータ信号を与えることにより、低速で多値信号を送信するとともに、差動ドライバ302によって高速データを送信することができる。
(第2のモード)
多値ドライバ回路100_1、100_2の出力電圧を一定の電圧に固定してもよい。この場合、多値ドライバ回路100_1、100_2は、単なる50Ω終端器として機能し、差動ドライバ402による高速伝送が実現できる。
多値ドライバ回路100_1、100_2の出力電圧を一定の電圧に固定してもよい。この場合、多値ドライバ回路100_1、100_2は、単なる50Ω終端器として機能し、差動ドライバ402による高速伝送が実現できる。
(第3のモード)
多値ドライバ回路100_1に対する選択信号としてデータ信号を与えるとともに、差動ドライバ402の定電流源408を停止する。この場合、シングルエンド出力ドライバ回路400は多値ドライバ回路として機能する。
多値ドライバ回路100_1に対する選択信号としてデータ信号を与えるとともに、差動ドライバ402の定電流源408を停止する。この場合、シングルエンド出力ドライバ回路400は多値ドライバ回路として機能する。
最後に、図2、図4の多値ドライバ回路、あるいは図6、図7のドライバ回路のアプリケーションを説明する。図8は、実施の形態に係るドライバ回路を備える試験装置2の構成を示すブロック図である。
試験装置2は、主としてパターン発生器PG、タイミング発生器TG、波形整形器FC、ドライバDR、タイミングコンパレータTC、論理比較器DCを備える。
パターン発生器PGは、DUT1に対して供給すべきテストパターンを規定するパターンデータDPを発生する。タイミング発生器TGは、パターンデータDPにもとづいて、DUT1に与えるべき信号Voutのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データTPを、所定の周期(以下、レート周期TRATEと称する)ごとに生成する。
波形整形器FCは、パターンデータDPおよびタイミング設定データTPを受け、それに応じたタイミングで値が変化する出力信号FPを生成する。ドライバDRは、上述の実施の形態に係るドライバ回路100、100a、300、400であり、波形整形器FCからの信号FPに応じたレベルを有する電圧VoutをDUT1へと出力する。
タイミングコンパレータTCは、DUT1から出力される信号S2を受け、所定のタイミングごとにその値をラッチする。論理比較器DCは、テストサイクルごとのタイミングコンパレータTCの出力信号を、それぞれに対応する期待値EXPと比較し、一致、不一致を示すパスフェイル信号PASS/FAILを生成する。パスフェイル信号はフェイルメモリFMに格納される。
以上が試験装置2の構成例である。実施の形態に係るドライバ回路100、100a、300、400を、このような試験装置2のドライバDRに適用することにより、DUT1に対して供給する信号のレベルを、DUT1の種類や試験項目に応じて、任意に調節することができる。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
100…多値ドライバ回路、102…伝送線路、Po…出力ポート、10…テブナン終端回路、12…R−2Rラダー回路、14…セレクタ回路、16…メモリ回路、R1…第1抵抗、R2…第2抵抗、R3…第3抵抗、R4…第4抵抗、BUF1…第1バッファ、BUF2…第2バッファ、BUF3…第3バッファ、SEL1…第1セレクタ、SEL2…第2セレクタ、Mt…第1メモリ、Mr…第2メモリ、300…差動出力ドライバ回路、302…差動ドライバ、304…第1トランジスタ、306…第2トランジスタ、308…定電流源、Po1…第1出力端子、Po2…第2出力端子、400…シングルエンド出力ドライバ回路、402…差動ドライバ、404…第1トランジスタ、406…第2トランジスタ、408…定電流源、1…DUT、2…試験装置、PG…パターン発生器、TG…タイミング発生器、FC…波形整形器、DR…ドライバ、TC…タイミングコンパレータ、DC…論理比較器。
本発明は、試験装置に利用できる。
Claims (7)
- 伝送線路に対し、K個(Kは2以上の整数)の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路であって、K個の電圧はそれぞれが(M+Nl)ビット(M、Nlは自然数)の設定データにもとづいて独立に調節可能である多値ドライバ回路であって、
前記伝送線路と接続される出力ポートと、
前記K個の電圧それぞれの前記設定データの上位Mビットを保持する第1メモリと、
前記K個の電圧それぞれの前記設定データの下位Nlビットを保持する第2メモリと、
それぞれが前記設定データの上位Mビットごとに設けられたM個の第1セレクタであって、それぞれが前記K個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するM個の第1セレクタと、
それぞれが前記設定データの下位Nlビットごとに設けられたNl個の第2セレクタであって、前記K個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するNl個の第2セレクタと、
それぞれが前記M個の第1セレクタごとに設けられたM個の第1バッファであって、対応する前記第1セレクタの出力値に応じた電圧を出力するM個の第1バッファと、
それぞれが前記M個の第1バッファごとに設けられた抵抗値Rを有するM個の第1抵抗であって、それぞれの一端に対応する前記第1バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるM個の第1抵抗と、
それぞれが前記Nl個の第2セレクタごとに設けられたNl個の第2バッファであって、対応する前記第2セレクタの出力値に応じた電圧を出力するNl個の第2バッファと、
固定電圧を発生する第3バッファと、
それぞれが前記Nl個の第2バッファごとに設けられた抵抗値Rを有するNl個の第2抵抗であって、それぞれの一端に対応する前記第2バッファの出力電圧が印加されるNl個の第2抵抗と、
その一端に前記第3バッファの出力電圧が印加された抵抗値Rを有する第3抵抗と、
前記Nl個の第2抵抗および前記第3抵抗に対して、前記出力ポートを出力とするR−2Rラダーネットワークを形成するように接続されたNl個の第4抵抗と、
を備えることを特徴とする多値ドライバ回路。 - 伝送線路に対し、K個(Kは2以上の整数)の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路であって、K個の電圧はそれぞれが(Nu+Nl)ビット(Nu、Nlは自然数)の設定データにもとづいて独立に調節可能である多値ドライバ回路であって、
前記伝送線路と接続される出力ポートと、
前記K個の電圧それぞれの前記設定データの上位Nuビットを保持する第1メモリと、
前記K個の電圧それぞれの前記設定データの下位Nlビットを保持する第2メモリと、
それぞれが前記設定データの上位Nuビットごとに設けられたNu個の第1セレクタであって、それぞれが前記K個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するNu個の第1セレクタと、
それぞれが前記設定データの下位Nlビットごとに設けられたNl個の第2セレクタであって、前記K個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するNl個の第2セレクタと、
2j個(j=0,1,…、Nu−1)ごとにグループ化され、同じグループ内の第1バッファの入力端子が共通に接続されているL個(L=2Nu−1)の第1バッファであって、j番目のグループに属する2j個の第1バッファは、前記設定データの下位(j+Nl)ビット目に対応する前記第1セレクタの出力値に応じた電圧を出力するL個の第1バッファと、
それぞれが前記L個の第1バッファごとに設けられた抵抗値Rを有するL個の第1抵抗であって、それぞれの一端に対応する前記第1バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるL個の第1抵抗と、
それぞれが前記Nl個の第2セレクタごとに設けられたNl個の第2バッファであって、対応する前記第2セレクタの出力値に応じた電圧を出力するNl個の第2バッファと、
それぞれが前記Nl個の第2バッファごとに設けられた抵抗値Rを有するNl個の第2抵抗であって、それぞれの一端に対応する前記第2バッファの出力電圧が印加されるNl個の第2抵抗と、
固定電圧を発生する第3バッファと、
その一端に前記第3バッファの出力電圧が印加された抵抗値Rを有する第3抵抗と、
前記Nl個の第2抵抗および前記第3抵抗に対して、前記出力ポートを出力とするR−2Rラダーネットワークを形成するように接続された抵抗値R/2を有するNl個の第4抵抗と、
を備えることを特徴とする多値ドライバ回路。 - 前記第1バッファおよび前記第2バッファは、それぞれの出力が独立にハイインピーダンス状態に設定可能に構成されることを特徴とする請求項1または2に記載の多値ドライバ回路。
- 前記第1バッファおよび前記第2バッファはそれぞれ、
ハイインピーダンス状態においてネゲートされるイネーブル信号を受けるイネーブル端子と、
対応するセレクタからのデータを反転する第1インバータと、
前記イネーブル信号を反転する第2インバータと、
第1の電源端子と第2の電源端子の間にプッシュプル形式で直列に接続されたPチャンネルMOSFETとNチャンネルMOSFETと、
前記第1インバータと前記第2インバータの出力信号の論理和を生成し、前記PチャンネルMOSFETのゲートに印加するORゲートと、
前記第1インバータの出力信号とイネーブル信号の論理積を生成し、前記NチャンネルMOSFETのゲートに印加するANDゲートと、
を含むことを特徴とする請求項3に記載の多値ドライバ回路。 - 第1、第2出力端子と、
定電流源と、
そのソースが前記定電流源に接続され、そのドレインが前記第1出力端子に接続され、そのゲートに差動信号の一方が入力されている第1MOSFETと、
そのソースが前記定電流源に接続され、そのドレインが前記第2出力端子に接続され、そのゲートに差動信号の他方が入力されている第2MOSFETと、
前記第1MOSFETのドレインに電圧を与える請求項1から4のいずれかに記載の第1の多値ドライバ回路と、
前記第2MOSFETのドレインに電圧を与える請求項1から4のいずれかに記載の第2の多値ドライバ回路と、
を備えることを特徴とする差動出力ドライバ回路。 - 出力端子と、
定電流源と、
そのソースが前記定電流源に接続され、そのドレインが前記出力端子に接続され、そのゲートに差動信号の一方が入力されている第1MOSFETと、
そのソースが前記定電流源に接続され、そのゲートに差動信号の他方が入力されている第2MOSFETと、
前記第1MOSFETのドレインに電圧を与える請求項1から4のいずれかに記載の第1の多値ドライバ回路と、
前記第2MOSFETのドレインに電圧を与える請求項1から4のいずれかに記載の第2の多値ドライバ回路と、
前記第2MOSFETのドレインに電圧を与える請求項1から4のいずれかに記載の第3の多値ドライバ回路と、
を備えることを特徴とするシングルエンド出力ドライバ回路。 - 被試験デバイスを検査する試験装置であって、
前記被試験デバイスにテストパターンに応じた電圧を出力する請求項1から6のいずれかに記載のドライバ回路を備えることを特徴とする試験装置。
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JP6515776B2 (ja) * | 2015-10-13 | 2019-05-22 | 富士通株式会社 | 終端抵抗調整回路および終端抵抗調整回路を有する装置 |
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TWI635705B (zh) * | 2017-11-16 | 2018-09-11 | 和碩聯合科技股份有限公司 | 驅動電路及具有驅動電路的電子裝置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5411613A (en) * | 1977-06-27 | 1979-01-27 | Toshiba Corp | Band compressing system |
JPH01158823A (ja) * | 1987-10-05 | 1989-06-21 | General Electric Co <Ge> | スイッチ機能補償付きディジタル・アナログ変換器 |
JPH03238927A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | ディジタル・アナログ変換器 |
JPH09172361A (ja) * | 1995-12-20 | 1997-06-30 | Advantest Corp | ドライバ回路 |
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---|---|---|---|---|
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DE10249016B4 (de) * | 2002-10-21 | 2006-10-19 | Infineon Technologies Ag | Mehrpegeltreiberstufe |
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US7639165B2 (en) * | 2007-08-10 | 2009-12-29 | Marvell World Trade Ltd. | Calibrating replica digital-to-analog converters |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5411613A (en) * | 1977-06-27 | 1979-01-27 | Toshiba Corp | Band compressing system |
JPH01158823A (ja) * | 1987-10-05 | 1989-06-21 | General Electric Co <Ge> | スイッチ機能補償付きディジタル・アナログ変換器 |
JPH03238927A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | ディジタル・アナログ変換器 |
JPH09172361A (ja) * | 1995-12-20 | 1997-06-30 | Advantest Corp | ドライバ回路 |
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