JP5165877B2 - 電子回路及び制御方法 - Google Patents
電子回路及び制御方法 Download PDFInfo
- Publication number
- JP5165877B2 JP5165877B2 JP2006284420A JP2006284420A JP5165877B2 JP 5165877 B2 JP5165877 B2 JP 5165877B2 JP 2006284420 A JP2006284420 A JP 2006284420A JP 2006284420 A JP2006284420 A JP 2006284420A JP 5165877 B2 JP5165877 B2 JP 5165877B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- output
- conductivity type
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000012360 testing method Methods 0.000 claims description 24
- 230000003362 replicative effect Effects 0.000 claims 2
- 238000013459 approach Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
- G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references
- G01R35/007—Standards or reference devices, e.g. voltage or resistance standards, "golden references"
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49004—Electrical device making including measuring or testing of device or component part
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49174—Assembling terminal to elongated conductor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
[NCTL<m−1>*1/Rnon<n−1>+NCTL<n−2>*1/Rnon<n−2>+…+NCTL<0>*1/Rnon<0>]−1
Rnon365のこの値により、SSTドライバ(または反転回路の)プル・ダウン回路の出力インピーダンスは、Rn+Rnonとなる。
VTT*Rref/(Rpon+Rp+Rref)<VTT(2−x)
1/(Rpon+Rp+Rref)<1/(Rref(2−x))
Rpon+Rp+Rref>Rref(2−x)
Rpon+Rp>(1−x)Rref
120 出力試験電圧
125 基準電圧
130 基準発生器
140 演算増幅器
145 制御電圧
150 能動回路
155 フィードバック・ループ
Claims (12)
- 能動回路であって、並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む前記能動回路と、
前記能動回路の前記プル・アップ回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の一導電型のFETのオン又はオフを制御する較正機構とを備え、
前記較正機構は、
前記プル・アップ回路を複製した回路及び該回路の前記第1抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第1抵抗と前記基準抵抗との接続点からの出力Vptstを受け取る−入力及び第1基準電圧Vloを受け取る+入力を有し、前記出力Vptstが前記第1基準電圧Vloよりも小さいときに1出力を生じる第1比較器と、
前記出力Vptstを受け取る+入力及び第1基準電圧Vloよりも小さい第2基準電圧Vhiを受け取る−入力を有し、前記出力Vptstが前記第2基準電圧Vhiよりも大きいときに1出力を生じる第2比較器と、
前記第1比較器及び前記第2比較器の出力を受け取り、前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにし、前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・アップ回路の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにする有限ステート・マシンとを備える電子回路。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項1に記載の電子回路。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第4抵抗の抵抗値はRであり、前記第3抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第6抵抗の抵抗値はRであり、前記第5抵抗の抵抗値は(1+x)Rである、請求項1又は請求項2に記載の電子回路。 - 能動回路であって、並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む前記能動回路と、
前記能動回路の前記プル・ダウン回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の反対導電型のFETのオン又はオフを制御する較正機構とを備え、
前記較正機構は、
前記プル・ダウン回路を複製した回路及び該回路の前記第2抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第2抵抗と前記基準抵抗との接続点からの出力Vntstを受け取る+入力及び第1基準電圧Vloを受け取る−入力を有し、前記出力Vntstが前記第1基準電圧Vloよりも大きいときに1出力を生じる第1比較器と、
前記出力Vntstを受け取る−入力及び第1基準電圧Vloよりも大きい第2基準電圧Vhiを受け取る+入力を有し、前記出力Vntstが前記第2基準電圧Vhiよりも小さいときに1出力を生じる第2比較器と、
前記第1比較器及び前記第2比較器の出力を受け取り、前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにし、前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・ダウン回路の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにする有限ステート・マシンとを備える電子回路。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項4に記載の電子回路。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第3抵抗の抵抗値はRであり、前記第4抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第5抵抗の抵抗値はRであり、前記第6抵抗の抵抗値は(1+x)Rである、請求項4又は請求項5に記載の電子回路。 - 並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む能動回路の前記プル・アップ回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の一導電型のFETのオン又はオフを、較正機構により制御する方法であって、
前記較正機構は、
前記プル・アップ回路を複製した回路及び該回路の前記第1抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第1抵抗と前記基準抵抗との接続点からの出力Vptstを受け取る−入力及び第1基準電圧Vloを受け取る+入力を有し、前記出力Vptstが前記第1基準電圧Vloよりも小さいときに1出力を生じる第1比較器と、
前記出力Vptstを受け取る+入力及び第1基準電圧Vloよりも小さい第2基準電圧Vhiを受け取る−入力を有し、前記出力Vptstが前記第2基準電圧Vhiよりも大きいときに1出力を生じる第2比較器とを有し、
前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにするステップと、
前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・アップ回路の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにするステップとを含む、制御方法。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項7に記載の制御方法。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第4抵抗の抵抗値はRであり、前記第3抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第6抵抗の抵抗値はRであり、前記第5抵抗の抵抗値は(1+x)Rである、請求項7又は請求項8に記載の制御方法。 - 並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む能動回路の前記プル・ダウン回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の反対導電型のFETのオン又はオフを、較正機構により制御する方法であって、
前記較正機構は、
前記プル・ダウン回路を複製した回路及び該回路の前記第2抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第2抵抗と前記基準抵抗との接続点からの出力Vntstを受け取る+入力及び第1基準電圧Vloを受け取る−入力を有し、前記出力Vntstが前記第1基準電圧Vloよりも大きいときに1出力を生じる第1比較器と、
前記出力Vntstを受け取る−入力及び第1基準電圧Vloよりも大きい第2基準電圧Vhiを受け取る+入力を有し、前記出力Vntstが前記第2基準電圧Vhiよりも小さいときに1出力を生じる第2比較器とを有し、
前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにするステップと、
前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・ダウン回路の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにするステップとを含む、制御方法。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項10に記載の制御方法。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第3抵抗の抵抗値はRであり、前記第4抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第5抵抗の抵抗値はRであり、前記第6抵抗の抵抗値は(1+x)Rである、請求項10又は請求項11に記載の制御方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/262,101 US7368902B2 (en) | 2005-10-28 | 2005-10-28 | Impedance calibration for source series terminated serial link transmitter |
US11/262101 | 2005-10-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007121288A JP2007121288A (ja) | 2007-05-17 |
JP5165877B2 true JP5165877B2 (ja) | 2013-03-21 |
Family
ID=37995425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006284420A Expired - Fee Related JP5165877B2 (ja) | 2005-10-28 | 2006-10-18 | 電子回路及び制御方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US7368902B2 (ja) |
JP (1) | JP5165877B2 (ja) |
CN (1) | CN100533158C (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100862993B1 (ko) * | 2006-10-12 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 전원 공급 장치 |
US8633733B2 (en) | 2009-03-27 | 2014-01-21 | Rambus Inc. | Voltage mode transmitter equalizer |
JP5615367B2 (ja) | 2009-09-14 | 2014-10-29 | ラムバス・インコーポレーテッド | 高分解能出力ドライバ |
US8446173B1 (en) | 2010-11-03 | 2013-05-21 | Pmc-Sierra, Inc. | Scalable high-swing transmitter with rise and/or fall time mismatch compensation |
TW201225529A (en) * | 2010-12-03 | 2012-06-16 | Fortune Semiconductor Corp | Test mode controller and electronic apparatus with self-testing thereof |
US8653844B2 (en) * | 2011-03-07 | 2014-02-18 | Xilinx, Inc. | Calibrating device performance within an integrated circuit |
US8941974B2 (en) | 2011-09-09 | 2015-01-27 | Xilinx, Inc. | Interdigitated capacitor having digits of varying width |
KR101912123B1 (ko) * | 2012-02-17 | 2018-10-26 | 삼성전자주식회사 | 임피던스 조정 회로 및 이를 포함하는 집적 회로 |
US8618833B1 (en) | 2012-06-19 | 2013-12-31 | International Business Machines Corporation | Source series terminated driver circuit with programmable output resistance, amplitude reduction, and equalization |
US8742799B2 (en) * | 2012-08-30 | 2014-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods for de-emphasis level calibration in voltage mode drivers |
US9893693B2 (en) * | 2012-12-07 | 2018-02-13 | Futurewei Technologies, Inc. | Gain control method for a broadband inductorless low noise amplifier |
US8989254B2 (en) | 2012-12-21 | 2015-03-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Single serdes transmitter driver design for both ethernet and peripheral component interconnect express applications |
US9270247B2 (en) | 2013-11-27 | 2016-02-23 | Xilinx, Inc. | High quality factor inductive and capacitive circuit structure |
US9231631B1 (en) * | 2014-06-20 | 2016-01-05 | Altera Corporation | Circuits and methods for adjusting the voltage swing of a signal |
US9524964B2 (en) | 2014-08-14 | 2016-12-20 | Xilinx, Inc. | Capacitor structure in an integrated circuit |
US9455713B1 (en) * | 2015-06-02 | 2016-09-27 | Avago Tcehnologies General IP (Singapore) Pte. Ltd. | Split resistor source-series terminated driver |
JP6515776B2 (ja) | 2015-10-13 | 2019-05-22 | 富士通株式会社 | 終端抵抗調整回路および終端抵抗調整回路を有する装置 |
CN105652056B (zh) * | 2015-12-30 | 2018-10-02 | 宁波三星医疗电气股份有限公司 | 单相电能表电压改变影响量的自适应补偿方法 |
TWI585422B (zh) * | 2016-01-05 | 2017-06-01 | 明泰科技股份有限公司 | 電路傳輸線的特性阻抗擷取方法 |
JP6807642B2 (ja) | 2016-01-08 | 2021-01-06 | ザインエレクトロニクス株式会社 | 送信装置 |
US9893718B1 (en) | 2016-10-17 | 2018-02-13 | Globalfoundries Inc. | Transmission driver impedance calibration circuit |
CN106526517A (zh) * | 2016-10-26 | 2017-03-22 | 黑龙江省电力科学研究院 | 一种基于adpss仿真***的有功功率变送器暂态特性检测方法 |
CN106526519B (zh) * | 2016-10-28 | 2019-12-24 | 黑龙江省电力科学研究院 | 一种基于adpss仿真***的有功功率变送器暂态特性指标评价方法 |
US9942030B1 (en) | 2017-02-02 | 2018-04-10 | International Business Machines Corporation | Serial transmitter with feed forward equalizer |
US9942028B1 (en) | 2017-02-02 | 2018-04-10 | International Business Machines Corporation | Serial transmitter with feed forward equalizer and timing calibration |
US10587794B2 (en) | 2018-04-25 | 2020-03-10 | Semiconductor Components Industries, Llc | Methods and apparatus for actuator control |
US10615893B1 (en) * | 2018-09-27 | 2020-04-07 | Intel Corporation | Transmitter with feedback control |
CN110208687A (zh) * | 2019-05-27 | 2019-09-06 | 宁波芯路通讯科技有限公司 | 一种模拟电路参数校准的调试***及方法 |
US11366193B2 (en) * | 2019-09-19 | 2022-06-21 | Rohde & Schwarz Gmbh & Co. Kg | Method of setting a measurement instrument and system for setting a measurement instrument |
US11566950B2 (en) * | 2020-04-06 | 2023-01-31 | Realtek Semiconductor Corp. | Process and temperature tracking reference load and method thereof |
CN111880135B (zh) * | 2020-07-02 | 2023-02-17 | 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) | 传导骚扰能力验证样品和方法 |
TWI763174B (zh) * | 2020-12-14 | 2022-05-01 | 瑞昱半導體股份有限公司 | 參數校正方法與半導體裝置 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1127132A (ja) * | 1997-07-01 | 1999-01-29 | Hitachi Ltd | インピーダンスマッチング回路および半導体記憶装置 |
US6064224A (en) * | 1998-07-31 | 2000-05-16 | Hewlett--Packard Company | Calibration sharing for CMOS output driver |
JP2001024497A (ja) * | 1999-07-06 | 2001-01-26 | Hitachi Ltd | 自己整合式ディジタルドライバ回路 |
US6420897B1 (en) | 2000-05-30 | 2002-07-16 | International Business Machines Corporation | SOI small signal terminator and network |
US6359465B1 (en) | 2000-05-30 | 2002-03-19 | International Business Machines Corporation | CMOS small signal switchable adjustable impedence terminator network |
US6359464B1 (en) | 2000-05-30 | 2002-03-19 | International Business Machines Corporation | Method of use with a terminator and network |
US6400178B1 (en) | 2000-05-30 | 2002-06-04 | International Business Machines Corporation | CMOS small signal terminated receiver |
US6373276B1 (en) | 2000-05-31 | 2002-04-16 | International Business Machines Corporation | CMOS small signal switchable impedence and voltage adjustable terminator with hysteresis receiver network |
US6577114B1 (en) * | 2000-07-31 | 2003-06-10 | Marvell International, Ltd. | Calibration circuit |
DE60110128T2 (de) | 2000-10-31 | 2005-09-29 | Acuid Corp. (Guernsey) Ltd., St. Peter Port | Sender mit aktivem differenzabschluss |
US6472934B1 (en) | 2000-12-29 | 2002-10-29 | Ericsson Inc. | Triple class E Doherty amplifier topology for high efficiency signal transmitters |
JP2002270773A (ja) | 2001-03-12 | 2002-09-20 | Nec Corp | 半導体集積回路およびその製造方法 |
US6670828B2 (en) | 2002-01-31 | 2003-12-30 | Texas Instruments Incorporated | Programmable termination for CML I/O |
US6807650B2 (en) * | 2002-06-03 | 2004-10-19 | International Business Machines Corporation | DDR-II driver impedance adjustment control algorithm and interface circuits |
DE10245536B4 (de) * | 2002-09-30 | 2005-02-03 | Infineon Technologies Ag | Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz |
US6940303B2 (en) * | 2002-11-29 | 2005-09-06 | Roy L. Vargas | System and method to establish an adjustable on-chip impedance |
US6924660B2 (en) * | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
US7106104B2 (en) | 2003-10-30 | 2006-09-12 | International Business Machines Corporation | Integrated line driver |
US7447273B2 (en) | 2004-02-18 | 2008-11-04 | International Business Machines Corporation | Redundancy structure and method for high-speed serial link |
US7386410B2 (en) * | 2005-09-27 | 2008-06-10 | Ati Technologies Inc. | Closed loop controlled reference voltage calibration circuit and method |
-
2005
- 2005-10-28 US US11/262,101 patent/US7368902B2/en active Active
-
2006
- 2006-10-18 JP JP2006284420A patent/JP5165877B2/ja not_active Expired - Fee Related
- 2006-10-20 CN CN200610137114.6A patent/CN100533158C/zh active Active
-
2008
- 2008-02-08 US US12/028,439 patent/US7698802B2/en not_active Expired - Fee Related
- 2008-02-08 US US12/028,451 patent/US7570071B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070096720A1 (en) | 2007-05-03 |
CN1955748A (zh) | 2007-05-02 |
US7698802B2 (en) | 2010-04-20 |
US20080120838A1 (en) | 2008-05-29 |
US7570071B2 (en) | 2009-08-04 |
JP2007121288A (ja) | 2007-05-17 |
US7368902B2 (en) | 2008-05-06 |
US20080122452A1 (en) | 2008-05-29 |
CN100533158C (zh) | 2009-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5165877B2 (ja) | 電子回路及び制御方法 | |
US11522544B2 (en) | Calibration methods and circuits to calibrate drive current and termination impedance | |
US7786785B2 (en) | Peaking control circuit | |
US20080238482A1 (en) | Transmitter swing control circuit and method | |
US7193431B2 (en) | Resistance compensation method, circuit having a resistance compensation function, and circuit resistance test method | |
EP1548944B1 (en) | Receiving device | |
JP2022530221A (ja) | 電圧ドライバ回路 | |
Melikyan et al. | Receiver/transmitter input/output termination resistance calibration method | |
EP1190420B1 (en) | Method and apparatus for testing an impedance-controlled input/output (i/o) buffer in a highly efficient manner | |
US7378866B2 (en) | Method and apparatus for impedance matching in transmission circuits using tantalum nitride resistor devices | |
US20030146774A1 (en) | ASIC architechture for active-compensation of a programmable impedance I/O | |
JP4962715B2 (ja) | 終端抵抗調整方法および終端抵抗調整回路 | |
US20100164471A1 (en) | Calibration of programmable i/o components using a virtual variable external resistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090722 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110801 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120529 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120704 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121220 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151228 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5165877 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |