JP5244364B2 - 半導体装置及びその作製方法 - Google Patents

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Description

本発明は、半導体装置及びその作製方法に関する。特に、ソース領域及びドレイン領域に金属シリサイド層を有する半導体装置及びその作製方法に関する。
薄膜トランジスタ(TFTとも言う)等の半導体装置の高集積化・微細化に伴い、シリコンを含有する半導体膜に形成された不純物添加領域(例えばトランジスタのソース領域又はドレイン領域)に対するコンタクト抵抗の低抵抗化、及びこれら不純物添加領域の低抵抗化が要求されている。これらの低抵抗化には、半導体膜の表面に、チタンシリサイド層、コバルトシリサイド層、又はニッケルシリサイド層等の金属シリサイド層を形成することが有効である。不純物添加領域の抵抗及びそれに対するコンタクト抵抗を低減することにより、トランジスタの発熱及び消費電力を低減することができる。
このような金属シリサイド層は、トランジスタ上に金属膜を形成して金属膜がシリコンを含有する半導体膜に形成された不純物添加領域に接するようにした後、金属膜及び半導体膜の加熱処理等によって、シリコンを金属膜中に拡散させ又はシリコンを含有する半導体膜中に金属を拡散させ、金属とシリコンを反応させることで形成することができる(特許文献1乃至3参照)。
しかしながら、このような金属シリサイド層を有するトランジスタでは、金属シリサイドがチャネル形成領域に不所望に侵入してトランジスタの動作不良を生じる恐れがある。特に、半導体膜が薄い場合、金属シリサイド層の膜厚制御が困難である。金属シリサイド層の形成では、熱処理温度、熱処理時間及び金属膜厚を制御するが、熱処理の制御は困難であるため、金属膜厚を制御し成膜した金属膜を全て半導体膜のシリコンと反応させることが考えられる。そのような方法では、半導体膜が薄い場合、それに応じて金属膜厚も薄くする必要があるが(例えば10nm未満)、膜厚が10nm未満の薄い金属膜を、nm単位で膜厚を制御して形成するのは困難である。金属シリサイドのチャネル形成領域への侵入を防止するための技術の一例として、特許文献1に記載のものでは、ソース/ドレイン領域の一部にシリコンをイオン注入することで結晶状態からアモルファス状態に転化させてアモルファスシリコン層を形成し、このアモルファスシリコン層のみが金属と選択的に反応してシリサイドを形成するようにすることが提案されている。しかしながら、そのようなソース/ドレイン領域の一部のアモルファスシリコンへの転化は工程を複雑化し、製造コストの増加につながる。
また、特許文献4には、基板上にゲート電極を形成し、その上方にアモルファスシリコン又はポリシリコン(多結晶シリコン)からなる半導体膜及びシリサイド膜を形成した後、エッチングによりパターニングしてソース/ドレイン領域を形成して薄膜トランジスタを作製することが開示されている。より詳細には、特許文献4記載の製造方法では、ゲート電極の上方に窒化シリコン膜を介して設けられた半導体膜上にn−Si膜を形成し、n−Si膜の表面に酸化薄膜を形成し、この酸化薄膜上に金属膜を成膜して金属膜とn−Si膜との間に金属シリサイド層を形成している。このようにn−Si膜表面に酸化薄膜を設けることで、n−Si膜と金属膜との間に生成される金属シリサイド層の厚みを最小限にし、金属シリサイド層のエッチングを容易にすることができる。しかしながら、このような薄膜トランジスタの作製方法では、ゲート電極を形成した後に、その上方にソース領域及びドレイン領域(半導体膜)を形成しているため(ボトムゲート構造)、ゲート電極は半導体膜形成時の高温等に耐える必要があり、そのためゲート電極の材料や膜厚に制約がある。特に、半導体膜として多結晶シリコン膜を形成する場合、アモルファスシリコン膜をレーザアニールして多結晶シリコン化することが考えられるが、ボトムゲート構造ではゲート電極の耐熱性や熱伝導性の制限によりレーザアニールが困難である。また、スマートカット法などのSOI(Silicon on Insulator)技術を用いて絶縁体上に単結晶シリコン層を形成したSOI基板では、ボトムゲート構造を形成することができない。また、特許文献4に記載の薄膜トランジスタの作製方法では、金属シリサイド層、n−Si膜及び半導体膜をパターニングする際にチャネルエッチストッパとして働く窒化シリコン膜を、ゲート電極上方のチャネル形成領域となる半導体膜の部分の上にパターン形成する。
一方、薄膜トランジスタでは、チャネル形成領域を薄くすることで、トランジスタのスイッチング特性(サブスレッショルド特性)を示すS値を改善することができることが知られている。ここで、S値とはソース電極とドレイン電極との間の電流(サブスレッショルド電流)が一桁増加するために必要なゲート電圧であり、S値が小さいほどゲート電圧に対するサブスレッショルド電流の傾きが大きく、スイッチング特性に優れている。S値の小さいTFTを用いることで、動作電圧の低減による消費電力の抑制やオフリーク電流の低減といった利点が得られる。しかしながら、チャネル形成領域を薄くするべくチャネル形成領域が形成される半導体膜全体を薄くするとソース領域及びドレイン領域も薄くなってしまい、ソース領域及びドレイン領域におけるシート抵抗の増加及びソース領域及びドレイン領域とソース電極及びドレイン電極との間のコンタクト抵抗の増加という問題が生じる。従って、ソース領域及びドレイン領域の適切な厚さを確保しつつチャネル形成領域の厚さを薄くすることが好ましい。
特許文献5には、そのようなチャネル形成領域薄膜化のための技術の一例が開示されている。それによると、半導体層(動作層)の上方に設けられた感光性レジストをハーフトーンマスクを用いて露光し、TFT形成領域のうちチャネル形成領域の感光性レジストの膜厚が、チャネル形成領域以外の領域の感光性レジストの膜厚よりも薄くなるようにする。そして、感光性レジストを更に処理してチャネル形成領域上の感光性レジストを除去し、残った感光性レジストをマスクとしてウェットエッチングまたはドライエッチングすることでチャネル形成領域を薄膜化する。特許文献5には、金属シリサイド層を形成する点については何ら記載がない。
特表2003−526198号公報 特開平8−70053号公報 特開2006−74071号公報 特許第3658664号公報 特開2004−281687号公報
本発明の第1の目的は、不純物添加領域の表面に金属シリサイド層を設けつつ金属シリサイドがチャネル形成領域に侵入するのを確実に防止して、発熱及び消費電力が少なく且つ高い歩留りで作製することが可能な薄膜トランジスタ(半導体装置)及びその作製方法を提供することである。
本発明の第2の目的は、不純物添加領域の表面に金属シリサイド層を設けつつ金属シリサイドがチャネル形成領域に侵入するのを確実に防止して、発熱及び消費電力が少なく且つ高い歩留りで作製することが可能であり、ソース領域及びドレイン領域よりチャネル形成領域の膜厚が薄くS値の向上された薄膜トランジスタ(半導体装置)を作製することが可能な半導体装置及びその作製方法を提供することである。
上記課題を解決するため、本発明に基づくと、半導体装置の作製方法であって、絶縁体上にシリコンを含む半導体材料からなる半導体膜を形成する工程と、前記半導体膜に、前記半導体膜の膜厚より小さい深さまで不純物を添加して不純物添加層を形成するとともに、前記不純物添加層の下に不純物が添加されない不純物無添加層が残るようにする工程と、前記半導体膜の上面に金属シリサイド層を形成する工程と、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングして、前記半導体装置のチャネル形成領域に対応する位置に前記不純物無添加層に達する凹部を形成するとともに、この凹部の底部に位置する前記半導体膜の部分を所望の厚さに薄膜化する工程と、前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する工程と、前記薄膜化された半導体膜の前記部分の上方に前記絶縁膜を介してゲート電極を形成する工程とを有することを特徴とする半導体装置の作製方法が提供される。
上記のような本発明の半導体装置の作製方法によれば、絶縁体上に形成した半導体膜にこの半導体膜の膜厚より小さい深さまで不純物を添加して不純物添加層を形成し、不純物添加層上に金属シリサイド層を形成した後、金属シリサイド層及び半導体膜をエッチングして凹部を形成し、この凹部の底部に位置する半導体膜(即ち、不純物無添加層)を薄膜化してチャネル形成領域とするようにしたことから、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、トランジスタを高い歩留りで作製することができる。また、金属シリサイド層は凹部形成前の比較的厚い半導体膜上に形成されるため、金属シリサイド層の作製精度を下げることができ、これもトランジスタの歩留り改善に寄与する。更に、ゲート電極は半導体膜の凹部の底部に位置する薄膜化された半導体膜の部分の上方に絶縁膜を介して形成されるため(トップゲート構造)、ボトムゲート構造のようなゲート電極についての制約がない。また、本方法をSOI基板に適用することも可能である。
また、凹部の底部に位置するチャネル形成領域のみを薄膜化し、ソース領域及びドレイン領域となる凹部の両側に位置する不純物添加層は薄膜化しないため、ソース領域及びドレイン領域はチャネル形成領域より大きな厚みを有する。従って、ソース領域及びドレイン領域も薄くした場合の問題を生じることなく、S値が改善された(即ち、S値が低下された)半導体装置を実現することができる。S値を低下させることで、低い閾値電圧で半導体装置を動作させることができ、従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
また本発明に基づくと、半導体装置の作製方法であって、絶縁体上にシリコンを含む半導体材料からなる半導体膜を形成する工程と、前記半導体膜の上面に金属シリサイド層を形成する工程と、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングして、前記半導体装置のチャネル形成領域に対応する位置に凹部を形成するとともに、この凹部の底部に位置する半導体膜の部分を所望の厚さに薄膜化する工程と、前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する工程と、前記薄膜化された半導体膜の前記部分の上方に前記絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記金属シリサイド層を貫通し前記金属シリサイド層の下の前記半導体膜に不純物を添加して前記凹部の底部に位置する前記薄膜化された半導体膜の前記部分より厚い不純物添加層を形成する工程とを有することを特徴とする半導体装置の作製方法が提供される。
上記のような本発明の半導体装置の作製方法によれば、半導体膜上に金属シリサイド層を形成した後、金属シリサイド層及び半導体膜をエッチングして凹部を形成し、この凹部の底部に位置する半導体膜(即ち、不純物無添加層)を薄膜化してチャネル形成領域とするようにしたことから、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、トランジスタを高い歩留りで作製することができる。また、金属シリサイド層は凹部形成前の比較的厚い半導体膜上に形成されるため、金属シリサイド層の作製精度を下げることができ、これもトランジスタの歩留り改善に寄与する。更に、ゲート電極は半導体膜の凹部の底部に位置する薄膜化された半導体膜の部分の上方に絶縁膜を介して形成されるため(トップゲート構造)、ボトムゲート構造のようなゲート電極についての制約がない。また、本方法をSOI基板に適用することも可能である。更に、ゲート電極をマスクとして金属シリサイド層を貫通し金属シリサイド層の下の半導体膜に不純物を添加してソース領域及びドレイン領域を形成するため、ソース領域及びドレイン領域をゲート電極に自己整合させることができる。
また、凹部の底部に位置するチャネル形成領域のみを薄膜化し、ソース領域及びドレイン領域となる凹部の両側に位置する不純物添加層は薄膜化しないため、ソース領域及びドレイン領域はチャネル形成領域より大きな厚みを有する。従って、ソース領域及びドレイン領域も薄くした場合の問題を生じることなく、S値が改善された(即ち、S値が低下された)半導体装置を実現することができる。S値を低下させることで、低い閾値電圧で半導体装置を動作させることができ、従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
一実施例では、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、前記ゲート電極とチャネル長方向の寸法が概ね等しい開口を有するレジストをマスクとして前記金属シリサイド層を等方性エッチングしてその下の前記半導体膜を露出する工程と、前記開口を有する前記レジストをマスクとして、露出された前記半導体膜を異方性エッチングする工程とを有するものとすることができる。このように金属シリサイド層を等方性エッチングすることにより、金属シリサイド層はサイドエッチングされ、レジストに形成された開口よりも広い領域がエッチングにより除去される。その結果、ソース領域上の金属シリサイド層とドレイン領域上の金属シリサイド層の間の距離は、ソース領域とドレイン領域の間の距離より大きくなるので、ソース領域とドレイン領域の間の距離とほぼ同じチャネル長寸法の寸法を有するゲート電極を形成しても、金属シリサイド層をゲート電極から十分離すことができ、ゲート電極と金属シリサイド層の間のリークを防止することができる。
別の実施例では、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、前記金属シリサイド層を覆うレジストを被着する工程と、ハーフトーンマスクを用いて前記レジストを露光・現像して、前記半導体装置のチャネル形成領域に対応する位置に開口を有し、前記開口に隣接する部分に比較的膜厚の小さい部分を有し、前記比較的膜厚の小さい部分の外側に隣接して比較的膜厚の大きい部分を有するようにパターニングされたレジストを形成する工程と、前記パターニングされたレジストを用いて前記金属シリサイド層及び前記半導体膜をエッチングする工程とを有するものとすることができる。このようにすることにより、ソース領域上の金属シリサイド層とドレイン領域上の金属シリサイド層の間の距離を、ソース領域とドレイン領域の間の距離より大きくすることができるので、ソース領域とドレイン領域の間の距離とほぼ同じチャネル長方向の寸法を有するゲート電極を形成しても、金属シリサイド層をゲート電極から十分離すことができ、ゲート電極と金属シリサイド層の間のリークを防止することができる。
好適には、前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程の後に、前記パターニングされた金属シリサイド層及び半導体膜の表面を被覆するサイドウォール膜を成膜する工程と、前記サイドウォール膜をエッチングして、前記凹部の側面に沿った前記サイドウォール膜の部分がサイドウォールとして残るようにするとともに、前記薄膜化された半導体膜の前記部分を露出する工程とを有し、前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する前記工程は、前記サイドウォール膜のエッチング工程の後になされるものとすることができる。サイドウォール膜は、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiON)または窒化酸化シリコン(SiNO)等から形成することができる。尚、酸化窒化シリコン膜とは酸素の組成比が窒素の組成比よりも大きいもの(酸素リッチ)を指し、窒化酸化シリコン膜とは窒素の組成比が酸素の組成比よりも大きいもの(窒素リッチ)を指す。このようにサイドウォールを形成することにより、ゲート電極と金属シリサイド層の間のリークをより確実に防止することができる。
好適には、前記サイドウォール膜を成膜する工程は、酸化窒化シリコンと窒化酸化シリコンの一方からなる第1のサイドウォール膜を成膜する工程と、前記第1のサイドウォール膜上に、前記酸化窒化シリコンと窒化酸化シリコンの他方からなる第2のサイドウォール膜を成膜する工程とを有し、前記サイドウォール膜のエッチング工程は、前記凹部の側面に沿った前記第2のサイドウォール膜の部分が残るように前記第2のサイドウォール膜をエッチングして、前記残った第2のサイドウォール膜の部分をサイドウォールとする工程と、前記残った第2のサイドウォール膜で覆われていない前記第1のサイドウォール膜をエッチングにより除去して前記薄膜化された半導体膜の前記部分を露出する工程とを有する。このように、サイドウォール膜を酸化窒化シリコン膜と窒化酸化シリコン膜からなる積層構造とすると、酸化窒化シリコン膜と窒化酸化シリコン膜ではエッチングの際のプラズマ発光の波長が異なるので、それを利用して適切なタイミングでエッチングを止めることができる。従って、その下の半導体膜の損傷または膜減りを防止することができる。この場合、窒化酸化シリコンの代わりに窒化シリコンを用いることも可能である。
本発明の別の側面に基づくと、半導体装置であって、絶縁体上に形成され、前記半導体装置のチャネル形成領域に対応する部分に凹部が設けられ、前記凹部の底部に位置する部分が不純物が添加されていない不純物無添加層からなる半導体膜と、
前記凹部の底部に位置する前記不純物無添加層を覆う絶縁膜と、前記凹部の底部に位置する前記不純物無添加層の上方に前記絶縁膜を介して設けられたゲート電極と、前記凹部に隣接して前記凹部の側壁をなす前記半導体膜の部分の上面に設けられた一対の金属シリサイド層と、前記一対の金属シリサイド層の下に前記金属シリサイド層に接して設けられ前記半導体装置のソース領域及びドレイン領域として機能する一対の不純物添加層とを有することを特徴とする半導体装置が提供される。
このような本発明の半導体装置によれば、半導体膜の凹部の底部に位置する不純物無添加層がチャネル形成領域として機能し、金属シリサイド層は凹部の側壁をなす半導体膜の部分の上面に形成されるため、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、高い歩留りで作製することが可能となる。またゲート電極は半導体膜の凹部の底部に位置する薄膜化された半導体膜の部分の上方に絶縁膜を介して形成されているため(トップゲート構造)、ボトムゲート構造のようなゲート電極についての制約がない。また、本半導体装置をSOI基板を用いて作製することも可能である。
好適には、前記凹部の底部に位置する前記不純物無添加層の厚さが前記ソース領域及びドレイン領域として機能する一対の不純物添加層の厚さより小さい。このようにチャネル形成領域として機能する不純物無添加層の厚さをソース領域及びドレイン領域として機能する一対の不純物添加層の厚さより小さくすることにより、S値を改善して半導体装置の動作速度を向上し消費電力を低減することができる。
また、前記ソース領域と前記ドレイン領域の間の距離より、前記ソース領域上の前記シリサイド層と前記ドレイン領域上の前記シリサイド層の間の距離の方が大きいものとすることができる。それにより、ゲート電極がソース領域とドレイン領域の間の距離とほぼ同じチャネル長方向の寸法を有する場合でも、金属シリサイド層をゲート電極から十分離すことができ、ゲート電極と金属シリサイド層の間のリークを防止することができる。
また好適には、前記半導体膜の前記凹部の側面に沿ったサイドウォールを更に有するとよい。このようなサイドウォールを設けることにより、ゲート電極と金属シリサイド層の間のリークをより確実に防止することができる。
本発明に基づく半導体装置の作製方法によれば、半導体膜の不純物添加層上に金属シリサイド層を形成した後、金属シリサイド層及び半導体膜をエッチングして凹部を形成し、この凹部の底部に位置する半導体膜(即ち、不純物無添加層)を薄膜化してチャネル形成領域とするようにしたことから、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、トランジスタを高い歩留りで作製することができる。
また本発明の半導体装置によれば、半導体膜の凹部の底部に位置する不純物無添加層がチャネル形成領域として機能し、金属シリサイド層は凹部の側壁をなす半導体膜の部分の上面に形成されるため、金属シリサイド層とチャネル形成領域が異なる高さに配置されるので、金属シリサイドがチャネル形成領域に侵入するのを効果的に防止し、高い歩留りで作製することが可能となる。
図1(a)〜(j)は、本発明の好適実施例に基づく半導体装置(TFT)の作製方法を示す断面図である。
まず図1(a)に示すように、絶縁性基板1上にシリコンを含む半導体材料からなる半導体膜2を形成する。絶縁性基板1としては、ガラス基板、石英基板、耐熱性プラスチック基板を用いることができる。ガラス基板の場合、ガラス基板からの不純物イオン(Naなど)が半導体膜2に侵入するのを防止するため、ガラス基板の表面に下地膜を設けるとよい。また、絶縁性基板1は、シリコン単結晶基板や金属基板の表面に絶縁性の下地膜を設けたものとすることもできる。そのような下地膜は後の成膜プロセスで求められる耐熱性及び耐薬品性を有し且つ絶縁性の材料であればよく、例えば、窒化シリコン、酸化窒化シリコン、酸化シリコン、窒化酸化シリコン等を用いることができる。尚、本明細書中においては、酸化窒化シリコン膜(SiON膜)とは酸素の組成比が窒素の組成比よりも大きいものを指し、窒化酸化シリコン膜(SiNO膜)とは窒素の組成比が酸素の組成比よりも大きいものを指す。これらは例えばCVD法(化学気相成長法)により好適に形成することができる。また単層ではなく複数層からなる積層膜としてもよい。例えば、ソース領域やドレイン領域が形成される半導体膜が多結晶シリコンからなる場合、ダングリングボンドの発生により多結晶シリコンと窒化シリコンの界面にトラップ準位が生じやすい、あるいは、窒化シリコンの内部応力が大きいために密着性が悪いなどの問題があるため、基板表面に窒化シリコン膜を形成した後、その上に酸化シリコン膜を形成し、この酸化シリコン膜の上に多結晶シリコン膜を形成するとよい。下地膜の厚さは通常30nm〜300nmが好ましい。尚、石英基板のように不純物が半導体膜に入り込む心配がない場合など、基板の種類によっては下地膜の形成を省略することもできる。このように、絶縁性基板1はその上に半導体膜を成膜できるように表面が絶縁性であればよく、絶縁性基板1の全体が絶縁性材料からなる必要はない。
シリコンを含む半導体材料としては、例えば多結晶シリコンを用いることができる。多結晶シリコンはシラン(SiH)等の半導体材料ガスを用いてCVD法等でアモルファスシリコン膜を形成した後、このアモルファスシリコン膜をレーザ結晶化法などにより結晶化することにより得ることができる。基板1として石英基板を用いた場合のように基板の耐熱性が高い場合、レーザ結晶化法の代わりに熱結晶化法を用いることもできる。結晶化を促進するためのNi等の触媒元素を用いることもできる。多結晶シリコンの他に単結晶シリコン等を用いることもできる。また、SOI技術を用いて絶縁体(例えば酸化シリコン)の上に単結晶シリコン層を形成したSOI基板を用いてもよい。
続いて図1(b)に示す工程では、例えばプラズマドーピング法やイオンプランテーション法により、半導体膜2の厚さより小さい深さで不純物を高濃度に添加(ヘビードープ)して不純物添加層3を形成するとともに、不純物添加層3の下に不純物が添加されない層(不純物無添加層と呼ぶ)4が残るようにする。半導体膜2に添加する不純物は、所望の導電型に適した材料とする。N型を付与する不純物元素としては、15族に属する元素を用いればよく、例えばリン(P)、砒素(As)を用いることができる。P型を付与する不純物元素としては、ボロン(B)を用いるのが一般的である。
次に図1(c)に示すように、半導体膜2の上面にチタン(Ti)、コバルト(Co)、ニッケル(Ni)などからなる金属膜5を例えばスパッタリング法により成膜した後、金属膜5及び半導体膜2を加熱処理して、シリコンを含有する半導体膜2中に金属を拡散させることで、金属とシリコンを反応させて半導体膜2の上面に金属シリサイド層6を形成する。尚、半導体膜2内のシリコンを金属膜5中に拡散させて金属シリサイド層6を得ることもできる。
その後、図1(d)に示すように、金属膜5をエッチング等で除去した後、例えば適切なマスク(図示せず)を用いてドライエッチングを行い、金属シリサイド層6を含む半導体膜2を島状にする。ドライエッチングのエッチングガスとしては、CF、NF、SF、CHF、CF等のフッ素系のガス、又は該フッ素系ガスにOガス、Hガス、HeやAr等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、CFとOとの混合ガス、SFとOとの混合ガス、CHFとHeとの混合ガス、又はCFとHとの混合ガスを用いるとよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、多結晶シリコン膜からなる半導体膜に対しては、TMAH(tetramethylanmmonium hydroxide、テトラメチルアンモニウムヒドロキシド)に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うとよい。なお、エッチング液としてTMAH等を用いた場合、多結晶シリコン膜からなる半導体膜のみが選択的にエッチングされるため、下地の絶縁層にダメージを与えずにエッチングすることができる。
図1(e)の工程では、島状化した半導体膜2及び金属シリサイド層6を覆うようにレジスト7を被着し、図示しない適切なマスクを用いて露光してレジスト7をパターニングして、チャネル形成領域と概ね整合する位置に開口8が形成され、チャネル形成領域を挟んで両側に位置するソース領域及びドレイン領域と概ね整合する位置にはレジスト7が残るようにする。この実施例では、開口8のチャネル長方向の寸法は後に形成されるゲート電極と概ね等しい。このパターニングされたレジスト7をマスクとして等方性ウェットエッチングを行うことで金属シリサイド層6をパターニングし、その下の不純物添加層3を露出する。図示されているように、等方性ウェットエッチングを用いることによって、金属シリサイド層6はサイドエッチングされ(即ち、基板面に垂直な方向だけでなく基板面に沿った方向にもエッチングされ)、レジスト7に形成された開口8よりも広い領域がエッチングにより除去される。
続いて、図1(f)の工程では、図1(e)の工程と同じパターニングされたレジスト7をマスクとして用い、例えば反応性イオンエッチングのような異方性ドライエッチングにより半導体膜2(即ち、不純物添加層3及び不純物無添加層4)をエッチングし、凹部13を形成する。異方性エッチングを用いることにより、不純物添加層3及び不純物無添加層4は概ねレジスト7に設けた開口パターンに整合してエッチングされる。このとき、エッチングされる不純物無添加層4の部分(即ち、凹部13の底部に位置する部分)が適切な厚さに薄膜化されるようにエッチングレート及び時間を制御する。この薄膜化された半導体膜2の部分(不純物無添加層4)はチャネル形成領域12として働く。また、薄膜化された不純物無添加層4の部分の両側に隣接して残り凹部13の側壁をなす半導体膜2の部分内の一対の不純物添加層3はソース領域10及びドレイン領域11として働く。尚、上記したように金属シリサイド層6はサイドエッチングされているため、ソース領域10上の金属シリサイド層6とドレイン領域11上の金属シリサイド層6の間の距離D1は、ソース領域10とドレイン領域11の間の距離D2より大きくなっている。
図1(g)の工程では、レジスト7を除去した後、例えばCVD法により表面全体を覆うゲート絶縁膜14を形成する。このゲート絶縁膜14の材料としては、上記した下地膜と同様に、窒化シリコン、酸化窒化シリコン、酸化シリコン、窒化酸化シリコン等を用いることができる。
その後、図1(h)に示すように、半導体膜2の凹部13内において薄膜化された不純物無添加層4(即ち、チャネル形成領域12)の上方にゲート絶縁膜14を介してゲート電極15を形成する。即ち、本発明では半導体膜2の上方にゲート電極が形成された、いわゆるトップゲート構造となっている。そのため、ゲート電極15にはボトムゲート構造の場合のような制約がなく、ゲート電極15は導電性を有する様々な材料から形成することができる。例えば、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物材料から形成することができる。導電性を有する結晶性シリコンを用いることも可能である。ゲート電極15を形成するには、まず上記の材料を例えばスパッタリング法で成膜する。続いて、その上にフォトレジスト(図示せず)を塗布し露光・現像してパターニングした後、パターニングされたフォトレジストをマスクとしてドライエッチングまたはウェットエッチング等でゲート材料の膜をエッチングする。エッチング後フォトレジストは除去される。フォトレジストを露光・現像する代わりにインクジェット装置等を用いてパターニングを行うこともできる。この例では、ゲート電極15のチャネル長方向の寸法(図における水平方向の寸法)は、ソース領域10とドレイン領域11の間の距離D2に概ね等しい。
続いて図1(i)に示すように、表面に層間絶縁膜16を形成した後、例えばエッチングによりソース領域10及びドレイン領域11まで達する開口部(コンタクトホール)17を形成する。この層間絶縁膜16は例えば下地膜やゲート絶縁膜14について述べたのと同様の材料により形成することができる。或いは、液滴吐出法(インクジェット法)やスピンコート法により有機材料(例えば、ポリイミドやポリアミド等)から形成することもできる。スピンコート法を用いると層間絶縁膜16の表面を容易に平坦化できるという利点がある。CVD法により無機材料を層間絶縁膜16として被着した後、CMP法(化学機械研磨法)により層間絶縁膜16の表面を平坦化することも可能である。液滴吐出法を用いると直接開口部17を形成することができるため、別途開口部17を形成する工程を省略することができる。
そして、図1(j)に示すように、ソース領域10及びドレイン領域11上の金属シリサイド層6に接続する配線をなす導電膜18を形成することでTFT20が得られる。この導電膜18の材料は導電性を有していればよく、例えばゲート電極15について上記した材料をスパッタリング法により被着し適切にパターニングすることで導電膜18を形成することができる。
このように、本発明の好適実施例に基づく半導体装置(TFT)の作製方法によれば、絶縁性基板1上に成膜した半導体膜2にこの半導体膜2の膜厚より小さい深さまで不純物を添加して不純物添加層3を形成し、不純物添加層3上に金属シリサイド層6を形成した後、金属シリサイド層6及び半導体膜2をエッチングして凹部13を形成し、凹部13の底部に位置する半導体膜2(即ち、不純物無添加層4)を薄膜化してチャネル形成領域12とするようにしたことから、金属シリサイド層6とチャネル形成領域12が異なる高さに配置されるので、金属シリサイドがチャネル形成領域12に侵入するのを効果的に防止することができる。また、金属シリサイド層6は凹部13形成前の比較的厚い半導体膜2上に形成されるため、金属シリサイド層6の作製精度を下げることができる。従って、トランジスタを高い歩留りで作製することができる。
また、チャネル形成領域12のみを薄膜化し、ソース領域10及びドレイン領域11はチャネル形成領域12より大きな厚みを有することから、ソース領域及びドレイン領域も薄くした場合の問題を生じることなく、S値が改善された(即ち、S値が低下された)半導体装置を実現することができる。S値を低下させることで、低い閾値電圧で半導体装置を動作させることができ、従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
更に、金属シリサイド層6をエッチングする際に等方性ウェットエッチングを用いることによって、金属シリサイド層6をサイドエッチングし、ソース領域10上の金属シリサイド層6とドレイン領域11上の金属シリサイド6層の間の距離D1が、ソース領域10とドレイン領域11の間の距離D2より大きくなっているため、ソース領域10とドレイン領域11の間の距離D2とほぼ同じチャネル長寸法の寸法を有するゲート電極15を形成しても、金属シリサイド層6をゲート電極15から十分離すことができ、ゲート電極15と金属シリサイド層6の間のリークを防止することができる。
上記実施例では、図1(g)の工程で、CVD法により表面全体を覆うゲート絶縁膜14を形成した。しかしながら、図2(a)に示すように熱酸化により不純物添加層3及び薄膜化された不純物無添加層4(12)の露出した面のみを酸化してゲート絶縁膜14aを形成することもできる。この場合も、上記した実施例と同様に、凹部13内にゲート電極15を形成し(図2(b))、更に層間絶縁膜16、開口部17及び導電膜18を形成して、図2(c)に示すようなTFT20aを形成することができる。
図3(a)〜(d)は、本発明の別の実施例に基づく半導体装置(TFT)の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
この実施例では、まず図1(a)〜(h)に示したのと同様の工程により、図1(h)に示した構造を得た後、図3(a)に示すように、図1(h)に示した構造の表面を覆うサイドウォール膜としてのSiON膜23を例えばCVD法により形成する。ただし、本実施例では、図1(b)の不純物添加工程において、不純物添加層3は低濃度にドーピングされ、その結果図3(a)においてソース領域10及びドレイン領域11は低濃度にドーピングさている点が上記実施例と異なる。
続いて、図3(b)に示すように、SiON膜23をエッチングしてゲート電極15等の側面を覆うサイドウォール24を形成する。通常、このエッチングプロセスではマスクは不要である。
そして、図3(c)に示すように、サイドウォール24及びゲート電極15をマスクとしてソース領域10及びドレイン領域11に不純物を高濃度にドープする。このとき、ゲート電極15等の側面を覆うサイドウォール24の膜厚及び幅を適切に制御しておくことにより、サイドウォール24の下方のソース領域10及びドレイン領域11の一部は低濃度のまま残すことができ、それによって低濃度不純物添加領域(またはLDD領域とも言う)25、26が形成される。
その後、図1(i)及び(j)に示したのと同様の工程により層間絶縁膜16、開口部17及び導電膜18を形成することで、図3(d)に示すようなTFT20bが作製される。
この実施例では、LDD領域25、26を設けることによって、TFT20bのオフ電流値を低減したりホットキャリアによる劣化を防いだりすることができるという利点が得られる。尚、サイドウォール膜としてSiON膜を用いたが、SiNO膜、酸化シリコン膜または窒化シリコン膜を用いることもできる。また、単層膜に限られるものではなく、積層膜としてもよい。
図4(a)〜(g)は、本発明の更に別の実施例に基づく半導体装置(TFT)の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
この実施例では、図1(a)〜(d)の工程を図1(b)の不純物添加工程を行わずに実行し、図4(a)に示すように、表面に金属シリサイド層6が形成された島状半導体膜2を形成する。この島状半導体2は不純物添加層3を有しておらず、金属シリサイド層6の下は不純物が注入されていない不純物無添加層4となっている。
図4(b)の工程では、図1(e)の工程と同様に、島状化した半導体膜2及び金属シリサイド層6を覆うようにレジスト7を被着しパターニングした後、パターニングしたレジスト7をマスクとして用いて金属シリサイド層6を等方性エッチングする。
図4(c)の工程では、図1(f)の工程と同様に、異方性エッチングによりレジスト7のパターンに従って半導体膜2(不純物無添加層4)をパターニングして凹部13を画定するとともに、凹部13の底部に位置する半導体膜2の部分を薄膜化して、チャネル形成領域12とする。
次いで、図4(d)に示すように、図1(g)の工程と同様に、例えばCVD法により表面全体を覆うゲート絶縁膜14を形成した後、図4(e)に示すように凹部13内のチャネル形成領域12を覆う絶縁膜14上にゲート電極15を形成する。
図4(f)の工程では、ゲート電極15をマスクとして、不純物のヘビードープを行い、半導体膜2内にソース領域10及びドレイン領域11として働く不純物添加層3を形成する。このとき、不純物はゲート絶縁膜14及び金属シリサイド層6を透過して半導体膜2の所定の深さに注入される。尚、図4(f)に示した例では、不純物は半導体膜2の底面まで達していないが、不純物が半導体膜2の底面まで達するように不純物添加を行ってもよい。その場合、注入された不純物の一部がチャネル形成領域12へと回り込むようにすることで低濃度のLDD領域を形成することもできる。
その後、図1(i)及び(j)に示したのと同様の工程により、表面を層間絶縁膜16で覆い、開口部17及び導電膜18を形成することで、図4(g)に示すTFT20cが作製される。
このように、ソース領域10及びドレイン領域11として働く不純物添加層3を形成するための半導体膜2への不純物の添加は、半導体膜2をパターニングしてチャネル形成領域12に対応する部分を薄膜化した後に行うこともできる。その場合、上記したようにゲート電極15をマスクとして不純物の注入を行うと、ソース領域10及びドレイン領域11はゲート電極15に自己整合されるので好適である。
図5(a)〜(f)は、本発明の更に別の実施例に基づく半導体装置(TFT)の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
この実施例では、図1(a)〜(d)に示した工程によって図1(d)に示した構造を形成した後、図5(a)に示すように表面を覆うレジスト7を被着する。そしてこのレジスト7を感光するときに図5(a)に示すようなハーフトーンマスク(グレートーンマスクとも言う)30を用いる。
図5(a)に示したハーフトーンマスク30は、マスク基板となる透明な石英板31上に中央部を除いて半透光性膜32が形成され、さらに、その半透光性膜32の上に部分的に、入射光の通過を遮断する遮光膜33が形成された構造を有している。このようなハーフトーンマスク30を用いてレジストを露光/現像することで、レジスト7の膜厚を場所によって変えることができる。
この実施例では、ハーフトーンマスク30は中央部に透光領域を有し、その両側に半透光領域を有し、その外側に遮光領域を有している。このようなハーフトーンマスク30を用いてレジスト7を露光/現像することで、図5(b)に示すように、中央部は金属シリサイド層6の表面を露出する開口8が形成され、その両側の部分35は比較的薄い膜厚を有し、その外側の部分36は比較的厚い膜厚を有するパターニングされたレジスト7が形成される。
図5(c)の工程では、上記したパターニングされたレジスト7をマスクとして異方性ドライエッチングを行い、金属シリサイド層6、不純物添加層3及び不純物無添加層4をレジスト7の開口パターンに従ってエッチングし、凹部13を形成してソース領域10及びドレイン領域11を画定する。このとき、上記実施例と同様に、エッチングされる不純物無添加層4が所定の膜厚まで薄膜化されるようにエッチングレート及び時間を制御する。尚、ここでは、金属シリサイド層6、不純物添加層3及び不純物無添加層4のエッチングレートがレジスト7のエッチングレートより大きく(即ち、選択比が大きい)、レジスト7の形状はほとんど変化しない。
続いて、図5(d)の工程では、レジスト7と共に金属シリサイド層6を異方性エッチングする。このとき、ハーフトーンマスク30の半透光領域に対応するレジストの薄膜部分35に覆われた金属シリサイド層6の部分が除去されるまでエッチングを行い、レジスト7の厚膜部分36及びその下の金属シリサイド層6の部分はエッチングされずに残るようにする。これにより、ソース領域10上の金属シリサイド層6とドレイン領域11上の金属シリサイド層6の間の距離D1は、ソース領域10とドレイン領域11の間の距離D2よりも、ハーフトーンマスク30の半透光領域の寸法の分だけ大きくなる。即ち、この実施例では、ソース領域10上の金属シリサイド層6とドレイン領域11上の金属シリサイド層6の間の距離を、ハーフトーンマスク30の遮光領域及び半透光性領域の寸法によって正確に定めることができる。
そうして、図5(e)の工程では、図1(g)の工程と同様に、レジスト7を除去した後、表面を覆うゲート絶縁膜14を形成する。
その後、図1(i)及び(j)に示したのと同様の工程により、表面を層間絶縁膜16で覆い、開口部17及び導電膜18を形成することで、図5(f)に示すTFT20dが作製される。
尚、ハーフトーンマスクは図5(a)に示した半透光膜を用いたものに限られず、図6に示すような多孔タイプのハーフトーンマスク40を用いることもできる。図6のハーフトーンマスク40は、石英板31上に遮光材料からなる層41を有し、その中央部は開口42が形成された透光領域となっており、その両側は複数のスリット43が形成された半透光領域となっており、更にその両側は開口及びスリットのない遮光領域となっている。このような多孔タイプのハーフトーンマスク40も、図5(a)の半透光膜を用いたハーフトーンマスク30と同様に、レジストの露光・現像に用いて、レジストの膜厚を場所によって変えることができる。
図7(a)〜(d)は、本発明の更に別の実施例に基づく半導体装置(TFT)の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
この実施例では、図1(a)〜(d)に示した工程によって図1(d)に示した構造を形成した後、図7(a)に示すように表面を覆うレジスト7を被着し、パターニングして開口8を形成し、パターニングしたレジスト7をマスクとして異方性エッチングを行って金属シリサイド層6、不純物添加層3及び不純物無添加層4をレジスト7の開口パターンに従ってエッチングし、凹部13を形成してソース領域10及びドレイン領域11を画定する。この実施例では、開口8のチャネル長方向の寸法は後に形成されるゲート電極よりも大きい点が、図1(a)〜(j)の実施例と異なる。
図7(b)の工程では、図1(g)の工程と同様に、レジスト7を除去した後、表面を覆う絶縁膜14を成膜する。
その後、図1(i)及び(j)に示したのと同様の工程により、表面を層間絶縁膜16で覆い、開口部17及び導電膜18を形成することで、図7(d)に示すTFT20eが作製される。
このTFT20eでは、エッチング時のマスクに用いるレジスト7の開口8のチャネル長方向の寸法をゲート電極15よりも大きく形成したため、金属シリサイド層6の等方性エッチング工程なしに異方性エッチングのみを行って、ゲート電極15と金属シリサイド層6の間に十分な距離を確保し、それによってそれらの間のリークを防止することができる。ただし、図7(d)のTFT20eでは、図1(j)のTFT20と比べてソース領域10及びドレイン領域11とゲート電極15とが離れているためオン抵抗が増大し得る。
図8(a)〜(g)は、本発明の更に別の実施例に基づく半導体装置(TFT)の作製方法を示す断面図である。尚、本実施例において上記実施例と同様の部分には同じ符号を付して詳しい説明を省略する。
この実施例では、図7(a)を参照して説明した工程により金属シリサイド層6、不純物添加層3及び不純物無添加層4を異方性エッチングして凹部13を形成した後、レジスト7を除去して図8(a)に示す構造を準備する。
続いて、図8(b)に示すように、パターニングされた金属シリサイド層6及び半導体膜2(即ち、ソース領域10、ドレイン領域11及びチャネル形成領域12)の表面を被覆するSiNO膜51を成膜し、更にその上にSiON膜52を比較的厚く成膜する。これらSiNO膜51及びSiON膜52はサイドウォール膜として働く。
図8(c)の工程では、SiON膜52を例えばドライエッチングによりエッチングして、前記凹部13の側面に沿った前記SiON膜の部分がサイドウォール53として残るようにする。このときSiNO膜51はエッチングストッパとして働く。より詳細には、SiON膜52とSiNO膜51ではエッチングの際のプラズマ発光の波長が異なるので、それを利用してSiNO膜51の表面が露出したところでエッチングを止めることができる。これにより、半導体膜2(チャネル形成領域12)の損傷(またはアモルファス化)または膜減りを防止することができる。尚、この実施例ではSiNO膜51上にSiON膜52を形成しているが、逆でもよい。また、SiNO膜の代わりに窒化シリコン膜を用いることもできる。サイドウォール膜を積層膜でなく、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコン等からなる単層膜とすることも可能である。
続いて、図8(d)の工程で、サイドウォール53で覆われず露出したSiNO膜51の部分をエッチングにより除去して、凹部13の底部に位置する薄膜下された不純物無添加層4(チャネル形成領域12)及び凹部13の両側に位置する金属シリサイド層6を露出する。このとき、不純物無添加層4及び金属シリサイド層6の損傷を極力小さくするためウェットエッチングを用いることが好ましい。
図8(e)の工程では、露出したチャネル形成領域12及び金属シリサイド層6の上面に熱酸化により選択的に絶縁膜14を形成する。尚、CVD法などにより表面全体を覆う絶縁膜を形成することもできる。
続いて、図8(f)の工程で、凹部13内のチャネル形成領域12の上方に絶縁膜14を介してゲート電極15を形成する。
その後、図1(i)及び(j)に示したのと同様の工程により層間絶縁膜16、開口部17及び導電膜18を形成することで、TFT20fが作製される。
このTFT20fでは、凹部13の側面を覆うサイドウォール53が設けられているため、ゲート電極15と金属シリサイド層6の間のリークをより確実に防止することができる。尚、この実施例でも、図4(a)〜(g)に示した実施例と同様に、ゲート電極15の形成後に不純物イオンを添加してソース領域10及びドレイン領域11を形成することも可能である。
本発明の半導体装置(TFT)及びその作製方法は、例えば、液晶表示装置の画素トランジスタや周辺駆動回路のスイッチング用TFTの作製に用いることができる。他の一般的な半導体集積回路内のスイッチングTFTの作製に用いることもできる。本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図9(A)〜図9(H)に示す。
図9(A)はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体301、支持台302、表示部303、スピーカー部304、ビデオ入力端子305等を含む。このようなディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。本発明の半導体装置及びその作製方法は、このようなディスプレイの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないディスプレイを歩留りよく実現することができる。
図9(B)はデジタルカメラであり、本体311、表示部312、受像部313、操作キー314、外部接続ポート315、シャッターボタン316等を有する。本発明の半導体装置及びその作製方法は、このようなデジタルカメラの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないデジタルカメラを歩留りよく実現することができる。
図9(C)はコンピュータであり、本体321、筐体322、表示部323、キーボード324、外部接続ポート325、ポインティングデバイス326等を有する。なおコンピュータには、ノート型コンピュータに代表されるモバイルコンピュータやデスクトップ型コンピュータに代表される据え置き型コンピュータが含まれる。本発明の半導体装置及びその作製方法は、このようなコンピュータの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないコンピュータを歩留りよく実現することができる。
図9(D)はモバイルコンピュータであり、本体331、表示部332、スイッチ333、操作キー334、赤外線ポート335等を有する。本発明の半導体装置及びその作製方法は、このようなモバイルコンピュータの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないモバイルコンピュータを歩留りよく実現することができる。
図9(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体341、筐体342、第1表示部343、第2表示部344、記録媒体(DVD等)読み込み部345、操作キー346、スピーカー部347等を有する。第1表示部343は主として画像情報を表示し、第2表示部344は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置及びその作製方法は、このような携帯型画像再生装置の第1及び第2表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ない携帯型画像再生装置を歩留りよく実演することができる。
図9(F)はゴーグル型ディスプレイであり、本体351、表示部352、アーム部353を有する。本発明の半導体装置及びその作製方法は、このようなゴーグル型ディスプレイの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないゴーグル型ディスプレイを歩留りよく実演することができる。
図9(G)はビデオカメラであり、本体361、表示部362、筐体363、外部接続ポート364、リモコン受信部365、受像部366、バッテリー367、音声入力部368、操作キー369等を有する。本発明の半導体装置及びその作製方法は、このようなビデオカメラの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ないビデオカメラを歩留りよく実演することができる。
図9(H)は携帯電話機であり、本体371、筐体372、表示部373、音声入力部374、音声出力部375、操作キー376、外部接続ポート377、アンテナ378等を有する。本発明の半導体装置及びその作製方法は、このような携帯電話の表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタに用いることができ、それによって、トランジスタのソース領域及びドレイン領域の抵抗及びそれらに対するコンタクト抵抗を低減し、発熱及び消費電力が少ない携帯電話を歩留りよく実演することができる。
尚、上記したような電子機器の表示部は、例えば各画素にLEDや有機ELなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示したり、TV受像器として用いられたりすることが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機EL等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。また、応答時間の速さは時間分割駆動を行う上でも好ましい。また、自発光型であることによって、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の好適実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 ハーフトーンマスクの別の実施例を示す断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明に基づく半導体装置の作製方法の更に別の実施例を示すための断面図。 本発明を適用可能な電子機器を示す斜視図。
符号の説明
1 絶縁性基板
2 半導体膜
3 不純物添加層
4 不純物無添加層
5 金属膜
6 金属シリサイド層
7 レジスト
8 開口
10 ソース領域
11 ドレイン領域
12 チャネル形成領域
13 凹部
14 ゲート絶縁膜
14a ゲート絶縁膜
15 ゲート電極
16 層間絶縁膜
17 開口部(コンタクトホール)
18 導電膜
20、20a〜20f TFT
23 SiON膜
24 サイドウォール
25、26 低濃度不純物添加領域(LDD領域)
30、40 ハーフトーンマスク(グレートーンマスク)
31 石英板
32 半透光性膜
33 遮光膜
35 薄膜部分
36 厚膜部分
41 遮光材料層
42 開口
43 スリット
51 SiNO膜
52 SiON膜
53 サイドウォール

Claims (9)

  1. 半導体装置の作製方法であって、
    絶縁体上にシリコンを含む半導体材料からなる半導体膜を形成する工程と、
    前記半導体膜の上面に金属シリサイド層を形成する工程と、
    前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングして、前記半導体装置のチャネル形成領域に対応する位置に凹部を形成するとともに、この凹部の底部に位置する半導体膜の部分を所望の厚さに薄膜化する工程と、
    前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する工程と、
    前記薄膜化された半導体膜の前記部分の上方に前記絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記金属シリサイド層を貫通し前記金属シリサイド層の下の前記半導体膜に不純物を添加する工程とを有することを特徴とする半導体装置の作製方法。
  2. 前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、
    前記ゲート電極とチャネル長方向の寸法が概ね等しい開口を有するレジストをマスクとして前記金属シリサイド層を等方性エッチングしてその下の前記半導体膜を露出する工程と、
    前記開口を有する前記レジストをマスクとして、露出された前記半導体膜を異方性エッチングする工程とを有することを特徴とする請求項1に記載の半導体装置の作製方法。
  3. 前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程が、
    前記金属シリサイド層を覆うレジストを被着する工程と、
    ハーフトーンマスクを用いて前記レジストを露光・現像して、前記半導体装置のチャネル形成領域に対応する位置に開口を有し、前記開口に隣接する部分に比較的膜厚の小さい部分を有し、前記比較的膜厚の小さい部分の外側に隣接して比較的膜厚の大きい部分を有するようにパターニングされたレジストを形成する工程と、
    前記パターニングされたレジストを用いて前記金属シリサイド層及び前記半導体膜をエッチングする工程とを有することを特徴とする請求項1に記載の半導体装置の作製方法。
  4. 前記金属シリサイド層及び前記半導体膜をエッチングによりパターニングする工程の後に、
    前記パターニングされた金属シリサイド層及び半導体膜の表面を被覆するサイドウォール膜を成膜する工程と、
    前記サイドウォール膜をエッチングして、前記凹部の側面に沿った前記サイドウォール膜の部分がサイドウォールとして残るようにするとともに、前記薄膜化された半導体膜の前記部分を露出する工程とを有し、
    前記薄膜化された半導体膜の前記部分を覆う絶縁膜を形成する前記工程は、前記サイドウォール膜のエッチング工程の後になされることを特徴とする請求項1乃至のいずれか一項に記載の半導体装置の作製方法。
  5. 前記サイドウォール膜を成膜する工程は、
    酸化窒化シリコンと窒化酸化シリコンの一方からなる第1のサイドウォール膜を成膜する工程と、
    前記第1のサイドウォール膜上に、前記酸化窒化シリコンと窒化酸化シリコンの他方からなる第2のサイドウォール膜を成膜する工程とを有し、
    前記サイドウォール膜のエッチング工程は、
    前記凹部の側面に沿った前記第2のサイドウォール膜の部分が残るように前記第2のサイドウォール膜をエッチングして、前記残った第2のサイドウォール膜の部分をサイドウォールとする工程と、
    前記残った第2のサイドウォール膜で覆われていない前記第1のサイドウォール膜をエッチングにより除去して前記薄膜化された半導体膜の前記部分を露出する工程とを有することを特徴とする請求項に記載の半導体装置の作製方法。
  6. 前記窒化酸化シリコンの代わりに窒化シリコンを用いることを特徴とする請求項に記載の半導体装置の作製方法。
  7. 半導体装置であって、
    絶縁体上に形成され、前記半導体装置のチャネル形成領域に対応する部分に凹部が設けられ、前記凹部の底部に位置する部分が不純物が添加されていない不純物無添加層からなる半導体膜と、
    前記凹部の底部に位置する前記不純物無添加層を覆う絶縁膜と、
    前記凹部の底部に位置する前記不純物無添加層の上方に前記絶縁膜を介して設けられたゲート電極と、
    前記凹部に隣接して前記凹部の側壁をなす前記半導体膜の部分の上面に設けられた一対の金属シリサイド層と、
    前記一対の金属シリサイド層の下に前記金属シリサイド層に接して設けられ前記半導体装置のソース領域及びドレイン領域として機能する一対の不純物添加層とを有し、
    前記ソース領域と前記ドレイン領域の間の距離より、前記ソース領域上の前記シリサイド層と前記ドレイン領域上の前記シリサイド層の間の距離の方が大きいことを特徴とする半導体装置。
  8. 前記凹部の底部に位置する前記不純物無添加層の厚さが前記ソース領域及びドレイン領域として機能する一対の不純物添加層の厚さより小さいことを特徴とする請求項に記載の半導体装置。
  9. 前記半導体膜の前記凹部の側面に沿ったサイドウォールを更に有することを特徴とする請求項7または請求項8に記載の半導体装置。
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