JP4954497B2 - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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Description

本発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
特に、マトリクス状に配置された表示画素毎にTFTからなるスイッチング素子を設けたアクティブマトリクス型の液晶表示装置が盛んに開発されている。
アクティブマトリクス型の液晶表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるTFT(画素TFT)の占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。
液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素部や、CMOS回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路が一枚の基板上に形成される。
同一基板上に駆動回路と画素部を形成した場合、駆動回路をTAB方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
画素TFTはnチャネル型TFTから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶表示装置の画素TFTは交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素TFTに要求される特性はオフ電流値(TFTがオフ動作時に流れるドレイン電流)を十分低くすることが重要である。
また、トランジスタサイズの縮小を図るため、ゲート電極の線幅を微細化する技術がいくつか提案されている。
例えば、特許文献1には、FETにおいて、段差部側壁に蒸着した金属のサイドウォールをゲートとして用いる技術が記載されている。
また、特許文献2には、サイドウォール状のゲート電極とする薄膜トランジスタ(TFT)が提案されている。
特開平4−212428号公報 特開2003−282881
上述した特許文献1や特許文献2に記載されているサイドウォール状のゲート電極は、形状や厚みにばらつきが生じやすい。また、特許文献1や特許文献2に記載されているサイドウォール状のゲート電極とコンタクトを取るためには、通常のコンタクトホールを形成する方法では困難であり、ゲート電極とは異なる導電材料の配線を重ねて直接コンタクトを取る必要がある。従って、異種金属間接触抵抗の影響によりコンタクト抵抗の増大を招いてしまう。加えて、上述した特許文献1や特許文献2は、ゲート電極とゲート配線を形成するために多くの工程(少なくとも2回の成膜工程)を必要としている。加えて、特許文献1や特許文献2に記載されているサイドウォールを形成するための段差を形成する工程も必要である。
また、特許文献2に記載のTFTにおいては、半導体層が段差部を跨ぐように配置されているため、結晶化工程において均一な結晶性を有する半導体層を得ることは困難である。
TFTにおいては、ゲート配線幅にチャネル幅は依存しており、チャネル長は長くなってしまっていた。従ってTFTのオン電流の増大を困難なものとしている。また、TFTのチャネル長を短くすることができないため、ゲート容量を減少させにくく、TFTを含む集積回路の動作の高速化を妨げている。
本発明は、比較的少ない工程でゲート電極の線幅を微細化し、チャネル長の微細なTFTを備えた半導体装置およびその作製方法を提供する。
本発明は、配線の線幅を微細化するため、TFTにおける配線の断面形状を意図的に3つの内角をもつ形状、代表的には三角形状とすることを特徴の一つとしている。レジストマスクを後退させながら導電膜のエッチングを行い、断面形状が三角形状の電極を形成する。エッチングにより三角形状の電極が形成された段階でレジストマスクは消失しており、レジスト除去工程が省略できる。なお、本明細書において、断面形状とは基板の主平面に垂直な面で切断した断面形状を指している。
また、本明細書において、三角形とは、一直線上にない3つの点のそれぞれを結ぶ線分によってできる図形であり、3つの内角をもつものを指している。例えば、図13(A)に示すような二等辺三角形、図13(B)に示すような直角三角形、正三角形、鋭角三角形、鈍角三角形などが挙げられる。また、本明細書において、三角形状とは、図13(C)に示すような底辺以外の2辺が湾曲した三角形形状も含む。また、本発明の配線の断面構造において、三角形状の角が丸みを帯びていてもよい。
本明細書で開示する発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むTFTを複数備えた半導体装置であり、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記チャネル形成領域と重なるゲート電極の一部は、3つの内角をもつ断面形状を有することを特徴とする半導体装置である。
具体的にはTFTのゲート電極を3つの内角をもつ形状、代表的には三角形状として1μm以下に微細化し、チャネル長の短いTFTを実現する。本発明により、オン電流の増大(チャネル長の短縮化、寄生抵抗の低減化)やゲート容量の低減(チャネル長の短縮化)が実現し、高速動作する回路(代表的にはCMOS回路やNMOS回路)を得ることができる。
高速駆動が必要とされる半導体集積回路(CPUやメモリなど)の一部のTFTにおいて、ゲート電極を三角形状として高速動作を図ってもよい。また、表示装置において、スイッチング素子となるTFTのゲート電極を三角形状とすることによって、鏡面反射を防ぎ、TFT上方からの外光を散乱させることもできる。
また、他の発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むTFTを複数備えた半導体装置であり、
前記半導体層と重なるゲート電極の一部は3つの内角をもつ断面形状であり、
前記ゲート電極と一体形成されたゲート配線は、台形の断面形状であることを特徴とする半導体装置である。
レジストマスク幅およびエッチング条件を調節することにより、TFTの半導体層と重なる部分およびその周辺のみ三角形状とし、延在するゲート配線の断面形状は台形とすることもできる。工程数を増やすことなく、微細なゲート電極(三角形状)を得ることができ、且つ、ゲート配線(台形状)は上層の配線とコンタクトを取ることができる。また、ゲート配線全体を微細とするのではなく、一部を微細なものとするため、低抵抗な配線をも実現する。
また、線幅1μm以下の微細な配線とすると、断線の恐れがある。平均の配線幅より配線の端部は幅を太くすることによってエッチング量を均一なものとする。また、下地膜に段差があると断線の恐れがあるため、平坦な面に三角形状の配線を形成することが好ましい。従って、下地に段差のある部分は台形状とし、平坦な部分のみを三角形状とした配線としてもよい。
また、上記構成において、前記ゲート電極または前記ゲート配線における断面が三角形状である部分の膜厚は、断面が台形である部分の膜厚と同一であることを特徴の一つとしている。線幅1μm以下の微細な配線とした場合に断線を防ぐため、三角形状である部分の膜厚は、断面が台形である部分の膜厚が同一となるようにレジストマスク幅およびエッチング条件を調節してもよい。
また、三角形状の部分における膜厚(三角形の高さに相当)と台形の部分における膜厚(台形の高さに相当)とを異ならせることも可能である。上記構成において、前記ゲート電極または前記ゲート配線における断面が三角形状である部分の膜厚は、断面が台形である部分の膜厚より薄いことも特徴の一つとしている。複数回のエッチングにより、三角形状の部分における膜厚を台形の部分における膜厚よりも薄くすることができる。三角形状の部分における膜厚を台形の部分における膜厚よりも薄くすることによってカバレッジを良好なものとすることができる。
また、ゲート電極の材料としては、ヒロックの発生が少ない高融点金属を含む材料を用いることが好ましい。ヒロックの発生が少ない高融点金属は、W、Mo、Ti、Ta、Coなどから選ばれる1種、またはこれらの合金を用いる。また、微細な配線が下地膜から剥離するのを防止するために窒化物膜(窒化金属膜、または窒化珪素膜など)でゲート電極を囲む構造とすることが好ましい。また、上記各構成において、前記ゲート電極の側面及び下面は窒化珪素膜で囲まれていることを特徴の一つとしている。
また、上記各構成において、前記TFTのチャネル長は0.1μm〜1μmであることを特徴の一つとしている。
また、上記各構成において、前記ゲート電極はゲート配線から分岐しており、ゲート配線の幅は、ゲート電極の幅より広いことを特徴の一つとしている。
また、ゲート電極を平面上に2つ並列配置して2つのチャネル形成領域を有するダブルゲート構造とする場合、ゲート電極間隔を狭めることが困難であり、カバレッジ不良を生じやすい。そこで、第1のマスクを用いた第1のエッチングにより台形状の配線を得た後、第2のマスクを用いてレジストマスクを形成し、第2のエッチングを行って三角形状となるよう加工して分割し、複数のゲート電極を形成してもよい。また、3つ以上複数のチャネル形成領域を有するマルチゲート構造としてもよい。
また、他の発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むTFTを複数備えた半導体装置であり、 前記半導体層は、前記ゲート電極と重なる複数のチャネル形成領域を有し、前記半導体層と重なる複数のゲート電極は3つの内角をもつ断面形状であり、前記ゲート電極と一体形成されたゲート配線は、台形の断面形状であることを特徴とする半導体装置である。
本発明により、オン電流の増大(チャネル長の短縮化、寄生抵抗の低減化)やゲート容量の低減(チャネル長の短縮化)が実現し、高速動作する回路(代表的にはCMOS回路やNMOS回路)を得ることができる。
本発明の実施形態について、以下に説明する。
(実施の形態1)図1(A)〜図1(D)に本発明の半導体装置の作製工程の断面図を示す。ここでは、微細化が必要な箇所のみを三角形状とし、それ以外の箇所は台形状とする配線を同時に形成する例を示す。
まず、図1(A)に示すように絶縁表面を有する基板10上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxy)等の絶縁膜から成る下地絶縁膜11を形成する。代表的な一例は下地絶縁膜11として2層構造から成り、SiH4、NH3、及びN2Oを反応ガスとして成膜される窒化酸化珪素膜を50〜100nm、SiH4、及びN2Oを反応ガスとして成膜される酸化窒化珪素膜を100〜150nmの厚さに積層形成する構造が採用される。また、下地絶縁膜11の一層として膜厚10nm以下の窒化シリコン膜(SiN膜)、或いは酸化窒化珪素膜(SiNxy膜(X>Y))を用いることが好ましい。
次いで、下地絶縁膜上に非晶質構造を有する半導体膜を形成する。半導体膜は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などを公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜した後、公知の結晶化処理(レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って結晶構造を有する半導体膜を得る。
また、成膜条件を適宜調整して、成膜を行うだけで結晶構造を有する半導体膜(多結晶シリコン膜、微結晶半導体膜(マイクロクリスタル半導体膜、セミアモルファス半導体膜とも呼ぶ)など)を得てもよい。例えば、成膜室に珪化物気体(モノシラン、ジシラン、トリシランなど)とフッ素(或いはフッ化ハロゲンガス)を原料ガスとして導入し、プラズマを発生させて結晶構造を含む半導体膜を被処理基板に直接成膜する。
次いで、フォトリソ技術を用いてパターニングを行い、半導体層12を得る。パターニングにおけるレジストマスク形成を行う前には半導体層を保護するためにオゾン含有水溶液、または酸素雰囲気でのUV照射によってオゾンを発生させて酸化膜を形成している。ここでの酸化膜はレジストのぬれ性を向上させる効果もある。
なお、必要があれば、パターニングを行う前に、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを上記酸化膜を介して行う。上記酸化膜を介してドーピングを行った場合には、酸化膜を除去し、再度オゾン含有水溶液によって酸化膜を形成する。
次いで、パターニング時に発生する不要物(レジスト残りやレジスト剥離液など)を除去する洗浄を行った後、ゲート絶縁膜13となる珪素を主成分とする絶縁膜を形成する。ゲート絶縁膜13は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxy)等の絶縁膜の単層、またはこれらの積層を用いる。
次いで、ゲート絶縁膜13の表面を洗浄した後、スパッタ法や蒸着法や気相成長法を用いて高融点金属膜と、窒化物膜からなる積層膜を形成する。高融点金属膜としては、W、Mo、Ti、Ta、Coなどから選ばれる1種、またはこれらの合金を用いる。高融点金属膜からの拡散防止のためにバリア膜として窒化物膜を形成する。加えて、窒化物膜は、高融点金属膜とゲート絶縁膜との密着性の向上の効果が得られる。ここでは、30nm〜100nmのTaN(窒化タンタル)からなる下層膜14と、300nm〜400nmのW(タングステン)からなる上層膜15との積層を成膜する。タングステン膜は、スパッタ法、または気相成長法(CVD)で形成することができる。なお、反応性イオンエッチングを行う場合、CVD法で得られるタングステン膜はスパッタ法で得られるタングステン膜よりも約3倍速い速度でエッチングされる。
次いで、フォトリソ技術を用いてレジストマスク16a、16bを形成する。(図1(A))なお、レジストマスク16a、16bは一体化されたパターンとする。微細なTFTを形成したい箇所(代表的にはゲート電極)は、後のエッチングで三角形状となるような微細な幅のレジストマスク16aとする。微細な幅のレジストマスク16aはレーザ描画法を用いて露光を行ってもよい。また、後の工程で上層の配線とコンタクトを取る箇所(代表的にはゲート配線、引き出し配線)は、後のエッチングで台形状となるような幅のレジストマスク16bを形成する。これらのレジストマスクの幅は、高融点金属材料や、レジスト材料や、エッチング条件を適宜選択し、決定すればよい。
次いで、レジストマスクを後退させながらエッチングを行い、ゲート電極18a、ゲート配線18bを形成する。(図1(B))なお、ゲート電極18aとゲート配線18bは一体化された配線パターンとする。ここでのエッチングによって、微細な幅のレジストマスク16aは後退により消失し、一方、レジストマスク16bはエッチングにより後退して残存したレジストマスク16cとなる。
実際にパターニング実験を行った。図2(B)は、ガラス基板上にスパッタ法でタングステン膜を形成し、0.6μm幅の線状のレジストパターンを用いてドライエッチングを行い、得られた三角形状のタングステン膜パターン(線幅0.16μm)の写真図である。なお、図2(A)は模式図を示しており、基板表面1000と、電極側面部1001とを図示している。
また、図3(B)は、ガラス基板上にスパッタ法でタングステン膜を形成し、0.7μm幅の線状のレジストパターンを用いてドライエッチングを行い、得られた台形状のタングステン膜パターン(線幅0.3μm)の写真図である。なお、図3(A)は模式図を示しており、基板表面1100と、電極側面部1101と、電極上面部のレジスト1102とを図示している。
実験では、0.6μm幅の線状のレジストパターンによって0.16μm幅の三角形状配線が得られたが、特に限定されず、材料及び膜厚やエッチング条件によって適宜設定することができる。上記実験では、レジスト幅が0.7μm幅以上とすることで台形状の配線が得られたが、さらに等方性エッチングを行うことで台形状の配線を三角形状の配線に加工することも可能である。例えば、1μm幅のレジストパターンを用いてエッチングを行い、幅0.6μmの台形状の配線を得た後、0.2μm分に相当する等方性エッチングを行えば約0.2μm幅の三角形状の配線を得ることもできる。ただし、等方性エッチングを行うため、膜厚、即ち三角形の高さも薄くなる。
また、本明細書中で幅とは下地膜と接している下辺の幅を指しており、三角形状であれば底辺に相当する長さ、台形状であれば下辺に相当する長さを指すものとする。
また、後で形成するコンタクトホールを直径1μmと設定する場合、マージンを考慮すると台形上辺の長さを3μmとすることが好ましく、図1中、鎖線右側の配線幅は、約3.2μm以上とすることが好ましい。
ここでは、1回のエッチングで0.16μm幅の三角形状のゲート電極部と、3.2μm幅の台形状のゲート配線とを一体形成する。なお、基板上面から見ると、太い台形状のゲート配線から細い三角形状のゲート電極が分岐している。本明細書中では、配線のうち、半導体層と重なる部分およびその近傍の部分をゲート電極と呼び、それ以外の部分をゲート配線と呼ぶ。
次いで、レジスト剥離液による剥離処理、またはアッシング処理を行ってレジストマスク16cを除去し、半導体層12にn型を付与する不純物元素(P、As等)、或いはp型を付与する不純物元素(Bなど)を適宜添加する。(図1(C))イオンドーピング法またはイオン注入法によりゲート絶縁膜13を介して半導体層に添加する。また、マスクを設けて選択的にドーピングを行ってもよく、チャネル形成領域22とドレイン領域21(またはソース領域20)との間にLDD領域19a、19bを有する低濃度ドレイン(LDD:Lightly Doped Drain)構造としてもよい。この構造はチャネル形成領域22と、高濃度に不純物元素を添加して形成するソース領域20またはドレイン領域21との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をLDD領域と呼んでいる。
ここでは図1(C)に示すように、三角形状である上層18aの端部または下層端部を通過させて、リンのドーピングを行うことによって、高濃度不純物領域20、21と、三角形状のゲート電極と一部重なる低濃度不純物領域19a、19bが自己整合的に形成できる。図1(C)に示す構造は、ゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させた、いわゆるGOLD構造と呼んでいる。
また、配線の変質や剥離を防ぐため、ドーピングの前に窒化絶縁膜からなる層間絶縁膜を形成してもよい。この場合、ドーピング工程は、ゲート絶縁膜及び層間絶縁膜を介して半導体層に添加する。
以降の工程は、第1の層間絶縁膜23を形成し、水素化処理および活性化処理を行う。そして、第2の層間絶縁膜24を形成した後、ソース領域、ドレイン領域に達するコンタクトホールを形成する。また、三角形状としたゲート電極と上方の配線や電極とのショートを防ぐため、第2の層間絶縁膜24としては、塗布法で得られる絶縁膜を用いることが好ましい。
そして、導電膜を成膜してパターニングを行ってソース電極25、ドレイン電極26を形成してTFT(nチャネル型TFT)を完成させる。また、同時に引き出し電極27も形成する。(図1(D))ソース電極25、ドレイン電極26、引き出し電極27は、Mo、Ta、W、Ti、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ti膜と、純Al膜と、Ti膜との3層構造、或いはTi膜と、NiとCを含むAl合金膜と、Ti膜との3層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。
また、本発明は図1(D)のTFT構造に限定されず、必要があればゲート電極と重ならないLDD領域を設けてもよいし、LDD領域のないTFTとしてもよい。
また、ここではnチャネル型TFTを用いて説明したが、n型不純物元素に代えてp型不純物元素を用いることによってpチャネル型TFTを形成することができることは言うまでもない。また、マスクを用いてn型不純物元素とp型不純物元素とを打ち分けることによって同一基板上にnチャネル型TFTと、pチャネル型TFTとを作り込むことができる。
本発明で得られるゲート配線は、部分的に微細な箇所(断面が三角形状の電極)を有し、且つ、コンタクトホールを介して上層配線との接続が可能である。
また、ゲート電極を三角形状とすることで、ゲート電極と、上方に位置するソース電極(およびドレイン電極)との距離が長い場所ができるため、寄生容量の低減が図れる。寄生容量を考慮して距離を持たせる必要がなくなるため、ゲート電極を三角形状とすることで、ソース電極とドレイン電極との間隔を狭めることができ、さらなる微細化を図ることができる。配線間隔を狭めた場合、矩形形状の配線だと電極上端部が上層の配線と近付き、寄生容量が形成されやすい。
本発明により、チャネル形成領域22のチャネル長の短縮化が図れ、オン電流の増大やゲート容量の低減が実現し、高速動作する半導体集積回路(CPUやメモリーなど)をガラス基板(またはプラスチック基板)上に得ることができる。
また、液晶表示装置のスイッチング素子に適用すれば、画素部に配置するTFTの微細化が図れるため、開口率を向上させることができる。画素部のゲート電極は微細であるが、ゲート配線はなお、液晶表示装置においては、ゲート配線の取り出しは画素部の外側で行われることが多い。また、液晶表示装置の駆動回路に適用すれば、高速動作、且つ、狭額縁化を実現できる。
また、EL素子を有する発光表示装置に適用すれば、同様に画素部に配置するTFTの微細化が図れるため、開口率を向上させることができる。発光表示装置においては、1つの画素に複数のTFTを配置し、複数のTFTを互いに接続して画素回路を構成するためにゲート電極のコンタクトを1つの画素内で行う。同様に、発光表示装置の駆動回路に適用すれば、高速動作、且つ、省スペース化された駆動回路を画素回路と同一基板上に形成することができる。
なお、有機化合物を含む層を発光層とするEL素子は、有機化合物を含む層(以下、EL層と記す)が陽極と、陰極との間に挟まれた構造を有し、陽極と陰極とに電界を加えることにより、EL層からルミネッセンス(Electro Luminescence)が発光する。またEL素子からの発光は、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがある。
また、本発明の発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧(CV)のものと、定電流(CC)のものとがある。ビデオ信号が定電圧のもの(CV)には、発光素子に印加される信号の電圧が一定のもの(CVCV)と、発光素子に印加される信号の電流が一定のもの(CVCC)とがある。また、ビデオ信号が定電流のもの(CC)には、発光素子に印加される信号の電圧が一定のもの(CCCV)と、発光素子に印加される信号の電流が一定のもの(CCCC)とがある。
また、回路設計や作製工程が複雑になるが、同一基板上にTFTを含む回路でCPU、表示部、及びメモリを作り込むこともできる。
(実施の形態2)三角形状の配線または電極を実現する作製方法は、実施の形態1に示した方法に限定されず、他の方法で得ることもできる。ここでは、他の一例として、フォトマスクを2枚使用してゲート電極のみを複数回エッチング加工して三角形状のゲート電極を形成する。また、オフ電流値を十分低くするため、2つのチャネル形成領域を有するダブルゲート構造を形成する例を図4に示す。
実施の形態1に示す1回のエッチングでレジストを後退させる方法ではダブルゲート構造を形成する場合、2つのチャネル形成領域の間隔を狭めることが困難である。そこで、予めテーパーを有する配線を形成しておき、その後、分断するようなエッチングを行って2つの三角形状を有する電極を形成する。
まず、実施の形態1と同様に絶縁表面を有する基板410上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxy)等の絶縁膜から成る下地絶縁膜411を形成する。
次いで、実施の形態1と同様に下地絶縁膜上に非晶質構造を有する半導体膜を形成し、フォトリソ技術を用いてパターニングを行い、半導体層412を得る。次いで、実施の形態1と同様にゲート絶縁膜413となる珪素を主成分とする絶縁膜を形成する。
次いで、ゲート絶縁膜413の表面を洗浄した後、スパッタ法や蒸着法や気相成長法を用いて高融点金属膜からなる単層膜を形成する。高融点金属膜としては、W、Mo、Ti、Ta、Coなどから選ばれる1種、またはこれらの合金を用いる。高融点金属膜からの拡散防止のために、積層構造として、下層のバリア膜として窒化物膜を形成してもよい。次いで、フォトリソ技術を用いてレジストマスクを形成する。
次いで、レジストマスクを後退させながらエッチングを行い、第1の形状の電極414、415を形成する。(図4(A))図4(A)では、エッチングで後退して残ったレジストマスク416を示している。
次いで、レジストマスク416を除去して新たにレジストマスク417を形成する。(図4(B))ここで、レジストマスクの開口端が、第1の形状の電極414のテーパー部分に位置するようにする。従って、テーパー部分は長いことが好ましく、マスクのアライメント精度を考慮すると、少なくとも3μm程度とする。なお、図5(A)はレジストマスク416を除去した段階の上面図を示しており、同一の箇所には同じ符号を用いている。また、図5(A)における第1の形状の電極414上の点線は、上面と斜面の境界を示しており、点線の外側は斜面である。
次いで、エッチングを行い、電極414を2つのゲート電極418a、418bに分断する。この2回目のエッチングで三角形状とする。ここでは、カバレッジを良好なものとするため、テーパ形状としているが、側面が垂直となるようエッチングしてもよい。側面が垂直となるようにエッチングした場合、ゲート電極418a、418bの三角形状は垂直三角形となる。
次いで、レジストマスクを除去した後、窒化絶縁膜からなる第1の層間絶縁膜423を形成する。次いで、半導体層412にn型を付与する不純物元素(P、As等)、或いはp型を付与する不純物元素(Bなど)を適宜添加する。(図4(D))イオンドーピング法またはイオン注入法によりゲート絶縁膜413および第1の層間絶縁膜423を介して半導体層に添加する。なお、図5(B)はレジストマスクを除去した段階の上面図を示しており、同一の箇所には同じ符号を用いている。また、点線A−Bで切断した断面が図4(D)に相当する。ここでは、図5(B)に示すように配線に開口をあけることによってダブルゲート構造としている。
ここでは図4(D)に示すように、三角形状である418a、418bの端部を通過させて、リンのドーピングを行うことによって、高濃度不純物領域420、421a、421bと、三角形状のゲート電極と一部重なる低濃度不純物領域419a、419bが自己整合的に形成できる。
また、マスクを設けて選択的にドーピングを行ってもよく、低濃度不純物領域の形成ためのドーピングと、高濃度不純物領域の形成のためのドーピングとを別々に行ってもよい。
次いで、水素化処理および活性化処理を行う。そして、第2の層間絶縁膜424を形成した後、ソース領域、ドレイン領域に達するコンタクトホールを形成する。また、三角形状としたゲート電極と上方の配線や電極とのショートを防ぐため、第2の層間絶縁膜424としては、塗布法で得られる絶縁膜を用いることが好ましい。
そして、導電膜を成膜してパターニングを行ってソース電極425、ドレイン電極426を形成してTFT(nチャネル型TFT)を完成させる。また、同時に引き出し電極427も形成する。(図4(E))ソース電極425、ドレイン電極426、引き出し電極427は、Mo、Ta、W、Ti、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ti膜と、純Al膜と、Ti膜との3層構造、或いはTi膜と、NiとCを含むAl合金膜と、Ti膜との3層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。
また、本発明は図4(E)のTFT構造に限定されず、必要があればゲート電極と重ならないLDD領域を設けてもよいし、LDD領域のないTFTとしてもよい。
本発明で得られるゲート配線は、部分的に微細な箇所(断面が三角形状の電極)を有し、且つ、コンタクトホールを介して上層配線との接続が可能である。
また、本実施の形態は実施の形態1と自由に組み合わせることができる。
(実施の形態3)
ここでは三角形状の電極を用いた薄膜トランジスタレイアウトの一例を示す。
図6(A)は液晶表示装置の画素部に配置するスイッチング素子にTFTを用いてレイアウトを行った上面図である。
図6(A)に示すように、ゲート配線は、半導体層と重なっている部分で細くなっており、細くなった部分が三角形状のゲート電極605a、605bとなっている。また、ソース配線608はソース領域またはドレイン領域602と接続されている。また、画素電極611もソース領域またはドレイン領域602と接続されている。609は隣接する画素のソース配線である。
また、図6(B)は、図6(A)中の点線C−Dで切断した断面図を示している。
図6(B)で示すように、絶縁表面を有する基板上には、無機絶縁膜からなる下地膜601と、少なくともチャネル形成領域形成領域603a、603bおよびソース領域またはドレイン領域602を含む活性層と、活性層を覆うゲート絶縁膜604と、ゲート電極605a、605bと、ゲート電極を覆う層間絶縁膜606、607、610が設けられている。
断面が三角形状となっているゲート電極605a、605bは、チャネル形成領域603a、603bとゲート絶縁膜604を介して重なっている。ゲート電極605a、605bを三角形状とすることで微細化し、チャネル形成領域603a、603bのチャネル長の短縮化を図っている。
ゲート電極605a、605bは、平坦な活性層上に配置して、活性層の端面での段差の部分は太い電極(断面形状は台形)としている。また、ゲート電極の端部は、エッチングによって先細り、尖った上面形状とならないように三角形状の部分より太くしている。
図6(A)に示すようにゲート配線全体を微細とするのではなく、ゲート電極の一部を微細なものとするため、低抵抗な配線をも実現する。
また、層間絶縁膜606は、ゲート絶縁膜から剥離するのを防止するために窒化物膜(窒化金属膜、または窒化珪素膜など)とすることが好ましい。また、層間絶縁膜606は、後に塗布法による層間絶縁膜607を形成する際に強度の弱い三角形状のゲート電極を保護する効果もある。
また、図6(A)のレイアウトに特に限定されず、活性層の端面での段差を乗り越える三角形状の電極を形成してもよい。図6(C)は、図6(A)と異なる他のレイアウトの一例を示している。
図6(C)においては、活性層の端面での段差を乗り越える三角形状の電極615a、615bを形成している。
また、本実施の形態は実施の形態1または実施の形態2と自由に組み合わせることができる。
(実施の形態4)
本実施の形態では、エッチングによってゲート配線での厚さと、ゲート配線と同一材料からなるゲート電極での厚さを異ならせる例を図7を用いて説明する。
まず、実施の形態1と同様に、絶縁表面を有する基板710上に下地絶縁膜711、半導体層712を形成する。
次いで、パターニング時に発生する不要物(レジスト残りやレジスト剥離液など)を除去する洗浄を行った後、第1のゲート絶縁膜713aとなる珪素を主成分とする絶縁膜を形成する。第1のゲート絶縁膜713aは、酸化シリコン膜、または酸化窒化シリコン膜(SiOxy:X>Y)等の絶縁膜を用いる。
次いで、第2のゲート絶縁膜713bとなる珪素を主成分とする絶縁膜を連続的に形成する。第2のゲート絶縁膜713bは、窒化シリコン膜、または酸化窒化シリコン膜(SiOxy:X<Y)等の絶縁膜を用いる。
次いで、ゲート絶縁膜713bの表面を洗浄した後、スパッタ法や蒸着法や気相成長法を用いて高融点金属膜714を形成する。高融点金属膜としては、W、Mo、Ti、Ta、Coなどから選ばれる1種、またはこれらの合金を用いる。
次いで、フォトリソ技術を用いてレジストマスク716a、716bを形成する。(図7(A))なお、レジストマスク716a、716bは一体化されたパターンとする。微細なTFTを形成したい箇所(代表的にはゲート電極)は、後のエッチングで三角形状となるような微細な幅のレジストマスク716aとする。
次いで、レジストマスクを後退させながらエッチングを行い、三角形状の電極715a、台形状の配線715bを形成する。(図7(B))なお、三角形状の電極715aと台形状の配線715bは一体化された配線パターンとする。また、ここでのエッチングと同時、或いはエッチング処理を別途行って第2のゲート絶縁膜713cを形成する。ここでのエッチングによって、微細な幅のレジストマスク716aは後退により消失し、一方、レジストマスク716bはエッチングにより後退して残存したレジストマスク716cとなる。
次いで、レジストマスク716cを残存させたまま、等方性のエッチングを行い、線幅を細らせるとともに、三角形状の電極の高さが低減されたゲート電極715cを得る。(図7(C))また、台形状のゲート配線715dは線幅が細くなっただけで膜厚は変化しない。なお、ここでのエッチングでは第2のゲート絶縁膜713cはエッチングされない条件で行う。三角形状の電極の高さが低減されたゲート電極715cとすることでカバレッジを良好なものとすることができる。
次いで、配線の変質や剥離を防ぐため、窒化絶縁膜からなる第1の層間絶縁膜723を形成する。第2のゲート絶縁膜713cは窒化珪素膜または窒化酸化珪素膜であるので、第1の層間絶縁膜723と密着性の向上が図れ、望ましい。また、第2のゲート絶縁膜713cの端部は、ゲート電極715cの端部から離れており、第2のゲート絶縁膜713cの上面が第1の層間絶縁膜723と接する領域が広いため、ゲート電極715cを包み込んで保護されている。第1の層間絶縁膜723は後に行われるドーピングによるダメージから配線や電極を保護する効果もある。
次いで、レジスト剥離液による剥離処理、またはアッシング処理を行ってレジストマスク716cを除去し、半導体層712にn型を付与する不純物元素(P、As等)、或いはp型を付与する不純物元素(Bなど)を適宜添加する。(図7(D))第2のゲート絶縁膜の存在している箇所と、第1のゲート絶縁膜のみの箇所とでドーピングのされ方が変化し、高濃度不純物領域720、721と、低濃度不純物領域719a、719bが自己整合的に形成できる。ここでのドーピング工程は、イオンドーピング法またはイオン注入法により、ゲート絶縁膜及び第1の層間絶縁膜を介して半導体層に添加する。
図7(D)に示す構造は、LDD領域をチャネル形成領域の両側に配置させた、いわゆるLDD構造である。
以降の工程は、水素化処理および活性化処理を行う。そして、第2の層間絶縁膜724を形成した後、ソース領域、ドレイン領域に達するコンタクトホールを形成する。また、三角形状としたゲート電極と上方の配線や電極とのショートを防ぐため、第2の層間絶縁膜724としては、塗布法で得られる絶縁膜を用いることが好ましい。
そして、導電膜を成膜してパターニングを行ってソース電極725、ドレイン電極726を形成してTFT(nチャネル型TFT)を完成させる。また、同時に引き出し電極27も形成する。(図7(E))ソース電極725、ドレイン電極726、引き出し電極727は、Mo、Ta、W、Ti、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ti膜と、純Al膜と、Ti膜との3層構造、或いはTi膜と、NiとCを含むAl合金膜と、Ti膜との3層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。
また、本発明は図7(E)のTFT構造に限定されず、必要があればゲート電極と重なるLDD領域を設けてもよいし、LDD領域のないTFTとしてもよい。
また、ここではnチャネル型TFTを用いて説明したが、n型不純物元素に代えてp型不純物元素を用いることによってpチャネル型TFTを形成することができることは言うまでもない。また、マスクを用いてn型不純物元素とp型不純物元素とを打ち分けることによって同一基板上にnチャネル型TFTと、pチャネル型TFTとを作り込むことができる。
また、回路設計や作製工程が複雑になるが、同一基板上にTFTを含む回路でCPU、表示部、及びメモリを作り込むこともできる。
また、本実施の形態は実施の形態1、実施の形態2、または実施の形態3と自由に組み合わせることができる。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
本実施例では、絶縁表面を有する基板(代表的にはガラス基板、プラスチック基板)上に上記実施の形態1乃至4で得られるTFTを含む回路でCPUやメモリーを構成する例を図8を用いて説明する。
801は中央処理部(CPUとも呼ばれる)、802は制御部、803は演算部、804は記憶部(メモリーとも呼ばれる)、805は入力部、806は出力部(表示部など)である。
演算部803と制御部802とを合わせたものが、中央処理部801であり、演算部803は、加算、減算の算術演算やAND、OR、NOTなどの論理演算を行う算術論理演算部(Arithmetic Logic Unit:ALU)、演算のデータや結果を一時格納する種々のレジスタ、入力される1の個数を数え上げるカウンタなどから成り立っている。
演算部803を構成する回路、例えば、AND回路、OR回路、NOT回路、バッファ回路、またはレジスタ回路などはTFTで構成することができ、高い電界効果移動度を得るため、連続発振型のレーザー光を用いて結晶化を行った半導体膜をTFTの活性層として作製すればよい。アモルファスシリコン膜に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜を加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜に触媒となる金属元素を添加した後、加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよい。本実施例において、演算部803を構成するTFTのチャネル長方向とレーザービームの走査方向とを揃える。
また、制御部802は記憶部804に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部802はプログラムカウンタ、命令レジスタ、制御信号生成部からなる。また、制御部802もTFTで構成することができ、連続発振型のレーザー光を用いて結晶化を行った半導体膜をTFTの活性層として作製すればよい。本実施例において、制御部802を構成するTFTのチャネル長方向とレーザービームの走査方向とを揃える。
また、記憶部804は、計算を行うためのデータと命令を格納する場所であり、CPUで頻繁に実行されるデータやプログラムが格納されている。記憶部804は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、SRAM、DRAM、フラッシュメモリなどで形成すればよい。また、記憶部804もTFTで構成する場合には、連続発振型のレーザー光を用いて結晶化を行った半導体膜をTFTの活性層として作製することができる。本実施例において、記憶部804を構成するTFTのチャネル長方向とレーザービームの走査方向とを揃える。
また、入力部805は外部からデータやプログラムを取り込む装置である。また、出力部806は結果を表示するための装置、代表的には表示装置である。
TFTのチャネル長方向とレーザービームの走査方向を揃えることによって各TFTの電気特性バラツキの少ないCPUを絶縁基板上に作り込むことができる。また、同一基板上にCPUと表示部とを作り込むことができる。表示部においても各画素に配置される複数のTFTのチャネル長方向とレーザービームの走査方向を揃えることが好ましい。
また、本実施例においては、実施の形態1に従い、ゲート電極の断面形状を三角形状として、チャネル長を0.2μm〜1μmとすることによって高速動作する回路(CPUなど)を作製している。
また、回路設計や作製工程が複雑になるが、同一基板上にCPUと表示部とメモリとを作り込むこともできる。
こうして、絶縁基板上に高速動作可能であり、且つ、電気特性バラツキの少ない半導体装置を完成することができる。
また、本実施例は、実施の形態1乃至3のいずれか一と自由に組み合わせることができる。
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した半導体装置の構成例と、消費電力を削減する動作方法について説明する。
図9に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部901、ソース線駆動回路902、ゲート線駆動回路903、機能の異なる3つの画像処理回路904、905、906、メモリ907、インターフェース回路908、電源供給タイミング制御回路909が設けられている。本半導体装置は、液晶表示装置であっても、EL材料を用いた発光表示装置であっても構わない。
図9に示したブロック図において、画素部901は画像を表示する部分であり、ソース線駆動回路902、及びゲート線駆動回路903は、画素を駆動する駆動回路である。画像データはソース線駆動回路902に入力される。また、インターフェース回路908は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路902、画像処理回路904、905、906、もしくはメモリ907に出力する。
本半導体装置の機能として、3つの画像処理回路904〜906とメモリ907を用いた様々な画像処理を行う半導体装置を考えることができる。例えば、これらの画像処理回路の1つもしくは複数を用いることによって、画像の歪み補正、リサイズ、モザイク処理、スクロール、反転といった画像変換や、マルチウィンドウ処理、メモリ907を用いた画像生成、及びこれらの複合処理等を考えることができる。
これに対応して、様々な動作モードが考えられ、本構成の半導体装置においては、画像処理回路904、905、906が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路904、905、906の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路904、905、906の動作状態を保持したまま電源を遮断することが可能となり、使用しない画像処理回路の電源を遮断することが可能となる。その結果、消費電力の削減が可能となる。
また、待機時においても、システムの状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
動作モードの切り替え制御は、電源供給タイミング制御回路909によって行う。具体的には、動作モードに対応して、モードの切り替え前後に、使用しない画像処理回路に対して格納手続と復元手続を行えばよい。
なお、本実施例では、画像処理回路904、905、906全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路904、905、906を構成する一部の回路(例えば回路Cとする)の論理状態を復元可能とする構成であっても構わない。その場合、回路Cを使用する時のみに回路Cに電源を供給することが可能となり、消費電力の削減が可能となる。
なお、不揮発性を有するラッチ回路を、インターフェース回路、あるいはソース線駆動回路、ゲート線駆動回路に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
本実施例における様々な回路(画素部901、ソース線駆動回路902、ゲート線駆動回路903、機能の異なる3つの画像処理回路904〜906、メモリ907、インターフェース回路908、電源供給タイミング制御回路909)は、実施の形態1乃至3に従って得られる高速動作可能なTFTで作製することができる。
なお、本実施例は、実施の形態1乃至3、実施例1のいずれの構成とも自由に組み合わせることが可能である。
本実施例では、画素部とCMOS回路部と端子部とを同一基板上に形成する例を図10に示す。本実施例では画素部におけるTFTのゲート電極の断面形状は台形状とし、CPUやメモリの一部を構成するCMOS回路部においては、TFTのゲート電極の断面形状は三角形状としている。
基板1610上に下地絶縁膜を形成した後、各半導体層を形成する。次いで、半導体層を覆うゲート絶縁膜を形成した後、各ゲート電極、端子電極を形成する。本実施例では、いくつかのTFTのゲート電極の断面形状を三角形状とすることでチャネル長の短縮化を図っている。
次いで、nチャネル型TFT1636を形成するため、半導体にn型を付与する不純物元素(代表的にはリン、またはAs)をドープし、pチャネル型TFT1637を形成するため、半導体にp型を付与する不純物元素(代表的にはボロン)をドープしてソース領域およびドレイン領域、必要であればLDD領域を適宜形成する。nチャネル型TFT1636やpチャネル型TFT1637は、実施の形態1乃至3のいずれか一に従って形成すればよい。一部のゲート電極を三角形状に加工することによってマスクを増やすことなく、半導体集積回路の一部の回路を高速動作する回路とすることができる。
次いで、層間絶縁膜となる高耐熱性平坦化膜1616を形成する。高耐熱性平坦化膜1616としては、塗布法によって得られるシリコン(Si)と酸素(O)との結合で骨格構造が構成される絶縁膜を用いる。
次いで、マスクを用いてSiNO膜および高耐熱性平坦化膜にコンタクトホールを形成すると同時に周縁部の高耐熱性平坦化膜を除去する。1回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。
次いで、高耐熱性平坦化膜1616をマスクとしてエッチングを行い、露呈している水素を含むSiNO膜、またはゲート絶縁膜を選択的に除去する。
次いで、導電膜を形成した後、マスクを用いてエッチングを行い、ドレイン配線やソース配線を形成する。
次いで、透明導電膜からなる第1の電極1623、即ち、有機発光素子の陽極(或いは陰極)を形成する。同時に端子電極の上にも透明導電膜を形成する。
以降の工程は、公知の方法で絶縁物1629、有機化合物を含む層1624、導電膜からなる第2の電極1625、透明保護層1626を形成し、封止基板1633をシール材1628で貼り合わせて発光素子を封止する。なお、シール材1628で囲まれた領域には透明な充填材1627を充填する。最後にFPC1632を異方性導電膜1631により公知の方法で端子電極と貼りつける。端子電極は、透明導電膜を用いることが好ましく、ゲート配線と同時に形成された端子電極上に形成する。
以上の工程によって、発光素子がマトリクス状に配置された画素部とCMOS回路と端子部とを同一基板上に形成する。本実施例に示すように同一基板上にnチャネル型TFTとpチャネル型TFTとを作製することができるため、駆動回路や保護回路を作り込むことができ、駆動用のICチップの実装部品を少なくすることができる。
なお、本実施例は、実施の形態1乃至3、実施例1、実施例2のいずれの構成とも自由に組み合わせることが可能である。
本発明を実施して得たTFTを組み込むことによって様々な電子機器を作製することができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD))等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図11、図12に示す。
図11(A)はテレビであり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明はテレビに内蔵している半導体集積回路、および表示部2003に適用し、駆動部の小さなテレビを実現することができる。なお、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用のテレビが含まれる。
図11(B)はデジタルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明は、デジタルカメラに内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2102に適用し、回路面積が小さく高精細なデジタルカメラとすることができる。
図11(C)はパーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明は、パーソナルコンピュータに内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2203に適用し、表示部に配置されるTFTと、CPUを構成するCMOS回路とを同一基板上に作り込むことが可能となり、回路面積が小さいパーソナルコンピュータを実現することができる。
図11(D)は電子書籍であり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明は、電子書籍に内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2302に適用し、回路面積が小さい電子書籍を実現することができる。
図11(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示する。本発明は画像再生装置に内蔵されている半導体集積回路(メモリやCPUなど)、および表示部A、B2403、2404に適用し、回路面積が小さい画像再生装置を実現することができる。
図11(F)は携帯型のゲーム機器であり、本体2501、表示部2505、操作スイッチ2504等を含む。本発明はゲーム機器に内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2505に適用し、表示部に配置されるTFTと、CPUを構成するCMOS回路とを同一基板上に作り込むことが可能となり、回路面積が小さい携帯型のゲーム機器を実現することができる。
図11(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609、接眼部2610等を含む。本発明は、ビデオカメラに内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2602に適用し、回路面積が小さいビデオカメラを実現することができる。
図11(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明は、携帯電話に内蔵されている半導体集積回路(メモリやCPUや高周波回路など)、および表示部2703に適用し、回路面積が小さな携帯電話を実現できる。
また、図12は、腕に取り付け可能な携帯型のコンピュータであり、本体2901、表示部2902、スイッチ2903、操作キー2904、スピーカー部2905等を含む。表示部2902はタッチパネルとして様々な入力や操作が可能である。なお、ここでは図示しないが、携帯型のコンピュータの温度上昇を抑える冷却機能や、赤外線ポートや、高周波回路などの通信機能を具備している。
人の腕2900に触れても違和感を感じないように人の腕と触れる部分はプラスチックなどのフィルムで覆われていることが好ましい。従って、プラスチック基板上に半導体集積回路(メモリやCPUなど)、および表示部2902を形成することが望ましい。また、人の腕2900に沿って本体2901の外形を湾曲させてもよい。
本発明は、図12に示すように携帯型のコンピュータに内蔵されている半導体集積回路(メモリやCPUや高周波回路など)、および表示部2902およびスピーカ部2905の制御回路などに適用し、回路面積が小さい携帯型のコンピュータを実現することができる。
なお、本実施例は、実施の形態1乃至3、実施例1、実施例2、実施例3のいずれの構成とも自由に組み合わせることが可能である。
本発明により、比較的少ない工程でゲート電極の線幅を微細化し、チャネル長の微細なTFTを得ることができ、製造コストを低減することができる。また、マスクを増やすことなく、半導体集積回路の一部の回路を高速動作する回路(代表的にはCMOS回路やNMOS回路)とすることができる。
実施の形態1を示す工程断面図。 パターンの写真図および模式図。 パターンの写真図および模式図。 実施の形態2を示す工程断面図。 実施の形態2を示す上面図。 実施の形態3を示す上面図。 実施の形態4を示す工程断面図。 CPUのブロック図を示す図である。 表示部を有するシステムブロック図を示す図である。 アクティブマトリクス型の発光表示装置の断面を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 本発明のゲート電極の断面形状の一例を示す図。
符号の説明
10:基板
12:半導体層
13:ゲート絶縁膜
16a、16b:レジストマスク
18a:ゲート電極(三角形状)
18b:ゲート配線(台形状)

Claims (3)

  1. 半導体層、ゲート絶縁膜、及びゲート電極を有し、
    前記半導体層は、第1及び第2の高濃度不純物領域、前記第1の高濃度不純物領域と前記第2の高濃度不純物領域との間のチャネル形成領域、並びに前記第1の高濃度不純物領域と前記チャネル形成領域との間の低濃度不純物領域を有し、
    前記ゲート電極の端部はテーパー部を有し、
    前記ゲート電極のテーパー部のうち、前記第1の高濃度不純物領域側の第1のテーパー部は、前記第2の高濃度不純物領域側の第2のテーパー部より傾斜が緩やかであり、
    前記第1のテーパー部と、前記低濃度不純物領域とは、少なくとも一部が重なっていることを特徴とする半導体装置。
  2. 半導体層、ゲート絶縁膜、並びに第1及び第2のゲート電極を有し、
    前記半導体層は、第1及び第2の高濃度不純物領域、前記第1の高濃度不純物領域と前記第2の高濃度不純物領域との間の第3の高濃度不純物領域、前記第1の高濃度不純物領域と前記第3の高濃度不純物領域との間の第1のチャネル形成領域、前記第2の高濃度不純物領域と前記第3の高濃度不純物領域との間の第2のチャネル形成領域、前記第1の高濃度不純物領域と前記第1のチャネル形成領域との間の第1の低濃度不純物領域、並びに前記第2の高濃度不純物領域と前記第2のチャネル形成領域との間の第2の低濃度不純物領域を有し、
    前記第1及び第2のゲート電極の端部はテーパー部を有し、
    前記第1のゲート電極のテーパー部のうち、前記第1の高濃度不純物領域側の第1のテーパー部は、前記第3の高濃度不純物領域側の第2のテーパー部より傾斜が緩やかであり、
    前記第2のゲート電極のテーパー部のうち、前記第2の高濃度不純物領域側の第3のテーパー部は、前記第3の高濃度不純物領域側の第4のテーパー部より傾斜が緩やかであり、
    前記第1のテーパー部と、前記第1の低濃度不純物領域とは、少なくとも一部が重なっており、
    前記第2のテーパー部と、前記第2の低濃度不純物領域とは、少なくとも一部が重なっていることを特徴とする半導体装置。
  3. 半導体層上にゲート絶縁膜を介して導電膜を形成する第1の工程と、
    前記導電膜を第1のレジストマスクを用いてエッチングして、一方の端部に第1のテーパー部を有し、且つ他方の端部に第3のテーパー部を有する導電層を形成する第2の工程と、
    前記導電層を第2のレジストマスクを用いて分断するようにエッチングして、前記第1のテーパー部と前記第1のテーパー部より傾斜が急な第2のテーパー部とを有する第1のゲート電極、及び前記第3のテーパー部と前記第3のテーパー部より傾斜が急な第4のテーパー部とを有する第2のゲート電極を形成する第3の工程と、
    前記第1及び第2のゲート電極をマスクとして前記半導体層に不純物元素を添加し、前記第1のテーパー部側の第1の高濃度不純物領域、前記第3のテーパー部側の第2の高濃度不純物領域、前記第1の高濃度不純物領域と前記第2の高濃度不純物領域との間の第3の高濃度不純物領域、前記第1のテーパー部と少なくとも一部が重なる第1の低濃度不純物領域、及び前記第3のテーパー部と少なくとも一部が重なる第2の低濃度不純物領域を形成する第4の工程と、を有することを特徴とする半導体装置の作製方法。
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