JP5240096B2 - 記憶回路、集積回路およびスキャン方法 - Google Patents
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Description
まず、図1を用いて、実施例1に係るFFの全体図について説明する。図1は、実施例1に係るFFの全体図を示す図である。図1に示した例では、実施例1に係るFF100a〜100cが、スキャンチェーンによってシリアルに接続されている。このようなFF100a〜100cは、LSIなどの集積回路に含まれる。
次に、図2を用いて、実施例1に係るFFの構成について説明する。図2は、実施例1に係るFFの構成を示す図である。なお、図2に示したFF100は、図1に示したFF100a〜100cに対応する。
次に、図5および図6を用いて、実施例1に係るFF100を用いて、0縮退故障が発生した箇所を特定するスキャンテストの例について説明する。図5および図6は、実施例1に係るFF100の適用例を説明する図である。図5に示した例では、FF100a〜100eがシリアルに接続されている例を示している。そして、図5に示した例では、FF100cとFF100dとの間の接続が故障している例を示している。
次に、図7を用いて、実施例1に係るFF100を用いたスキャンテスト処理の手順について説明する。図7は、実施例1に係るFF100を用いたスキャンテスト処理手順を示すフローチャートである。なお、ここでは、0縮退故障が発生した箇所を特定するスキャンテスト処理手順について説明する。
上述してきたように、実施例1に係るFF100は、データ「0」および「1」の双方を設定することができる。これにより、実施例1に係るFFを用いてスキャンテストを行う場合、0縮退故障および1縮退故障が発生した箇所を特定することができる。
上記実施例1および2において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
100a〜100e FF
110 マスタラッチ
M110a〜M110c マスタラッチ
M111a〜M111c マスタラッチ設定回路
111〜113 トランジスタ
114 NOT回路
120 スレイブラッチ
S120a〜S120c スレイブラッチ
S121a〜S121c スレイブラッチ設定回路
121〜124 トランジスタ
125 NOT回路
Claims (4)
- 第一の記憶素子と第二の記憶素子とを含む記憶回路であって、
クリア信号が印加された場合に、データ0を前記第一の記憶素子に設定し、第一のクロック信号がオンである場合に、他の記憶回路の第二の記憶素子から出力されるデータを前記第一の記憶素子に設定する第一の設定回路と、
第二のクロック信号がオフであり、かつ、クリア信号が印加された場合に、データ1を前記第二の記憶素子に設定するとともに他の記憶回路へ出力し、前記第二のクロック信号がオンである場合に、前記第一の設定回路によって第一の記憶素子に設定されたデータを前記第二の記憶素子に設定するとともに他の記憶回路へ出力する第二の設定回路と
を備えたことを特徴とする記憶回路。 - 第一のラッチと第二のラッチとを含む記憶回路であって、
クリア信号が印加された場合に、前記第一のラッチにデータ0を設定するマスタ設定素子と、
第一のクロック信号がオンである場合に、他の記憶回路の第二のラッチから出力されるデータを前記第一のラッチに伝搬させるマスタ伝搬素子と、
第二のクロック信号がオンである場合に、前記第一のラッチから出力されるデータを前記第二のラッチに伝搬させるスレイブ伝搬素子と、
前記第二のクロック信号がオフであり、かつ、クリア信号が印加された場合に、前記第二のラッチにデータ1を設定するスレイブ設定素子と
を備えたことを特徴とする記憶回路。 - 第一の記憶素子と第二の記憶素子とを含む記憶回路を有する集積回路であって、
前記記憶回路は、
クリア信号が印加された場合に、データ0を前記第一の記憶素子に設定し、第一のクロック信号がオンである場合に、他の記憶回路の第二の記憶素子から出力されるデータを前記第一の記憶素子に設定する第一の設定回路と、
第二のクロック信号がオフであり、かつ、クリア信号が印加された場合に、データ1を前記第二の記憶素子に設定するとともに他の記憶回路へ出力し、前記第二のクロック信号がオンである場合に、前記第一の設定回路によって第一の記憶素子に設定されたデータを前記第二の記憶素子に設定するとともに他の記憶回路へ出力する第二の設定回路と
を備えたことを特徴とする集積回路。 - 第一の記憶素子と第二の記憶素子とを含む記憶回路のスキャン方法であって、
クリア信号が前記記憶回路に印加された場合に、前記記憶回路が有する第一の設定回路が、データ0を前記第一の記憶素子に設定するステップと、
第一のクロック信号がオンである場合に、前記第一の設定回路が、他の記憶回路の第二の記憶素子から出力されるデータを前記第一の記憶素子に設定するステップと、
第二のクロック信号がオフであり、かつ、クリア信号が印加された場合に、前記記憶回路が有する第二の設定回路が、データ1を前記第二の記憶素子に設定するとともに他の記憶回路へ出力するステップと、
前記第二のクロック信号がオンである場合に、前記第二の設定回路が、前記第一の設定回路によって第一の記憶素子に設定されたデータを前記第二の記憶素子に設定するとともに、他の記憶回路へ出力するステップと
を有することを特徴とするスキャン方法。
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