JP5235196B2 - 試験装置および試験方法 - Google Patents

Description

本発明は、試験装置、試験方法、測定装置、および、測定方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号１１／９５５，３９０ 出願日 ２００７年１２月１３日

半導体デバイス等のデバイスは、他のデバイスとの間でデータ伝送を行う。デバイス間のデータ伝送方式の一例として、データ信号と、当該データ信号を受信すべきタイミングを示すストローブ信号とを並送するソースシンクロナス方式が知られている。

また、デバイス間に伝送される信号は、ジッタを含む可能性がある。デバイス間に伝送される信号に含まれるジッタは、データ伝送の品質に影響する。従って、例えば他のデバイスとの間で高速通信を行うデバイスを出荷するデバイスメーカは、デバイス出荷前において、試験装置を用いてデバイスのジッタ耐性を試験して、当該デバイスの品質を保証する。なお、関連する先行技術文献は、現在把握していないので、その記載を省略する。

ところで、ソースシンクロナス方式を用いるデバイスは、データ信号に対するジッタ耐性およびストローブ信号に対するジッタ耐性のそれぞれが別個に、仕様により保証されている場合がある。このようなデバイスを試験する場合、試験装置は、データ信号に対するジッタ耐性の試験およびストローブ信号に対するジッタ耐性の試験のそれぞれを、個別に実行しなければならなかった。

また、他のデバイスとの間で高速通信を行うデバイスは、出力する信号に含まれるジッタが予め定められた値より小さいことが仕様により保証されている。従って、例えばこのような保証をすることを目的として、デバイスから出力される信号にどのようなジッタが含まれるかを測定することができる測定装置が求められていた。

そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置、試験方法、測定装置、および、測定方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の態様においては、データ信号とデータ信号を受信すべきタイミングを示すストローブ信号とを入力し、ストローブ信号により指定されたタイミングでデータ信号を取り込む被試験デバイスのジッタ耐性を試験する試験装置であって、被試験デバイスに供給するデータ信号およびストローブ信号を生成する信号生成部と、データ信号に対して許容されるべきデータジッタと、ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタをデータ信号またはストローブ信号に印加するジッタ印加部と、一方に合成ジッタが印加されたデータ信号およびストローブ信号を被試験デバイスに供給する信号供給部と、を備える試験装置を提供する。

第２の態様においては、データ信号とデータ信号を受信すべきタイミングを示すストローブ信号とを入力し、ストローブ信号により指定されたタイミングでデータ信号を取り込む被試験デバイスのジッタ耐性を試験する試験方法であって、被試験デバイスに供給するデータ信号およびストローブ信号を生成し、データ信号に対して許容されるべきデータジッタと、ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタをデータ信号またはストローブ信号に印加し、一方に合成ジッタが印加されたデータ信号およびストローブ信号を被試験デバイスに供給する、試験方法を提供する。

第３の態様においては、被試験デバイスのジッタ伝達特性を測定する測定装置であって、互いに異なる周波数成分を有する複数のジッタを合成した合成ジッタを有する測定用信号を発生して、被試験デバイスへと供給する信号発生部と、被試験デバイスが測定用信号に応じて出力する応答信号を受信して、複数のジッタのそれぞれに対応する周波数成分におけるジッタ伝達特性を測定する測定部と、を備える測定装置を提供する。

第４の態様においては、被試験デバイスのジッタ伝達特性を測定する測定方法であって、互いに異なる周波数成分を有する複数のジッタを合成した合成ジッタを有する測定用信号を発生して、被試験デバイスへと供給し、被試験デバイスが測定用信号に応じて出力する応答信号を受信して、複数のジッタのそれぞれに対応する周波数成分におけるジッタ伝達特性を測定する、測定方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を被試験デバイス２００とともに示す。 本実施形態に係るジッタ印加部２４の構成の第１例を示す。 本実施形態に係るジッタ印加部２４の構成の第２例を示す。 本実施形態に係るジッタ印加部２４の構成の第３例を示す。 本実施形態に係るジッタ印加部２４の構成の第４例を示す。 本実施形態に係る測定装置８０の構成を被試験デバイス２００とともに示す。

符号の説明

１０・・・試験装置、２２・・・信号生成部、２４・・・ジッタ印加部、２６・・・信号供給部、２８・・・信号取込部、３０・・・比較部、４４・・・ＰＬＬ回路、４６・・・可変遅延回路、４８・・・ジッタ発生部、５２・・・ＶＣＯ、５４・・・分周器、５６・・・位相比較器、５８・・・加算器、６０・・・ＬＰＦ、６４・・・ジッタ発生部、６６・・・第１可変遅延回路、６８・・・第２可変遅延回路、８０・・・測定装置、８２・・・信号発生部、８４・・・測定部、９２・・・ジッタ取込部、９４・・・算出部、１２８・・・ドライバ回路、１３０・・・信号伝送路、１３２・・・ジッタ制御部、１３４・・・バッファ回路、１３６・・・直列抵抗、１３８・・・可変容量ダイオード、１５０・・・接点、１５２・・・入力端、１５４・・・出力端、１６０・・・バイパス伝送路、１６２・・・入力側選択部、１６４・・・出力側選択部、１６６・・・ノイズ除去部、１７２・・・ノイズ除去抵抗、１７４・・・ノイズ除去キャパシタ、２００・・・被試験デバイス

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス２００とともに示す。被試験デバイス２００は、他のデバイスと通信する場合において、データ信号とデータ信号を受信すべきタイミングを示すストローブ信号とを他のデバイスから入力する。そして、被試験デバイス２００は、ストローブ信号により指定されたタイミングでデータ信号を取り込む。

試験装置１０は、このような被試験デバイス２００のジッタ耐性を試験する。すなわち、例えば、試験装置１０は、被試験デバイス２００に対してジッタを印加したデータ信号およびストローブ信号を与えて、当該被試験デバイス２００が期待される値を出力できるか否かを試験する。

試験装置１０は、信号生成部２２と、ジッタ印加部２４と、信号供給部２６と、信号取込部２８と、比較部３０とを備える。信号生成部２２は、被試験デバイス２００に供給するデータ信号およびストローブ信号を生成する。信号生成部２２は、一例として、被試験デバイス２００を試験するための試験パターンに応じた波形のデータ信号を出力してよい。

ジッタ印加部２４は、データ信号に対して許容されるべきデータジッタと、ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタをデータ信号またはストローブ信号に印加する。ジッタ印加部２４は、一例として、被試験デバイス２００が許容すべき最大のデータジッタと、被試験デバイス２００が許容すべき最大のストローブジッタとを合成した合成ジッタを、データ信号またはストローブ信号に印加してよい。なお、図１において、ジッタ印加部２４は、データ信号に合成ジッタを印加する構成となっているが、ストローブ信号に合成ジッタを印加する構成であってもよい。

ジッタ印加部２４は、一例として、データジッタとストローブジッタとをデジタル的に加算して合成ジッタを生成してよい。また、ジッタ印加部２４は、詳細を図２及び図３において後述するように、データジッタおよびストローブジッタをそれぞれ別個の遅延用回路により一の信号（データ信号またはストローブ信号）に印加してよい。

信号供給部２６は、一方に合成ジッタが印加されたデータ信号およびストローブ信号を被試験デバイス２００に供給する。信号供給部２６は、一例として、データ信号を被試験デバイス２００のデータ入力端子に供給するデータ信号用ドライバ回路と、ストローブ信号を被試験デバイス２００のストローブ入力端子に供給するストローブ用ドライバ回路とを有してよい。

信号取込部２８は、与えられたデータ信号およびストローブ信号に応じて被試験デバイス２００が出力した応答信号を取り込む。信号取込部２８は、一例として、応答信号を論理レベルに変換するレベルコンパレータ回路と、応答信号の論理を例えば試験プログラムにより指定されたタイミングで取り込むタイミングコンパレータ回路とを有してよい。

比較部３０は、信号取込部２８により取り込まれた応答信号の論理を期待値と比較する。そして、比較部３０は、応答信号の論理と期待値との比較結果を出力する。

このような試験装置１０は、ジッタを印加したデータ信号およびストローブ信号を試験信号として被試験デバイス２００に与えて、被試験デバイス２００のジッタ耐性を試験することができる。さらに、このような試験装置１０は、データ信号に対するジッタ耐性およびストローブ信号に対するジッタ耐性のそれぞれを別個に試験するのではなく、共に試験することができる。さらに、試験装置１０は、データ信号およびストローブ信号のいずれか一方にジッタを印加すればよいので内部構成が簡単となり、試験時間を短くすることができる。

図２は、本実施形態に係るジッタ印加部２４の構成の第１例を示す。本例に係るジッタ印加部２４は、ＰＬＬ回路４４と、可変遅延回路４６と、ジッタ発生部４８とを有する。

ＰＬＬ回路４４は、基準クロックを、ジッタ発生部４８から入力される位相制御信号に応じた位相分シフトしたシフトクロックを出力する。ＰＬＬ回路４４は、一例として、基準クロックに同期したＮ倍（Ｎは正の整数。）の周波数の信号を、位相制御信号により表された位相分の位相をシフトしたシフトクロックを出力してよい。

ＰＬＬ回路４４は、一例として、ＶＣＯ５２と、分周器５４と、位相比較器５６と、加算器５８と、ＬＰＦ６０とを含んでよい。ＶＣＯ５２は、与えられた制御電圧に応じた周波数の信号を出力する。分周器５４は、ＶＣＯ５２により出力された信号の周波数を１／Ｎ（Ｎは整数。）の周波数に分周した分周信号を出力する。位相比較器５６は、与えられた基準クロックと、分周器５４から出力される分周信号との位相差を検出して、検出した位相差に応じた電圧の信号を出力する。

加算器５８は、印加すべきジッタ量に応じた電圧を有する位相制御信号をジッタ発生部４８から受ける。加算器５８は、位相比較器５６の出力信号の電圧と位相制御信号の電圧とを加算する。ＬＰＦ６０は、加算器５８から出力された電圧を平滑した制御電圧を出力して、ＶＣＯ５２に与える。

そして、このようなＰＬＬ回路４４は、ＶＣＯ５２が出力した信号をシフトクロックとして出力する。このようにして、ＰＬＬ回路４４は、基準クロックを位相制御信号に応じた位相分シフトしたシフトクロックを出力することができる。

なお、ＰＬＬ回路４４は、信号生成部２２内に設けられる構成であってよい。さらに、当該ジッタ印加部２４がデータ信号にジッタを印加する場合、信号生成部２２は、ＰＬＬ回路４４と可変遅延回路４６との間に、シフトクロックと同期してデータ信号の波形を試験パターンに応じて成形する波形成形器を有する構成であってもよい。

可変遅延回路４６は、シフトクロックを、ジッタ発生部４８から入力される遅延制御信号に応じた遅延量分遅延させて、合成ジッタを印加したデータ信号またはストローブ信号として出力する。可変遅延回路４６は、一例として、バッファ回路と、バッファ回路の出力端に並列に設けられた可変容量ダイオードとを有してよい。そして、可変遅延回路４６は、可変容量ダイオードの容量を遅延制御信号に応じて変化させることにより、当該バッファ回路を通過する信号を遅延させる回路であってよい。

ジッタ発生部４８は、データジッタおよびストローブジッタの一方に応じた位相制御信号をＰＬＬ回路４４に供給し、データジッタおよびストローブジッタの他方に応じた遅延制御信号を可変遅延回路４６に供給する。すなわち、ジッタ発生部４８は、一例として、データジッタに応じた位相制御信号をＰＬＬ回路４４に供給し、ストローブジッタに応じた遅延制御信号を可変遅延回路４６に供給してよい。これに代えて、ジッタ発生部４８は、ストローブジッタに応じた位相制御信号をＰＬＬ回路４４に供給し、データジッタに応じた遅延制御信号を可変遅延回路４６に供給してよい。

このような本例に係るジッタ印加部２４は、データ信号またはストローブ信号の一方に、データジッタおよびストローブジッタを合成した合成ジッタを加えることができる。これにより、試験装置１０は、データジッタおよびストローブジッタをデータ信号およびストローブ信号のそれぞれに個別に入れるのと等価の試験を、データ信号およびストローブ信号のいずれか一方にジッタを印加することで行うことができる。

図３は、本実施形態に係るジッタ印加部２４の構成の第２例を示す。本例に係るジッタ印加部２４は、ジッタ発生部６４と、第１可変遅延回路６６と、第２可変遅延回路６８とを有する。

ジッタ発生部６４は、データジッタおよびストローブジッタの一方および他方に応じた第１ジッタ制御信号および第２ジッタ制御信号を出力する。ジッタ発生部６４は、一例として、データジッタに応じた第１ジッタ制御信号、および、ストローブジッタに応じた第２ジッタ制御信号を出力してよい。これに代えて、ジッタ発生部６４は、一例として、ストローブジッタに応じた第１ジッタ制御信号、および、データジッタに応じた第２ジッタ制御信号を出力してもよい。

第１可変遅延回路６６は、信号生成部２２からデータ信号またはストローブ信号を入力する。そして、第１可変遅延回路６６は、入力されたデータ信号またはストローブ信号を、第１ジッタ制御信号に応じた遅延量分遅延させて出力する。

第２可変遅延回路６８は、第１可変遅延回路６６が出力した信号を入力する。そして、第２可変遅延回路６８は、入力された信号を、第２ジッタ制御信号に応じた遅延量分遅延させて合成ジッタが印加されたデータ信号またはストローブ信号として出力する。このような本例に係るジッタ印加部２４は、データ信号またはストローブ信号の一方に、データジッタおよびストローブジッタを合成した合成ジッタを加えることができる。

図４は、本実施形態に係るジッタ印加部２４の構成の第３例を、信号供給部２６の一例としてのドライバ回路１２８とともに示す。ジッタ印加部２４は、信号伝送路１３０と、ジッタ制御部１３２と、バッファ回路１３４と、直列抵抗１３６と、可変容量ダイオード１３８とを備える。

ジッタ印加部２４は、信号生成部２２が出力したデータ信号またはストローブ信号を、ジッタ印加対象の信号として入力端１５２を介して受け取って、受け取った信号にジッタを印加する。そして、ジッタ印加部２４は、ジッタを印加した信号を出力端１５４を介してドライバ回路１２８に与える。

ドライバ回路１２８は、与えられた信号の電圧が閾値電圧Ｖ_ＴＨ以上の場合にはＨ論理電圧（例えば、ＶＤＤ）を出力する。また、ドライバ回路１２８は、与えられた信号の電圧が閾値電圧Ｖ_ＴＨ未満の場合にはＬ論理電圧（例えば、ＶＳＳ）を出力する。

信号伝送路１３０は、入力端１５２から出力端１５４へと信号を伝送する。信号伝送路１３０は、入力端１５２と出力端１５４との間に接点１５０を有する。

ジッタ制御部１３２は、信号伝送路１３０上を伝播する信号に重畳すべきジッタに応じたジッタ制御電圧を出力端子から出力する。ジッタ制御部１３２は、一例として、印加すべきジッタを表すジッタデータが与えられ、与えられたジッタデータをＤＡ変換したジッタ制御電圧を出力してよい。

バッファ回路１３４は、信号伝送路１３０上において、接点１５０より入力端１５２側に直列に接続される。すなわち、バッファ回路１３４は、入力端１５２を介して入力された信号を受ける。

そして、バッファ回路１３４は、受け取った信号の論理に対応する電圧を出力する。バッファ回路１３４は、一例として、受け取った信号の電圧が閾値電圧Ｖ_ＴＨ以上の場合にはＨ論理電圧を出力する。また、ドライバ回路１２８は、受け取った信号の電圧が、閾値電圧Ｖ_ＴＨ未満の場合にはＬ論理電圧を出力する。これに代えて、バッファ回路１３４は、一例として、受け取った信号の電圧がＨ側の閾値電圧Ｖ_ＴＨ以上の場合にはＨ論理電圧を出力して、受け取った信号の電圧がＬ側の閾値電圧Ｖ_ＴＬ（Ｖ_ＴＬ＜Ｖ_ＴＨ）未満の場合にはＬ論理電圧を出力してもよい。このようなバッファ回路１３４は、与えられた信号のエッジが鈍っている場合であっても、論理の切替時刻（閾値電圧Ｖ_ＴＨとなる時刻）をずらさずに（例えば、遅延させずに）、エッジが急峻な信号に変換することができる。

直列抵抗１３６は、信号伝送路１３０上において、バッファ回路１３４と接点１５０との間に直列に接続される。すなわち、直列抵抗１３６は、一端がバッファ回路１３４の出力端子に接続され、他端が接点１５０に接続される。

可変容量ダイオード１３８は、信号伝送路１３０上の接点１５０とジッタ制御部１３２の出力端子との間に設けられる。そして、可変容量ダイオード１３８は、ジッタ制御部１３２が出力したジッタ制御電圧に応じて容量が変化する。可変容量ダイオード１３８は、一例として、逆方向電圧（カソード側がアノード側より高い電圧）に応じて容量が変化するバリキャップダイオードであってよい。このような直列抵抗１３６および可変容量ダイオード１３８は、バッファ回路１３４が出力した電圧をローパスフィルタリングした電圧を、接点１５０に発生させることができる。

このようなバッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８は、与えられた信号の論理の切替時刻（閾値電圧Ｖ_ＴＨとなる時刻）を遅延する可変遅延回路として機能する。また、バッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８により遅延される信号の遅延量は、可変容量ダイオード１３８の容量に応じて変化する。可変容量ダイオード１３８の容量は、ジッタ制御部１３２から与えられたジッタ制御電圧に応じて変化する。従って、バッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８により遅延される信号の遅延量は、ジッタ制御部１３２から与えられたジッタ制御電圧に応じて変化する。

可変容量ダイオード１３８は、一例として、アノードがジッタ制御部１３２の出力端子側に接続され、カソードが接点１５０側に接続されてよい。この場合において、ジッタ制御部１３２は、バッファ回路１３４が出力する最低電圧（Ｈ論理電圧またはＬ論理電圧の低い方）より低い範囲内でジッタ制御電圧を出力する。これにより、可変容量ダイオード１３８は、アノード−カソード間に逆方向電圧が印加されるので、ジッタ制御電圧に応じて容量が変化する。

これに代えて、可変容量ダイオード１３８は、カソードがジッタ制御部１３２の出力端子側に接続され、アノードが接点１５０側に接続されてもよい。この場合において、ジッタ制御部１３２は、バッファ回路１３４が出力する最高電圧（Ｈ論理電圧またはＬ論理電圧の高い方）より高い範囲内でジッタ制御電圧を出力する。これにより、可変容量ダイオード１３８は、アノード−カソード間に逆方向電圧が印加されるので、ジッタ制御電圧に応じて容量が変化する。

なお、ジッタ制御部１３２は、Ｈ論理電圧とＬ論理電圧との間の電位差よりも、十分に大きな逆方向電圧を可変容量ダイオード１３８に与えるようなジッタ制御電圧を出力することが好ましい。これにより、ジッタ制御部１３２は、信号伝送路１３０を伝播する信号の論理の変動に応じた可変容量ダイオード１３８の容量の変動を、より小さくすることができる。

また、ジッタ制御部１３２の出力端子から接点１５０を見た場合、直列抵抗１３６および可変容量ダイオード１３８は、ハイパスフィルタとして機能する。従って、ジッタ制御部１３２は、信号伝送路１３０を伝播する信号の周波数に比較して、十分に低い周波数で変動するジッタ制御電圧を出力することが好ましい。これにより、ジッタ制御部１３２は、直列抵抗１３６および可変容量ダイオード１３８により構成されたハイパスフィルタにより、ジッタ制御電圧の変動の影響により信号伝送路１３０上を伝播する信号に加わるノイズを、除去させることができる。

図５は、本実施形態に係るジッタ印加部２４の構成の第４例を示す。本例に係るジッタ印加部２４は、図４に示された第３例に係るジッタ印加部２４と略同一の構成および機能を採るので、図４に示されたジッタ印加部２４が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本例に係るジッタ印加部２４は、信号伝送路１３０と、ジッタ制御部１３２と、複数のバッファ回路１３４と、複数の直列抵抗１３６と、複数の可変容量ダイオード１３８と、バイパス伝送路１６０と、入力側選択部１６２と、出力側選択部１６４と、複数のノイズ除去部１６６とを備える。本例において、信号伝送路１３０は、複数の接点１５０（例えば接点１５０−１〜１５０−４）を有する。

複数のバッファ回路１３４（例えばバッファ回路１３４−１〜１３４−４）は、それぞれが、複数の接点１５０のそれぞれに対応して設けられる。複数のバッファ回路１３４は、信号伝送路１３０上において、それぞれが、対応する接点１５０より入力端１５２側であって、対応する接点１５０より入力端１５２側の他の接点１５０より出力端１５４側に直列に接続される。

すなわち、１番目のバッファ回路１３４−１は、入力端１５２と１番目の接点１５０−１との間に設けられる。２番目のバッファ回路１３４−２は、１番目の接点１５０−１と２番目の接点１５０−２との間に設けられる。そして、ｍ番目（ｍは２以上の整数、以下同じ。）のバッファ回路１３４−ｍは、（ｍ−１）番目の接点１５０−（ｍ−１）と、ｍ番目の接点１５０−ｍとの間に設けられる。

複数の直列抵抗１３６（例えば直列抵抗１３６−１〜１３６−４）は、それぞれが複数の接点１５０のそれぞれに対応して設けられる。複数の直列抵抗１３６は、信号伝送路１３０上において、それぞれが、対応するバッファ回路１３４と対応する接点１５０との間に直列に接続される。

すなわち、１番目の直列抵抗１３６−１は、一端が１番目のバッファ回路１３４−１の出力端子に接続され、他端が１番目の接点１５０−１に接続される。２番目の直列抵抗１３６−２は、一端が２番目のバッファ回路１３４−２の出力端子に接続され、他端が２番目の接点１５０−２に接続される。そして、ｍ番目の直列抵抗１３６−２は、一端がｍ番目のバッファ回路１３４−ｍの出力端子に接続され、他端がｍ番目の接点１５０−ｍに接続される。

複数の可変容量ダイオード１３８（例えば可変容量ダイオード１３８−１〜１３８−４）は、信号伝送路１３０上の複数の接点１５０のそれぞれに対応して設けられる。複数の可変容量ダイオード１３８は、それぞれが、対応する接点１５０とジッタ制御部１３２の出力端子との間に設けられる。そして、複数の可変容量ダイオード１３８は、それぞれが、ジッタ制御部１３２が出力したジッタ制御電圧に応じて容量が変化する。

本例に係るジッタ印加部２４は、信号伝送路１３０上に、複数組のバッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８を備える。複数の接点１５０のそれぞれに対応する複数組のバッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８のそれぞれは、与えられた信号の論理の切替時刻（閾値電圧Ｖ_ＴＨとなる時刻）を遅延する可変遅延回路として機能する。すなわち、複数組のバッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８は、信号伝送路１３０上に直列に接続された複数の可変遅延回路として機能する。従って、このような本例に係るジッタ印加部２４によれば、入力端１５２に入力された信号に、より大きなジッタを印加することができる。

バイパス伝送路１６０は、入力端１５２から出力端１５４へと信号を伝送する。バイパス伝送路１６０は、一例として、予め定められた遅延量を有してよい。

入力側選択部１６２は、入力端１５２を介して入力された信号を、信号伝送路１３０およびバイパス伝送路１６０のいずれを通過させて出力するかを選択する。出力側選択部１６４は、信号伝送路１３０およびバイパス伝送路１６０を通過した信号のいずれかを選択して、出力端１５４を介して外部に出力する。出力側選択部１６４は、信号伝送路１３０およびバイパス伝送路１６０を通過した信号のいずれかを、入力側選択部１６２による選択と同期して選択する。このような本例に係るジッタ印加部２４によれば、ジッタを印加しない場合には、入力端１５２を介して入力された信号を、ジッタを印加するためのバッファ回路１３４、直列抵抗１３６および可変容量ダイオード１３８を通過させずに、出力端１５４に出力することができる。

また、入力側選択部１６２は、一例として、入力した信号を信号伝送路１３０およびバイパス伝送路１６０の一方により通過させる場合に、信号伝送路１３０およびバイパス伝送路１６０の他方に対して予め定められた信号値（例えば、Ｌ論理電圧、Ｈ論理電圧またはグランド電圧等）を入力してよい。これにより、入力側選択部１６２は、信号を通過させていない信号伝送路１３０およびバイパス伝送路１６０の電位を一定として、ノイズの発生を抑制することができる。

さらに、入力側選択部１６２は、一例として、信号伝送路１３０およびバイパス伝送路１６０の両方に信号を通過させない場合には、信号伝送路１３０およびバイパス伝送路１６０の両方に対して予め定められた信号値を入力してよい。これにより、入力側選択部１６２は、信号伝送路１３０およびバイパス伝送路１６０の両方に信号を通過させていない場合に、両方の電位を一定として、ノイズの発生を抑制することができる。

複数のノイズ除去部１６６は、複数の可変容量ダイオード１３８のそれぞれに対応して設けられる。そして、複数のノイズ除去部１６６のそれぞれは、信号伝送路１３０上を伝播する信号がそれぞれの可変容量ダイオード１３８を通過することによりジッタ制御部１３２の出力端子側に発生するノイズを除去する。

すなわち、可変容量ダイオード１３８は、信号伝送路１３０上を伝播する信号の高周波成分を、ジッタ制御部１３２の出力端子側に通過させる。複数のノイズ除去部１６６のそれぞれは、対応する可変容量ダイオード１３８が通過させた高周波数成分を、例えばグランドに流す。これにより、本例に係るジッタ印加部２４によれば、可変容量ダイオード１３８を通過した高周波信号を他の回路（例えば、他の可変容量ダイオード１３８等）にほとんど伝播させずに除去できるので、精度良くジッタを印加することができる。

複数のノイズ除去部１６６のそれぞれは、一例として、ノイズ除去抵抗１７２と、ノイズ除去キャパシタ１７４とを有してよい。ノイズ除去抵抗１７２は、対応する可変容量ダイオード１３８と、ジッタ制御部１３２の出力端子との間に接続される。ノイズ除去キャパシタ１７４は、ジッタ制御部１３２の出力端子と、基準電位（例えば、グランド）との間に接続される。このようなノイズ除去部１６６は、ローパスフィルタとして機能する。すなわち、ノイズ除去部１６６は、可変容量ダイオード１３８を通過した高周波成分の影響により生じるノイズを除去するローパスフィルタとして機能することができる。

図６は、本実施形態に係る測定装置８０の構成を被試験デバイス２００とともに示す。なお、図６に示された測定装置８０は、図１に示された試験装置１０と略同一の構成および機能を採るので、図６において、試験装置１０が備える部材と略同一の構成および機能の部材については同一の符号を付け、以下相違点を除き説明を省略する。

測定装置８０は、被試験デバイス２００のジッタ伝達特性を測定する。測定装置８０は、信号発生部８２と、測定部８４とを備える。

信号発生部８２は、互いに異なる周波数成分を有する複数のジッタを合成した合成ジッタを有する測定用信号を発生して、被試験デバイス２００へと供給する。信号発生部８２は、一例として、信号生成部２２と、ジッタ印加部２４と、信号供給部２６とを有してよい。信号生成部２２は、一例として、所定の論理パターンに応じた波形の測定用信号を出力する。

ジッタ印加部２４は、信号生成部２２から出力された測定用信号に対して、互いに異なる周波数成分を有する複数のジッタを合成した合成ジッタを印加する。ジッタ印加部２４は、一例として、図２に示されるジッタ印加部２４と同様の構成であってよい。この場合において、ジッタ発生部４８は、一例として、第１の周波数成分（例えば低周波数成分）のジッタに応じた位相制御信号を出力し、第２の周波数成分（例えば高周波数成分）のジッタに応じた遅延制御信号を出力してよい。このようなジッタ印加部２４は、測定用信号に、互いに異なる周波数成分を有する複数のジッタを合成した合成ジッタを印加することができる。

また、本例において、ジッタ印加部２４は、図３に示されるジッタ印加部２４と同様の構成であってもよい。この場合において、ジッタ発生部６４は、一例として、第１の周波数成分（例えば低周波数成分）のジッタに応じた第１ジッタ制御信号を出力し、第１の周波数成分とは異なる第２の周波数成分（例えば高周波数成分）のジッタに応じた第２ジッタ制御信号を出力してよい。このようなジッタ印加部２４も、測定用信号に、互いに異なる周波数成分を有する複数のジッタを合成した合成ジッタを印加することができる。

また、本例において、ジッタ印加部２４は、図４または図５に示されるジッタ印加部２４と同様の構成であってもよい。この場合において、ジッタ印加部２４は、合成ジッタがジッタデータとして与えられ、与えられたジッタデータに示されたジッタを測定用信号に印加する。

また、本例において、ジッタ印加部２４は、図４または図５に示されるジッタ印加部２４を複数個直列に並べた回路と同様の構成であってもよい。この場合において、複数のジッタ印加部２４のそれぞれには、互いに異なる周波数成分を有する複数のジッタのそれぞれが、ジッタデータとして与えられる。そして、複数のジッタ印加部２４のそれぞれは、与えられたジッタデータに示されたジッタを測定用信号に印加する。

信号供給部２６は、合成ジッタが印加された測定用信号を被試験デバイス２００に供給する。このような構成の信号発生部８２は、合成ジッタを有する測定用信号を被試験デバイス２００へ供給することができる。

測定部８４は、被試験デバイス２００が測定用信号に応じて出力する応答信号を受信して、複数のジッタのそれぞれに対応する周波数成分におけるジッタ伝達特性を測定する。測定部８４は、一例として、ジッタ取込部９２と、算出部９４とを有してよい。

ジッタ取込部９２は、与えられた測定用信号に応じて被試験デバイス２００が出力した応答信号に含まれるジッタを取り込む。ジッタ取込部９２は、一例として、応答信号を論理レベルに変換するレベルコンパレータ回路と、応答信号の論理変化点（エッジ）のタイミングを検出するタイミング検出回路とを有してよい。タイミング検出回路は、一例として、微小時間ずつずれた複数のタイミングで応答信号の論理を取り込み、取り込んだ論理が変化したタイミングを検出するマルチストローブ回路であってよい。

算出部９４は、ジッタ取込部９２により取り込まれた所定時間分のジッタをメモリに記憶させる。そして、算出部９４は、メモリに記憶された所定時間分のジッタの周波数特性を算出する。算出部９４は、一例として、所定時間分のジッタをＦＦＴ（高速フーリエ変換）して、周波数特性を算出してよい。そして、算出部９４は、ジッタ印加部２４により測定用信号に印加された合成ジッタの周波数特性と、応答信号のジッタの周波数特性とに基づき、周波数毎のジッタの伝達特性を算出してよい。このような測定装置８０によれば、被試験デバイス２００から出力される応答信号に含まれるジッタを解析することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (4)

1. データ信号と前記データ信号を受信すべきタイミングを示すストローブ信号とを入力し、前記ストローブ信号により指定されたタイミングで前記データ信号を取り込む被試験デバイスのジッタ耐性を試験する試験装置であって、
   前記被試験デバイスに供給する前記データ信号および前記ストローブ信号を生成する信号生成部と、
   前記データ信号に対して許容されるべきデータジッタと、前記ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタを前記データ信号または前記ストローブ信号に印加するジッタ印加部と、
   一方に前記合成ジッタが印加された前記データ信号および前記ストローブ信号を前記被試験デバイスに供給する信号供給部と、
   を備える試験装置。
2. 前記ジッタ印加部は、
   基準クロックを入力される位相制御信号に応じた位相分シフトしたシフトクロックを出力するＰＬＬ回路と、
   前記シフトクロックを入力される遅延制御信号に応じた遅延量分遅延させて、前記合成ジッタを印加した前記データ信号または前記ストローブ信号として出力する可変遅延回路と、
   前記データジッタおよび前記ストローブジッタの一方に応じた前記位相制御信号を前記ＰＬＬ回路に供給し、前記データジッタおよび前記ストローブジッタの他方に応じた前記遅延制御信号を前記可変遅延回路に供給するジッタ発生部と、
   を有する請求項１に記載の試験装置。
3. 前記ジッタ印加部は、
   前記データジッタおよび前記ストローブジッタの一方および他方に応じた第１ジッタ制御信号および第２ジッタ制御信号を出力するジッタ発生部と、
   前記信号生成部から前記データ信号または前記ストローブ信号を入力し、前記第１ジッタ制御信号に応じた遅延量分遅延させて出力する第１可変遅延回路と、
   前記第１可変遅延回路が出力した信号を入力し、前記第２ジッタ制御信号に応じた遅延量分遅延させて前記合成ジッタが印加された前記データ信号または前記ストローブ信号として出力する第２可変遅延回路と、
   を有する請求項１に記載の試験装置。
4. データ信号と前記データ信号を受信すべきタイミングを示すストローブ信号とを入力し、前記ストローブ信号により指定されたタイミングで前記データ信号を取り込む被試験デバイスのジッタ耐性を試験する試験方法であって、
   前記被試験デバイスに供給する前記データ信号および前記ストローブ信号を生成し、
   前記データ信号に対して許容されるべきデータジッタと、前記ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタを前記データ信号または前記ストローブ信号に印加し、
   一方に前記合成ジッタが印加された前記データ信号および前記ストローブ信号を前記被試験デバイスに供給する、
   試験方法。

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