JP5235196B2 - 試験装置および試験方法 - Google Patents
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Description
出願番号11/955,390 出願日 2007年12月13日
Claims (4)
- データ信号と前記データ信号を受信すべきタイミングを示すストローブ信号とを入力し、前記ストローブ信号により指定されたタイミングで前記データ信号を取り込む被試験デバイスのジッタ耐性を試験する試験装置であって、
前記被試験デバイスに供給する前記データ信号および前記ストローブ信号を生成する信号生成部と、
前記データ信号に対して許容されるべきデータジッタと、前記ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタを前記データ信号または前記ストローブ信号に印加するジッタ印加部と、
一方に前記合成ジッタが印加された前記データ信号および前記ストローブ信号を前記被試験デバイスに供給する信号供給部と、
を備える試験装置。 - 前記ジッタ印加部は、
基準クロックを入力される位相制御信号に応じた位相分シフトしたシフトクロックを出力するPLL回路と、
前記シフトクロックを入力される遅延制御信号に応じた遅延量分遅延させて、前記合成ジッタを印加した前記データ信号または前記ストローブ信号として出力する可変遅延回路と、
前記データジッタおよび前記ストローブジッタの一方に応じた前記位相制御信号を前記PLL回路に供給し、前記データジッタおよび前記ストローブジッタの他方に応じた前記遅延制御信号を前記可変遅延回路に供給するジッタ発生部と、
を有する請求項1に記載の試験装置。 - 前記ジッタ印加部は、
前記データジッタおよび前記ストローブジッタの一方および他方に応じた第1ジッタ制御信号および第2ジッタ制御信号を出力するジッタ発生部と、
前記信号生成部から前記データ信号または前記ストローブ信号を入力し、前記第1ジッタ制御信号に応じた遅延量分遅延させて出力する第1可変遅延回路と、
前記第1可変遅延回路が出力した信号を入力し、前記第2ジッタ制御信号に応じた遅延量分遅延させて前記合成ジッタが印加された前記データ信号または前記ストローブ信号として出力する第2可変遅延回路と、
を有する請求項1に記載の試験装置。 - データ信号と前記データ信号を受信すべきタイミングを示すストローブ信号とを入力し、前記ストローブ信号により指定されたタイミングで前記データ信号を取り込む被試験デバイスのジッタ耐性を試験する試験方法であって、
前記被試験デバイスに供給する前記データ信号および前記ストローブ信号を生成し、
前記データ信号に対して許容されるべきデータジッタと、前記ストローブ信号に対して許容されるべきストローブジッタとを合成した合成ジッタを前記データ信号または前記ストローブ信号に印加し、
一方に前記合成ジッタが印加された前記データ信号および前記ストローブ信号を前記被試験デバイスに供給する、
試験方法。
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