JP4425735B2 - ジッタ印加回路、及び試験装置 - Google Patents

Description

本発明は、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路、及び電子デバイスのジッタ耐力を試験する試験装置に関する。

従来、クロック信号にジッタを印加する回路として、当該クロック信号を遅延させて出力する可変遅延回路の遅延量を、与えるべきジッタに応じて制御するジッタ付与装置が知られている。本願の出願人は、シフトレジスタを用いた可変遅延回路の遅延量を、与えるべきジッタに応じて制御するジッタ付与装置を提案している（例えば、特許文献１参照）。また、特許文献１に係る出願後にも、他の出願人により可変遅延回路を用いたジッタ付与装置が提案されている（例えば、特許文献２参照）。

特開平５−２３５７１８号公報 特開２００３−１２５０１０号公報

しかし、従来のジッタ付与装置では、大振幅で且つ高分解能のジッタを付与することが困難であった。例えば、可変遅延回路としてシフトレジスタを用いた場合、大振幅且つ高分解能のジッタを付与するためには、非常に多数のレジスタを用いなければならず、回路規模が非常に大きくなってしまう。また、可変遅延回路として他の構成を用いる場合であっても、同様の問題が生じてしまう。

また、ＰＬＬ回路の電圧制御発振器の制御電圧にジッタ成分を重畳することにより、ジッタ成分を含む発振信号を生成する場合、ローパスフィルタを介して制御電圧が電圧制御発振器に供給されるため、高周波のジッタを印加することができない。

このため本発明は、上述した課題を解決することのできるジッタ印加回路及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路であって、与えられる基準信号に応じて発振信号を生成するＰＬＬ回路と、発振信号を遅延させたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に基づいてＰＬＬ回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低周波印加部と、ジッタデータの高周波成分に基づいて可変遅延回路における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部とを備えるジッタ印加回路を提供する。

ＰＬＬ回路は、与えられる制御電圧に応じた周波数を有する発振信号を生成する電圧制御発振器と、与えられる基準信号の位相と、発振信号の位相との比較結果に基づいた制御電圧を生成する位相比較器と、制御電圧の高周波成分を除去して電圧制御発振器に与えるローパスフィルタとを有し、低周波印加部は、位相比較器が生成した制御電圧にジッタデータに応じた電圧を重畳してローパスフィルタに入力してよい。

高周波印加部は、ジッタデータの高周波成分を抽出するハイパスフィルタを有してよい。低周波印加部は、ジッタデータの低周波成分を抽出するローパスフィルタを有してよい。ジッタデータは複数ビットのデジタルデータであって、高周波印加部は、ジッタデータの所定の桁数の下位ビットに基づいて可変遅延回路における遅延量を制御し、低周波印加部は、ジッタデータの所定の桁数の上位ビットに基づいてＰＬＬ回路の発振周波数を制御してよい。

ＰＬＬ回路は、与えられる制御電圧に応じた周波数を有する発振信号を生成し、可変遅延回路に入力する電圧制御発振器と、与えられる基準信号の位相と、可変遅延回路が出力するクロック信号の位相との比較結果に基づいた制御電圧を生成する位相比較器と、制御電圧の高周波成分を除去して電圧制御発振器に与えるローパスフィルタとを有してよい。

本発明の第２の形態においては、電子デバイスのジッタ耐力を試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するタイミング発生器と、試験パターンに基づく試験信号を、クロック信号に応じたタイミングで電子デバイスに入力する波形成形器と、試験信号に応じて電子デバイスが出力する出力信号に応じて、電子デバイスのジッタ耐力を判定する判定部とを備え、タイミング発生器は、与えられる基準信号に応じて発振信号を生成するＰＬＬ回路と、発振信号を遅延させたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に基づいてＰＬＬ回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低周波印加部と、ジッタデータの高周波成分に基づいて可変遅延回路における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部とを有する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決部に必須であるとは限らない。

図１は、本発明の実施形態に係るジッタ印加回路１００の構成の一例を示す図である。ジッタ印加回路１００は、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成し、位相ジッタ成分を含むクロック信号を所望の位相で出力する。ジッタ印加回路１００は、ＰＬＬ（Phase Lock Loop）回路１０、デジタルアナログコンバータ４０、４２（以下ＤＡＣ４０、４２）、ハイパスフィルタ４４、ローパスフィルタ４６、及び可変遅延回路３０を備える。本例においてクロック信号に印加するべき位相ジッタ成分、及びクロック信号の位相を制御するための遅延量は、デジタルのジッタデータ及び遅延データとして与えられる。

ＰＬＬ回路１０は、与えられる基準信号に応じて発振信号を生成する回路であり、位相比較器１２、重畳部１４、１６、ローパスフィルタ１８、電圧制御発振器２０、及び分周器２２を有する。

電圧制御発振器２０は、与えられる制御電圧に応じた周波数を有する発振信号を生成する。電圧制御発振器２０は、例えばリングオシレータ、ＬＣタンク回路等であってよい。位相比較器１２は、与えられる基準信号の位相と、電圧制御発振器２０が生成する発振信号の位相との比較結果に基づいた制御電圧を生成する。本例において位相比較器１２は、分周器２２が所定の分周比で分周した発振信号の位相と、基準信号の位相とを比較する。分周器２２は、位相比較器１２に与える発振信号の周期が、基準信号の周期と略同一となる分周比で発振信号を分周する。

重畳部１４は、位相比較器１２が出力する制御電圧に、ＤＡＣ４２が出力する電圧を重畳する。ＤＡＣ４２は、ジッタ印加回路１００が出力するクロック信号を所定の時間遅延させるための遅延データを受け取り、当該遅延データに応じた電圧を重畳部１４に供給する。本例においてＤＡＣ４２は、一定値の遅延データを受け取ってよい。

重畳部１６は、ローパスフィルタ４６が出力する電圧を制御電圧に重畳する。ＤＡＣ４０は、与えられるジッタデータに応じた電圧を出力し、ローパスフィルタ４６は、ＤＡＣ４０が出力する電圧の低周波成分を重畳部１６に供給する。すなわち、ＤＡＣ４０、ローパスフィルタ４６、及び重畳部１６は、ジッタデータの低周波成分に基づいてＰＬＬ回路１０の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低周波印加部として機能する。

また、ローパスフィルタ４６は、ＤＡＣ４０が出力する電圧の周波数成分のうち、電圧制御発振器２０が追従することのできる周波数成分のみを重畳部１６に供給する。ローパスフィルタ４６が通過させる周波数帯域は、ＰＬＬ回路１０の特性に応じて予め定められる。また、ローパスフィルタ４６は、通過させる電圧のレベルを、電圧制御発振器２０の制御に適したレベルにシフトしてもよい。

ローパスフィルタ１８は、遅延データ及び位相ジッタ成分の低周波成分に応じた電圧が重畳された制御電圧の高周波成分を除去して電圧制御発振器２０に与える。例えばローパスフィルタ１８が通過させる周波数帯域はローパスフィルタ１８と同一であってよく、当該制御電圧の周波数成分のうち、電圧制御発振器２０の特性に応じた周波数成分のみを電圧制御発振器２０に与えてよい。

また、本例において説明したジッタ印加回路１００のように、低周波印加部が、ジッタデータに応じた電圧を重畳した制御電圧をローパスフィルタ１８に入力する場合、ジッタ印加回路１００は、ローパスフィルタ４６を備えなくともよい。低周波印加部が、ローパスフィルタ４６が出力する電圧に、ジッタデータに応じた電圧を重畳する場合、ジッタ印加回路１００は、ローパスフィルタ４６を備えることが好ましい。

可変遅延回路３０は、ＰＬＬ回路１０が出力する発振信号を遅延させたクロック信号を生成する。本例において可変遅延回路３０は、与えられるアナログ電圧に応じた時間、信号を遅延させる回路である。ジッタ印加回路１００は、可変遅延回路３０の遅延量を、ジッタデータの高周波成分に応じて制御することにより、可変遅延回路３０が生成するクロック信号に印加するべき位相ジッタ成分の高周波成分を印加する。また、可変遅延回路３０の遅延量の設定を変化させたときの可変遅延回路３０の応答時間は、制御電圧が変動したときのＰＬＬ回路１０の応答時間より短いことが好ましい。

ハイパスフィルタ４４は、ＤＡＣ４０が出力する電圧の高周波成分に基づいて、可変遅延回路３０の遅延量を制御する。すなわち、ＤＡＣ４０、及びハイパスフィルタ４４は、ジッタデータの高周波成分に基づいて、可変遅延回路３０における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部として機能する。

また、ハイパスフィルタ４４は、ＤＡＣ４０が出力する電圧の周波数成分のうち、可変遅延回路３０が追従することのできる周波数成分のみを通過させてよく、ローパスフィルタ４６が除去する周波数帯域の成分を通過させてもよい。ハイパスフィルタ４４が通過させる周波数帯域は、ＰＬＬ回路１０の特性等に応じて予め定められる。また、ハイパスフィルタ４４は、通過させる電圧のレベルを、可変遅延回路３０の制御に適したレベルにシフトしてもよい。

本例におけるジッタ印加回路１００は、印加するべき位相ジッタ成分の低周波成分及び高周波成分を分離し、それぞれの位相ジッタ成分の周波数帯域に応じた回路において印加する。このため、広帯域の位相ジッタ成分を印加することができる。また、位相ジッタ成分の高周波成分の振幅は、低周波成分の振幅に比べ小さい。小振幅のジッタ成分を可変遅延回路３０を用いて印加し、大振幅のジッタ成分を電圧制御発振器２０で印加するため、小さい回路規模の可変遅延回路を用いて、高分解能且つ大振幅の位相ジッタ成分を印加することができる。

また、ジッタデータが、例えば２進法で示される複数ビットのデジタルデータである場合、高周波印加部は、ジッタデータの所定の桁数の下位ビットに基づいて可変遅延回路３０における遅延量を制御し、低周波印加部は、ジッタデータの所定の桁数の上位ビットに基づいてＰＬＬ回路１０の発振周波数を制御してもよい。この場合、ジッタ印加回路１００は、ＤＡＣ４０を備えなくてよい。また、ローパスフィルタ４６は、与えられるジッタデータの上位ビットを抽出し、当該上位ビットのデータに応じた電圧を、重畳部１６に供給することが好ましい。ローパスフィルタ４６が抽出するビットの桁数は、電圧制御発振器２０の応答特性に応じて定められる。

また、ハイパスフィルタ４４は、与えられるジッタデータの下位ビットを抽出し、当該下位ビットのデータに応じて可変遅延回路３０の遅延量を制御する。可変遅延回路３０がアナログ電圧制御の回路である場合、ハイパスフィルタ４４は、当該下位ビットのデータに応じた電圧を、可変遅延回路３０に供給することが好ましい。ハイパスフィルタ４４が抽出するビットの桁数は、可変遅延回路３０の応答特性に応じて定められる。

図２は、ジッタ印加回路１００の構成の他の例を示す図である。本例におけるジッタ印加回路１００においては、可変遅延回路３０が出力するクロック信号を、分周器２２を介して位相比較器１２に帰還する。即ち、位相比較器１２は、与えられる基準信号の位相と、可変遅延回路３０が出力するクロック信号の位相との比較結果に基づいた制御電圧を生成する。他の構成については、図１において説明したジッタ印加回路１００と同一であるため、その説明を省略する。このような構成により、可変遅延回路３０における遅延特性が、自己発熱や外部の熱等によって経時的に変動する場合であっても、位相比較器１２が当該変動を低減するような制御電圧を生成するため、当該変動の影響を低減することができる。

図３は、ジッタ印加回路１００の構成の更なる他の例を示す図である。本例におけるジッタ印加回路１００は、ＰＬＬ回路１０、ＤＡＣ４０、及びＤＡＣ４２を備える。ＰＬＬ回路及びＤＡＣ４２の機能は、図１において同一の符号を付して説明した構成要素と同一であるためその説明を省略する。

ＤＡＣ４０は、与えられるジッタデータに応じた電圧を重畳部１６に供給する。本例におけるジッタ印加回路１００によれば、簡易な構成で、位相ジッタ成分を含むクロック信号を、遅延データに応じた所望の位相で出力することができる。

図４は、ジッタ印加回路１００の構成の更なる他の例を示す図である。本例におけるジッタ印加回路１００は、ＰＬＬ回路１０、ＤＡＣ４０、４２、ハイパスフィルタ４４、及びローパスフィルタ４６を備える。ＰＬＬ回路１０、ＤＡＣ４０、４２、及びローパスフィルタ４６の機能は、図１において同一の符号を付して説明した構成要素と同一であるためその説明を省略する。

ハイパスフィルタ４４は、ＤＡＣ４０が出力する電圧の高周波成分に基づいて、電圧制御発振器２０における周波数を制御する。本例におけるジッタ印加回路１００によれば、印加するべき位相ジッタ成分の高周波成分に応じた制御電圧を、ローパスフィルタ１８を介さずに電圧制御発振器２０に供給するため、広帯域の位相ジッタを印加することができる。

図５は、ジッタ印加回路１００の構成の更なる他の例を示す図である。本例におけるジッタ印加回路１００は、ＰＬＬ回路１０、ＤＡＣ４０、４２、及び直列に設けられた複数の可変遅延回路（３２、３４、３６）を備える。ＰＬＬ回路１０は、所定の周波数の発振信号を生成し、ＤＡＣ４２は、与えられる遅延データに応じて、発振信号の位相を制御する。

複数の可変遅延回路（３２、３４、３６）は、それぞれ異なる遅延分解能で発振信号を遅延させる。例えば、可変遅延回路３４は、最大遅延量が可変遅延回路３２の遅延分解能と略等しく、遅延分解能が可変遅延回路３２の遅延分解能より小さい。また可変遅延回路３６は、最大遅延量が可変遅延回路３４の遅延分解能と略等しく、遅延分解能が可変遅延回路３４の遅延分解能より小さい。このような構成により、小さい回路規模で、大きな遅延範囲で且つ高遅延分解能の遅延を生成することができる。

そして、ＤＡＣ４０は、与えられるジッタデータに応じてそれぞれの可変遅延回路（３２、３４、３６）の遅延量を制御することにより、複数の可変遅延回路（３２、３４、３６）が出力するクロック信号に、位相ジッタ成分を印加する。ジッタ印加回路１００は、ＤＡＣ４０が出力する電圧を、複数の可変遅延回路（３２、３４、３６）に対応した複数の周波数帯域に分割して、それぞれの可変遅延回路（３２、３４、３６）を制御する手段を更に備えてもよい。例えば、ＤＡＣ４０が出力する電圧の低周波成分を抽出して可変遅延回路３２を制御する手段と、ＤＡＣ４０が出力する電圧の中周波成分を抽出して可変遅延回路３４を制御する手段と、ＤＡＣ４０が出力する電圧の高周波成分を抽出して可変遅延回路３６を制御する手段とを更に備えてもよい。このような構成により、簡易な構成で高分解能、大振幅の位相ジッタ成分を印加することができる。

図６は、本発明の他の実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、半導体回路や、高速シリアル通信における受信側デバイス等の電子デバイス３００のジッタ耐力を試験する装置であって、パターン発生器２１０、波形成形器２２０、判定部２３０、及びタイミング発生器２４０を備える。

パターン発生器２１０は、電子デバイス３００を試験するための試験パターンを生成する。ここで試験パターンとは、例えば１又は０の数値の配列である。タイミング発生器２４０は、与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成する。タイミング発生器２４０は、図１から図５において説明したジッタ印加回路１００である。

波形成形器２２０は、試験パターンに基づく試験信号を、クロック信号に応じたタイミングで電子デバイス３００に入力する。つまり、クロック信号に基づくタイミングで、試験パターンに応じて電圧レベルが変化する試験信号を生成し、電子デバイス３００に入力する。

判定部２３０は、試験信号に応じて電子デバイス３００が出力する出力信号に応じて、電子デバイス３００のジッタ耐力を判定する。例えば、タイミング発生器２４０が印加する位相ジッタ成分の振幅毎に、電子デバイス３００が出力する出力信号と、パターン発生器２１０から与えられる期待値信号とを比較し、位相ジッタ成分の振幅毎に、電子デバイス３００の動作が正常か否かを判定する。

図１から図５において説明したように、タイミング発生器２４０は、広帯域、高分解能、大振幅の位相ジッタ成分を、クロック信号に容易に印加することができるため、電子デバイス３００の試験を精度よく行うことができる。例えば高速シリアル通信の受信側デバイスとして用いられる電子デバイス３００に対しては、ジッタ耐力が重要な試験項目となるため、本例における試験装置２００が特に有効となる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、広帯域、高分解能、大振幅の位相ジッタ成分を、クロック信号に容易に印加することができる。

本発明の実施形態に係るジッタ印加回路１００の構成の一例を示す図である。 ジッタ印加回路１００の構成の他の例を示す図である。 ジッタ印加回路１００の構成の更なる他の例を示す図である。 ジッタ印加回路１００の構成の更なる他の例を示す図である。 ジッタ印加回路１００の構成の更なる他の例を示す図である。 本発明の他の実施形態に係る試験装置２００の構成の一例を示す図である。

符号の説明

１０・・・ＰＬＬ回路、１２・・・位相比較器、１４、１６・・・重畳部、１８・・・ローパスフィルタ、２０・・・電圧制御発振器、２２・・・分周器、３０、３２、３４、３６・・・可変遅延回路、４０、４２・・・デジタルアナログコンバータ、４４・・・ハイパスフィルタ、４６・・・ローパスフィルタ、２００・・・試験装置、２１０・・・パターン発生器、２２０・・・波形成形器、２３０・・・判定部、２４０・・・タイミング発生器、３００・・・電子デバイス

Claims (7)

1. 与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路であって、
   与えられる基準信号に応じて発振信号を生成するＰＬＬ回路と、
   前記発振信号を遅延させた前記クロック信号を出力する可変遅延回路と、
   前記ジッタデータの低周波成分に基づいて前記ＰＬＬ回路の発振周波数を制御し、前記発振信号に前記位相ジッタ成分の低周波成分を印加する低周波印加部と、
   前記ジッタデータの高周波成分に基づいて前記可変遅延回路における遅延量を制御し、前記クロック信号に前記位相ジッタ成分の高周波成分を印加する高周波印加部と
   を備えるジッタ印加回路。
2. 前記ＰＬＬ回路は、
   与えられる制御電圧に応じた周波数を有する前記発振信号を生成する電圧制御発振器と、
   与えられる基準信号の位相と、前記発振信号の位相との比較結果に基づいた前記制御電圧を生成する位相比較器と、
   前記制御電圧の高周波成分を除去して前記電圧制御発振器に与えるローパスフィルタと
   を有し、
   前記低周波印加部は、前記位相比較器が生成した前記制御電圧に前記ジッタデータに応じた電圧を重畳して前記ローパスフィルタに入力する
   請求項１に記載のジッタ印加回路。
3. 前記高周波印加部は、前記ジッタデータの高周波成分を抽出するハイパスフィルタを有する請求項１に記載のジッタ印加回路。
4. 前記低周波印加部は、前記ジッタデータの低周波成分を抽出するローパスフィルタを有する請求項３に記載のジッタ印加回路。
5. 前記ジッタデータは複数ビットのデジタルデータであって、
   前記高周波印加部は、前記ジッタデータの所定の桁数の下位ビットに基づいて前記可変遅延回路における遅延量を制御し、
   前記低周波印加部は、前記ジッタデータの所定の桁数の上位ビットに基づいて前記ＰＬＬ回路の発振周波数を制御する
   請求項１に記載のジッタ印加回路。
6. 前記ＰＬＬ回路は、
   与えられる制御電圧に応じた周波数を有する前記発振信号を生成し、前記可変遅延回路に入力する電圧制御発振器と、
   与えられる基準信号の位相と、前記可変遅延回路が出力する前記クロック信号の位相との比較結果に基づいた前記制御電圧を生成する位相比較器と、
   前記制御電圧の高周波成分を除去して前記電圧制御発振器に与えるローパスフィルタと
   を有する
   請求項１に記載のジッタ印加回路。
7. 電子デバイスのジッタ耐力を試験する試験装置であって、
   前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
   与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するタイミング発生器と、
   前記試験パターンに基づく試験信号を、前記クロック信号に応じたタイミングで前記電子デバイスに入力する波形成形器と、
   前記試験信号に応じて前記電子デバイスが出力する出力信号に応じて、前記電子デバイスのジッタ耐力を判定する判定部と
   を備え、
   前記タイミング発生器は、
   与えられる基準信号に応じて発振信号を生成するＰＬＬ回路と、
   前記発振信号を遅延させた前記クロック信号を出力する可変遅延回路と、
   前記ジッタデータの低周波成分に基づいて前記ＰＬＬ回路の発振周波数を制御し、前記発振信号に前記位相ジッタ成分の低周波成分を印加する低周波印加部と、
   前記ジッタデータの高周波成分に基づいて前記可変遅延回路における遅延量を制御し、前記クロック信号に前記位相ジッタ成分の高周波成分を印加する高周波印加部と
   を有する試験装置。

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