JP2010114550A - 撮像素子、撮像素子の駆動方法およびカメラ - Google Patents
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Abstract
【解決手段】CMOSイメージセンサ1は、画素部10と、信号線LVSLと、信号線に読み出し信号が伝搬されると、ホールド期間に読み出し信号をホールドするホールド回路部16とを有する。CMOSイメージセンサは、ホールド後の読み出し信号に対して信号処理を行うカラム処理回路17と、信号線に伝搬された読み出し信号のホールド回路部への供給状態を制御する制御部18とを有する。制御部は、ホールド期間には、信号線に伝搬された読み出し信号をホールド回路部に供給してホールド回路部に読み出し信号をホールドさせ、ホールド後には、信号線とホールド回路部との接続を切り離してカラム処理回路に読み出し信号に対する信号処理を行わせ、かつ、画素回路から信号が読み出される。
【選択図】図5
Description
カラム処理回路によるアナログ信号の読み出し時には、垂直信号線にアナログ信号が伝搬されることによる信号の遅延が発生する。この信号遅延は、画素の高解像度化や高フレームレート化を阻害する要因となる。
特許文献1が開示する技術では、上述した信号遅延の問題により、更なる画素の高解像度化および高フレームレート化を達成することが困難である。
このとき、制御部は、信号線に伝搬された画素の読み出し信号をホールド部へ供給する。そして、ホールド部は、ホールド期間に、信号線の読み出し信号をホールドする。
ホールド後、制御部は、信号線の読み出し信号のホールド部への供給を停止させる。そして、制御部は、処理部にホールド部によってホールドされた読み出し信号に対する信号処理を行わせ、かつ、画素から信号線へ信号を読み出す。
1.第1実施形態(CMOSイメージセンサ)
2.第2実施形態(CMOSイメージセンサの比較)
3.第3実施形態(カメラ)
[CMOSイメージセンサ1の構成例]
CMOSイメージセンサの構成例を図1に関連付けて説明する。
図1は、本発明の第1実施形態に係るCMOSイメージセンサの構成例を示す概略ブロック図である。
本発明によれば、画素の高解像度化および高フレームレート化を実現することができる。
同一行の画素回路11には、転送信号線LTRN(m)、リセット信号線LRST(m)、および選択信号線LSEL(m)が共通に接続されている。
画素回路11は、行駆動回路13の制御の下、入射光を光電変換によって信号電荷(電子)に変換し、その電荷量に応じたアナログ信号(読み出し信号)を垂直信号線LVSL(n)に出力する。
このとき、カラム処理回路17は、1水平走査期間(水平ブランキング期間)の1画素期間に、選択行の画素回路11からアナログ信号を2回読み出す。そして、カラム処理回路17は、このアナログ信号にCDS(Correlated Double Sampling;相関2重サンプリング)処理を施すことによって、リセットノイズ等を除去する。
その後、カラム処理回路17は、水平転送回路19を介して、デジタル信号を出力回路20に出力する。
参照電圧生成部181は、たとえば、デジタル信号をアナログ信号に変換するDAC(Digital Analog Converter;不図示)等で構成されている。
制御部18は、この参照電圧生成部181にてランプ(RAMP)波形状の参照電圧を生成し、この参照電圧をカラム処理回路17に供給する。
制御部18は、クロック生成部182にてクロック信号を生成し、このクロック信号をカラム処理回路17に供給する。
制御部18は、スイッチ部15の各接続スイッチをオンまたはオフに制御する制御信号S1をスイッチ部15の各接続スイッチに出力する。
出力回路20が、たとえば、ゲイン調整、カラー補正、ホワイトバランス処理等の信号処理をデジタル信号に施すように構成してもよい。
画素回路11の回路構成例を図2に関連付けて説明する。
図2は、本発明の第1実施形態に係る画素回路の回路構成例を示す等価回路図である。
図2には、m行n列目の画素回路11が例示されている。
なお、フローティングディフュージョンFDは、本発明の出力ノードに対応する。
光電変換素子111のアノード側は、接地(GND)されている。光電変換素子111のカソード側は、転送トランジスタ112のソースに接続されている。
光電変換素子111は、入射光をその光量に応じて電荷(電子)に光電変換し、その電荷を蓄積する。
転送トランジスタ112のソースは、光電変換素子111のカソード側に接続されている。転送トランジスタ112のドレインは、フローティングディフュージョンFDに接続されている。転送トランジスタ112のゲートは、転送信号線LTRN(m)に接続されている。
転送トランジスタ112は、光電変換素子111が蓄積した電荷をフローティングディフュージョンFDに転送する。
フローティングディフュージョンFDは、転送トランジスタ112のドレイン、リセットトランジスタ113のソース、および増幅トランジスタ114のゲートが共通に接続されている。
リセットトランジスタ113のソースは、フローティングディフュージョンFDに接続されている。リセットトランジスタ113のドレインは、電源電圧VDDに接続されている。リセットトランジスタ113のゲートは、リセット信号線LRST(m)が接続されている。
リセットトランジスタ113は、フローティングディフュージョンFDの電位を電源電圧VDDにリセットする。
増幅トランジスタ114のソースは、選択トランジスタ115のドレインに接続されている。増幅トランジスタ114のドレインは、電源電圧VDDに接続されている。増幅トランジスタ114のゲートは、フローティングディフュージョンFDに接続されている。
増幅トランジスタ114は、フローティングディフュージョンFDの電位を増幅する。
このことから、垂直信号線LVSL(n)の電位Vslと、フローティングディフュージョンFDのポテンシャルVfdとの間に、次の関係式が成立する。
iv=(1/2)・β・(Vfd−Vth−Vsl)2 …(1)
選択トランジスタ115のソースは、ノードND1にて垂直信号線LVSL(n)に接続されている。選択トランジスタ115のドレインは、増幅トランジスタ114のソースに接続されている。選択トランジスタ115のゲートは、選択信号線LSEL(m)に接続されている。
選択トランジスタ115は、画素回路11の電荷の読み出し時に、オン状態となり、増幅トランジスタ114が増幅したアナログ信号電圧を垂直信号線LVSL(n)に出力する。
ここで、画素回路11の駆動方法について説明する。ただし、説明の簡便化のため、スイッチ部15の各接続スイッチがオンに保持され、画素回路11から垂直信号線LVSL(n)に読み出しされアナログ信号が、カラム処理回路17に直接入力されるものとする。
図3(A)は、リセット信号SRSTを示す。図3(B)は、転送信号STRNを示す。図3(C)は、選択信号SELを示す。図3(D)は、アナログ信号電圧VSLを示す。
このとき、行駆動回路13は、図3(A)に図示するように、パルス状のリセット信号をリセット信号線LRST(m)に供給する。同時に、行駆動回路13は、図3(B)に図示するように、パルス状の転送信号STRNを転送信号線LTRN(m)に供給する。
これにより、光電変換素子111に蓄積されている電荷が、フローティングディフュージョンFDに転送される。
そして、光電変換素子111に蓄積された電荷が、電源電圧VDDに排出されると共に、フローティングディフュージョンFDの電位が、電源電圧VDDにリセットされる。
このように、フローティングディフュージョンFDの電位が電源電圧VDDにリセットされることを「リセット」あるいは「電子シャッタ」という。
時間t2において、行駆動回路13は、図3(C)に図示するように、ハイレベルの選択信号SELを電荷の読み出し動作が終了する時間t6まで選択信号線LSEL(m)に供給する。
これにより、画素回路11の選択トランジスタ115は、同一行の画素回路11の電荷の読み出し動作が終了するまでオン状態が保持される。
これにより、フローティングディフュージョンFDの電位が一旦、電源電圧VDDにリセットされる。選択トランジスタ115がオン状態であるため、フローティングディフュージョンFDの電位がアナログ信号電圧VSLとして垂直信号線LVSL(n)に出力される。
このリセット信号、すなわちアナログ信号VSLは、図3(D)に図示するように、時間t2から急激に上昇し、時間t3にて一定の値に安定(セトリング)するものとする。
このとき、カラム処理回路17は、垂直信号線LVSL(n)に伝搬されたアナログ信号VSLを読み出し、アナログ信号電圧VSLをAD変換する。
なお、カラム処理回路17がリセット信号をAD変換する期間のことを、以下便宜的に「P相」と呼ぶ。
パルス幅の期間、転送トランジスタ112がオン状態となり、リセットトランジスタ113は、オフ状態に保持されている。
これにより、光電変換素子111に蓄積されている電荷は、フローティングディフュージョンFDに転送され、フローティングディフュージョンFDの電位は、増幅トランジスタ114によって増幅される。
これにより、増幅されたフローティングディフュージョンFDの電位は、選択トランジスタ115を介し、アナログ信号VSLとして垂直信号線LVSL(n)に出力される。
この蓄積信号、すなわちアナログ信号VSLは、図3(D)に図示するように、時間t4から下降し、時間t5にて一定の値に安定するものとする。
このとき、カラム処理回路17は、画素回路11が垂直信号線LVSL(n)に出力したアナログ信号VSLを読み出し、アナログ信号VSLをAD変換する。
なお、カラム処理回路17が蓄積信号をAD変換する期間のことを、以下便宜的に「D相」と呼ぶ。
この差分には、光電変換素子111による光電変換によって蓄積されたフローティングディフュージョンFDの電荷量が反映されている。
出力回路20は、水平転送回路19から入力されたデジタル信号を増幅し、このデジタル信号を画像データとしてCMOSイメージセンサ1外部の画像処理装置に出力する。
図4は、本発明の第1実施形態に係るローリングシャッタの例を説明するための概念図である。
図4において、横軸は時間経過を示し、縦軸は選択行アドレスを示す。
このため、1フレーム期間に、全ての画素回路11からアナログ信号(画素信号)の読み出しを行う際には、行選択回路12は、行アドレスを1行目から最終行目まで順次選択する。
そして、行駆動回路13は、行選択回路12による行選択信号に基づき、図4に図示する破線Aのように、画素回路11を1行目から最終行目まで順次駆動してリセットを行う。
その後、行駆動回路13は、図4に図示する実線Bのように、画素回路11を1行目から最終行目まで順次駆動してリセット信号および蓄積信号の読み出しを行う。
たとえば、動画では、リセット信号および蓄積信号の読み出し周期が1フレーム期間に固定されるため、リセットのタイミングを可変することによって、露光時間を任意に調整することができる。ただし、露光時間の調整は、1フレーム期間未満の範囲内で行われる。
この場合、時分割で、たとえば、m1行目にてリセット信号および蓄積信号の読み出しが実行され、この直後に、m2行目にてリセットが実行される。
スイッチ部15およびホールド回路部16を図5に関連付けて説明する。
図5は、本発明の第1実施形態に係るスイッチ部およびホールド回路部の構成例を示すブロック図である。図5には、カラム処理回路17や水平転送回路19の構成例も併せて図示されている。
図5では、n列目の接続スイッチ151およびホールド回路161について説明する。
接続スイッチ151の接続端子C1は、垂直信号線LVSL(n)に接続されている。接続スイッチ151の接続端子C2は、ホールド回路161の入力端子に接続されている。
接続スイッチ151は、制御部18から入力される制御信号S1によって、垂直信号線LVSL(n)とホールド回路161との接続をオンまたはオフに切り替える。
詳細には、接続スイッチ151は、後述のADC171によるリセット信号の読み出し時に、オフからオンに切り替わり、ホールド回路161によるリセット信号電圧のホールド後に、オンからオフに切り替わる。接続スイッチ151は、ADC171による蓄積信号の読み出し時にも、同様の動作を行う。
ホールド回路161の入力端子は、接続スイッチ151の接続端子C2に接続されている。ホールド回路161の出力端子は、ADC171の比較器1711の第1入力端子(図9参照)に接続されている。
ホールド回路161の入力端子には、接続スイッチ151がオンの場合に、垂直信号線LVSL(n)に伝搬されたアナログ信号電圧VSLが入力される。
ホールド回路161は、このアナログ信号電圧VSLをホールド(保持)し、ホールドしているアナログ信号電圧VSLをADC171に出力する。
なお、ホールド回路161がアナログ信号電圧VSLをホールドする期間をホールド期間という。
アナログ信号電圧VSLのホールド後、接続スイッチ151がオンからオフに切り替わっても、ホールド回路161は、ホールドしているアナログ信号電圧VSLをADC171に出力することができる。
以下、カラム処理回路17を図5に関連付けて説明する。
図5に図示するカラム処理回路17は、ADC(Analog Digital Converter)171およびラッチ回路172を列アドレス毎に有する。
図5では、n列目のADC171およびラッチ回路172について説明する。
ADC171の入力側は、ホールド回路161の出力端子に接続されている。ADC171の出力側は、ラッチ回路172の入力端子に接続されている。
各転送スイッチ191は、ラッチ回路172の出力端子と転送バス192との間に接続されている。
転送バス192は、ビット数分の信号線で構成され、各信号線の一端が出力回路20に共通に接続されている。
ADC171は、選択列の画素回路11からアナログ信号VSLを1画素期間に2回読み出すことによって、AD変換を行う。
具体的には、P相では、ADC171は、リセット信号としてのアナログ信号VSLをデジタル信号に変換する。D相では、ADC171は、蓄積信号としてのアナログ信号VSLをデジタル信号に変換する。
そこで、ADC171は、P相にてAD変換したリセット信号とD相にてAD変換した蓄積信号との差分のデジタル値(カウント値)を本来のデジタル値としてラッチ回路172に出力する。
ラッチ回路172は、水平転送回路19によって転送スイッチ191がオフに保持されている期間、ADC171から入力されたデジタル値をラッチ(記憶)する。
水平転送回路19は、列アドレスを選択し、ラッチ回路172からデジタル値を読み出す場合に、たとえば、各列の転送スイッチ191を1列目から最終列目まで順次オフからオンに切り替え、各列のラッチ回路172からデジタル値を読み出す。
n列目の転送スイッチ191がオフからオンに切り替わると、ラッチ回路172から読み出されたデジタル値は、転送バス192を介して出力回路20に転送される。
ホールド回路161について、図6および図7を参照しながら詳細に説明する。
図6は、本発明の第1実施形態に係るホールド回路の構成例を示す等価回路図である。
図7は、本発明の第1実施形態に係るホールド回路の基本的な構成例を示す等価回路図である。
出力部OUNITは、OPアンプ(operational amplifier;演算増幅器)1612によって、ボルテージフォロア回路が構成されている。
キャパシタ1611の第1電極は、接地(GND)されている。キャパシタ1611の第2電極は、ノードND2に接続されている。
OPアンプ1612の非反転入力端子(+)は、ノードND2に接続されている。OPアンプ1612の反転入力端子(−)および出力端子は、OPアンプ1612の出力が反転入力端子に負帰還されるように、ノードND3に共通に接続されている。
ノードND2は、接続スイッチ151の接続端子C2に接続されている。
ノードND3は、カラム処理回路17の比較器1711の第1入力端子(図9参照)に接続されている。
接続スイッチ151がオフからオンに切り替わると、選択行の画素回路11から垂直信号線LVSL(n)を介してアナログ信号電圧VSLがノードND2に供給される。
キャパシタ1611は、このアナログ信号電圧VSLのチャージ(蓄積)を開始し、ホールド電圧がアナログ信号電圧VSLに達するまでチャージを行う。
このホールド電圧は、キャパシタ1611の第1電極および第2電極間の電圧を指す。ホールド電圧がアナログ信号電圧VSLに達するまでの期間を充電期間という。
ただし、チャージの開始時には、キャパシタ1611が放電しているものとする。
このとき、キャパシタ1611がアナログ信号電圧VSLをホールドしているため、OPアンプ1612は、ノードND2の電位、すなわちアナログ信号電圧VSLをノードND3にそのまま出力する。このアナログ信号電圧VSLは、キャパシタ1611が放電を開始するまでホールドされる。
しかし、図7に図示するホールド回路161aは、出力部OUNITが設けられていないため、キャパシタ1611のホールド電圧が比較器1711にそのまま出力され、ホールド電圧を低インピーダンスで出力することができない。
キャパシタサイズを大きくした場合、アナログ信号電圧VSLのチャージに要する時間が増大し、リセット信号や蓄積信号の読み出しの高速化が阻害される。
したがって、ホールド回路161には、図6に図示するように、低インピーダンス出力が可能な出力部OUNITを設けることが望ましい。
なお、ホールド回路161は、低インピーダンス出力が可能であるため、固定したゲインが掛かっていてもよい。
[ホールド回路161の変形例]
ホールド回路161は、図8に図示するように構成することもできる。
図8は、本発明の第1実施形態に係るホールド回路の変形例を示す等価回路図である。
トランジスタ1613および1614には、nチャネルの絶縁ゲート型電界効果トランジスタが一例として採用されている。
トランジスタ1613のドレインは、電源電圧VDDに接続されている。トランジスタ1613のゲートは、ノードND2に接続されている。
トランジスタ1613のソースおよびトランジスタ1614のドレインは、ノードND3に共通に接続されている。
トランジスタ1614のソースは、接地されている。トランジスタ1614のゲートには、たとえば、トランジスタ1614が電流源として動作する所定の電圧が印加される。
図8に図示するホールド回路161bをホールド回路161の代わりに採用しても、先に述べたホールド回路161と同様の効果を得ることができる。
図5に図示するADC171の詳細な構成例について説明する。
図9は、本発明の第1実施形態に係るADCの構成例を示す概略ブロック図である。
図9には、n行目のADC171が図示されている。
比較器1711の第1入力端子は、ホールド回路161の出力端子(ノードND3)に接続されている。比較器1711の第2入力端子は、第1信号線L1に接続されている。比較器1711の出力端子は、ゲート回路1712の第1入力端子に接続されている。
第2信号線L2は、一端が制御部18のクロック生成部182に接続されている。
比較器1711の第1入力端子には、ホールド回路161によってホールドされたアナログ信号電圧VSLが入力される。比較器1711の第2入力端子には、制御部18から参照電圧Vrefが第1信号線L1を介して入力される。
逆に、参照電圧Vrefがアナログ信号電圧VSLよりも小さい場合には(Vref<VSL)、比較器1711は、反転出力としてローレベルの出力信号SCOをゲート回路1712の第1入力端子に出力する。
ゲート回路1712の第1入力端子には、比較器1711から出力信号SCOが入力される。ゲート回路1712の第2入力端子には、制御部18からクロック信号CKが第2信号線を介して入力される。
出力信号SCOがハイレベルからローレベルに反転したとき、ゲート回路1712は、カウンタ1713へのクロック信号CKの出力を停止する。
カウンタ1713の入力端子には、比較器1711が双方の電圧の比較を開始し、比較器1711の出力が反転するまでの期間、ゲート回路1712からクロック信号CKが入力される。
カウンタ1713は、クロック信号CKの入力開始と共にカウントを開始し、クロック信号CKの停止と共にカウントを停止する。
ここで、P相でのカウント値をカウント値CNP(第1のカウント値)と表し、D相でのカウント値をカウント値CND(第2のカウント値)と表すものとする。
したがって、本来の画素信号によるカウント値ΔCNは、D相でのカウント値CNDとP相でのカウント値CNPとの差分ΔCN(=CND−CNP)を算出することによって、求めることができる。
たとえば、カウンタ1713が、P相ではクロック信号CKをアップカウントする。P相でのアップカウント終了後に、カウンタ1713が、カウント値CNPの符号を反転させ、この符号が反転したカウント値CNPからアップカウントを開始してもよい。
この場合も、本来のカウント値ΔCNは、D相でのカウント値CNDとP相でのカウント値CNPとの差分ΔCN(=CND−CNP)を算出することによって、求めることができる。
CMOSイメージセンサの動作例を図10に関連付けて説明する。
図10は、本発明の第1実施形態に係るCMOSイメージセンサの動作例を示すフローチャートである。
m行目の画素回路11が駆動されるものとする。このとき、行選択回路12は、m行目の行アドレスを選択し、行駆動回路13は、m行目の画素回路11を駆動する。
ただし、この時点では、スイッチ部15の各接続スイッチ151がオフに保持されており、ホールド回路161と垂直信号線LVSL(n)とは、切断されている。
したがって、m行目の画素回路11が、リセット信号としてのアナログ信号VSLを垂直信号線LVSL(n)に出力するが、ホールド回路161には、このアナログ信号VSLがまだ入力されていない。
制御部18は、制御信号S1をスイッチ部15に出力し、各接続スイッチ151をオフからオンに切り替える。
これにより、垂直信号線LVSL(n)とホールド回路161とが接続されて、ホールド回路161には、リセット信号としてのアナログ信号電圧VSLが入力される。そして、ホールド回路161は、このアナログ信号電圧VSLのホールドを開始する。
比較器1711は、アナログ信号電圧(リセット信号電圧)VSLと参照電圧Vrefとが入力されると、アナログ信号電圧VSLと参照電圧Vrefとの大小の比較(第1の比較)を開始する。
参照電圧Vrefがアナログ信号電圧VSLよりも大きい場合には(Vref>VSL)、比較器1711は、ハイレベルの出力信号SCOをゲート回路1712の第1入力端子に出力する。
そして、参照電圧Vrefがアナログ信号電圧VSLよりも小さくなったとき(Vref<VSL)、比較器1711は、反転出力としてローレベルの出力信号SCOをゲート回路1712の第1入力端子に出力する。
そして、カウンタ1713は、比較器1711が双方の電圧の比較を開始し、比較器1711の出力が反転するまでの期間、クロック信号CKをダウンカウントする。
図3に図示する時間t5(D相)において、カラム処理回路17の各ADC171は、m行目の画素回路11から蓄積信号を読み出す。
ただし、この時点では、スイッチ部15の各接続スイッチ151がオフに保持されており、ホールド回路161と垂直信号線LVSL(n)とは、切断されている。
したがって、m行目の画素回路11が、蓄積信号としてのアナログ信号VSLを垂直信号線LVSL(n)に出力するが、ホールド回路161には、このアナログ信号電圧VSLがまだ入力されていない。
ステップST12の処理と同様に、制御部18は、制御信号S1をスイッチ部15に出力し、各接続スイッチ151をオフからオンに切り替える。
これにより、垂直信号線LVSL(n)とホールド回路161とが接続されて、ホールド回路161には、蓄積信号としてのアナログ信号電圧VSLが入力される。そして、ホールド回路161は、このアナログ信号電圧VSLのホールドを開始する。
比較器1711は、アナログ信号電圧(蓄積信号電圧)VSLと参照電圧Vrefとが入力されると、アナログ信号電圧VSLと参照電圧Vrefとの大小の比較(第2の比較)を開始する。
そして、参照電圧Vrefがアナログ信号電圧VSLよりも小さくなったとき、比較器1711は、反転出力としてローレベルの出力信号SCOをゲート回路1712の第1入力端子に出力する。
そして、カウンタ1713は、クロック信号CKをP相でのダウンカウント終了後のダウンカウント値からアップカウントする。カウンタ1713は、D相でのカウント終了後、上述した本来のカウント値ΔCNを算出し、カウント値ΔCNをラッチ回路172に出力する。
ローリングシャッタにて説明したように、時分割にて一定アドレス間隔を経た他行の画素回路11をリセットする必要がある場合には、m行目または他行の画素回路11に対して電子シャッタ(リセット)が実行される。
したがって、時分割操作にてリセットを実行しない場合には、ステップST17の処理は実行されず、ステップST15の処理の次に、ステップST18の処理が実行される。
水平転送回路19は、各列の転送スイッチ191を1列目から最終列目まで順次オンに切り替え、各列のラッチ回路172からカウント値ΔCNを読み出す。
n列目の転送スイッチ191がオンに切り替わると、ラッチ回路172から読み出されたカウント値ΔCNは、転送バス192を介して出力回路20に転送される。
逆に、行アドレスをデクリメントし、行駆動回路13が、(m−1)行目の画素回路11を駆動することもできる。
その後、カラム処理回路17は、(m+1)行目の画素回路11に対して、ステップST11の処理を行う。
画素部10からのアナログ信号の読み出し、カラム処理回路17によるAD変換、およびデジタル信号の外部出力に関する動作は、適宜並列に行われる。この並列動作を図10に関連づけて説明する。
図11には、m行および(m+1)行目の画素回路11に対する並列動作が例示されている。
図11に図示する期間Taにおいて、m行目の画素回路11に対するリセット信号の読み出しが行われる(ステップST11参照)。
期間Tbにおいて、m行目の画素回路11に対する蓄積信号の読み出し(ステップST14参照)とリセット信号のAD変換(ステップST13参照)とが並列して行われる。
期間Tcにおいて、m行目の画素回路11に対する電子シャッタ操作(ステップST17参照)と蓄積信号のAD変換(ステップST16参照)とが並列して行われる。
(m+1)行目の画素回路11に対するリセット信号の読み出し(ステップST11参照)と蓄積信号のAD変換(ステップST16参照)とも並列して行われる。
期間Tdにおいて、(m+1)行目の画素回路11に対する蓄積信号の読み出し(ステップST14)と、(m+1)行目の画素回路11に対するリセット信号のAD変換(ステップST13)とが並列して行われる。
これに加え、期間Tcにおいてm行目の画素回路11に対して行われた蓄積信号のAD変換によるデジタル信号が水平転送回路19を介して出力回路20に転送される。
さらに、ホールド回路161が蓄積信号をホールドすることにより、蓄積信号のAD変換と電子シャッタ操作とが並列して行われる。
この他、蓄積信号のAD変換と次の選択行の画素回路11に対するリセット信号の読み出しとが並列して行われる。
第2実施形態では、図1に図示するスイッチ部15およびホールド回路部16が搭載されていない場合のCMOSイメージセンサを例に挙げ、このイメージセンサと第1実施形態に係るイメージセンサとの比較を行う。
上述したCMOSイメージセンサを図12に関連付けて説明する。
図12は、本発明の第2実施形態に係るCMOSイメージセンサの構成例を示す概略ブロック図である。
図13は、本発明の第2実施形態に係るカラム処理回路の周辺部の構成例を示す概略ブロック図である。
図12に図示するCMOSイメージセンサ1aの動作例を図14に関連付けて説明する。
図14は、本発明の第2実施形態に係るCMOSイメージセンサの動作例を示すフローチャートである。
したがって、図14に図示するように、信号電位のホールド(ステップST12、ST15)が実行されず、リセット信号の読み出し(ステップST11)後、このリセット信号に対してAD変換が行われる(ステップST13)。蓄積信号についても同様である。
これに対し、第1実施形態のCMOSイメージセンサ1は、信号電位のホールドを行うため、アナログ信号の読み出し、カラム処理回路17によるAD変換、およびデジタル信号の外部出力に関する動作を並列して行うことができる。
したがって、スイッチ部15およびホールド回路部16を設け、図11に図示するように、上述した各動作を並列して行うことが望ましい。
[カメラ30]
第1実施形態で述べたCMOSイメージセンサ1は、図15に例示するカメラに搭載することができる。なお、このカメラに第2実施形態で述べたCMOSイメージセンサ1を搭載することもできる。
図15には、カメラの主要部のみが図示されている。
画像処理装置32は、CMOSイメージセンサ1の出力回路20から入力されたデジタル信号に、カラー補間、γ補正、RGB変換処理、YUV変換処理等の所定の画像処理を施す。画像処理装置32は、画像処理が施されたデジタル信号を画像データとしてデータ出力部33に出力する。
この他、画像処理装置32は、光学系31の露出制御およびリセットのタイミングなどに応じたCMOSイメージセンサ1の制御を行う。
レンズ311を通して結像された被写体OBJの入射光は、CMOSイメージセンサ1の画素部10に入射される。
このとき、入射光は、絞り312によって光量が調節され、所定周波数の光のみがローパスフィルタ313を通過する。
CMOSイメージセンサ1は、入射光を信号電荷に変換し、アナログ信号をデジタル信号に変換した後、デジタル信号を画像処理装置32に出力する。画像処理装置32は、デジタル信号に所定の処理を施して、このデジタル信号を画像データとしてデータ出力部33に出力する。
たとえば、カラム処理回路17は、画素部10から読み出したアナログ信号をデジタル信号に変換することが可能であれば、その構成は問わない。
たとえば、スイッチ部15の接続スイッチ151は、アナログ信号のホールド回路161への入出力を制御可能であれば、ゲート回路等を用いて好適に構成することができる。
Claims (10)
- 光電変換素子を有する複数の画素が行列状に配列された画素部と、
上記画素の読み出し信号が伝搬される信号線と、
ホールド期間に上記信号線の上記読み出し信号をホールドするホールド部と、
上記ホールド部によるホールド後の上記読み出し信号に対して信号処理を行う処理部と、
上記信号線に伝搬された上記読み出し信号の上記ホールド部への供給状態を制御する制御部と
を有し、
上記制御部は、
上記ホールド期間には、上記信号線に伝搬された上記読み出し信号を上記ホールド部に供給して当該ホールド部に当該読み出し信号をホールドさせ、
当該ホールド後には、上記信号線の上記読み出し信号の上記ホールド部への供給を停止して上記処理部に上記読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に信号を読み出す
撮像素子。 - 上記画素は、
上記光電変換素子によって光電変換された信号電荷が出力される出力ノードを有し、
上記制御部は、
上記出力ノードを所定電圧にリセットしたときの当該出力ノードの電圧に応じた第1の信号と、
上記出力ノードに出力された上記光電変換素子の上記信号電荷に応じた第2の信号とを上記信号線に各々読み出し、
上記ホールド期間に、上記信号線に伝搬された上記第1の読み出し信号を上記ホールド部に供給して当該ホールド部に当該第1の読み出し信号をホールドさせる第1の制御処理と、
上記ホールド後に、上記信号線と上記ホールド部との接続を切り離して上記処理部に当該第1の読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に上記第2の信号を読み出す第2制御処理とを同時並列的に行う
請求項1に記載の撮像素子。 - 上記制御部は、
上記ホールド期間に、上記第2の制御処理によって上記信号線に伝搬された上記第2の読み出し信号を上記ホールド部に供給して当該ホールド部に当該第2の読み出し信号をホールドさせる第3の制御処理と、
上記ホールド後に、上記信号線と上記ホールド部との接続を切り離して上記処理部に上記第2の読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に上記第1の信号を読み出す第4の制御処理とを同時並列的に行う
請求項2に記載の撮像素子。 - 上記処理部は、
上記第2の制御処理によって上記信号処理が施された上記第1の読み出し信号と、上記第4の制御処理によって上記信号処理が施された上記第2の読み出し信号との差分を求める
請求項3記載の撮像素子。 - 上記処理部は、
参照信号と上記第1の読み出し信号とを比較する第1の比較と、当該参照信号と上記第2の読み出し信号とを比較する第2の比較とを行う比較部と、
上記比較部の上記第1の比較結果に基づいてカウントした第1のカウント値と、当該比較部の上記第2の比較結果に基づいてカウントした第2のカウント値との差分を求めるカウンタと
を有する
請求項4記載の撮像素子。 - 上記制御部は、
上記第1の制御処理と上記第2の制御処理とを同時並列的に行い、かつ、上記第3の制御処理と上記第4の制御処理とを同時並列的に行う
請求項5記載の撮像素子。 - 上記画素部の上記各画素を行単位で駆動する駆動部を有する
請求項1から6のいずれか一に記載の撮像素子。 - 上記ホールド部は、
上記ホールド期間には、ホールド中のホールド電圧が上記第1の読み出し信号電圧または上記第2の読み出し信号電圧に達するまで蓄積し、当該ホールド後には、当該蓄積後の電圧を上記第1の読み出し信号または上記第2の読み出し信号として上記処理部に出力する
請求項1から7のいずれか一に記載の撮像素子。 - 行列状に配列され、光電変換素子を有する画素部の画素から信号を読み出す第1のステップと、
信号線に伝搬された上記画素の上記読み出し信号を、ホールド期間に当該読み出し信号をホールドするホールド部に供給する第2のステップと、
上記ホールド期間に上記読み出し信号をホールドする第3のステップと、
上記信号線の上記読み出し信号の上記ホールド部への供給を停止する第4のステップと、
上記ホールド部による上記ホールド後の上記読み出し信号に対して信号処理を行い、かつ、上記画素から信号を読み出す第5のステップと
を有する撮像素子の駆動方法。 - 撮像素子と、
上記撮像素子の画素領域に入射光を導く光学系と、
上記撮像素子の出力信号を処理する信号処理部とを有し、
上記撮像素子は、
光電変換素子を有する複数の画素が行列状に配列された画素部と、
上記画素の読み出し信号が伝搬される信号線と、
ホールド期間に上記信号線の上記読み出し信号をホールドするホールド部と、
上記ホールド部によるホールド後の上記読み出し信号に対して信号処理を行う処理部と、
上記信号線に伝搬された上記読み出し信号の上記ホールド部への供給状態を制御する制御部と
を有し、
上記制御部は、
上記ホールド期間には、上記信号線に伝搬された上記読み出し信号を上記ホールド部に供給して当該ホールド部に当該読み出し信号をホールドさせ、当該ホールド後には、上記信号線の上記読み出し信号の上記ホールド部への供給を停止して上記処理部に上記読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に信号を読み出す
カメラ。
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