JP5221441B2

JP5221441B2 - 半導体集積回路

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Description

本発明は、通信用ＬＳＩのローカル信号生成部で使用される半導体集積回路に関する。

直交変調方式の無線送信器で利用される位相直交したローカル信号は、一般的には、ＶＣＯ（Voltage Controlled Oscillator）の出力信号を分周回路で２分周して生成する。しかしこの方式では、ローカル信号として送信される送信信号の２倍高調波がＶＣＯの発振周波数と近くなり、プリングと呼ばれる現象が発生し、周波数的に変動した成分を生じ、ローカル信号の純度が劣化するという問題がある(例えば、非特許文献１参照)。

この問題は、ＶＣＯの発振周波数を、送信周波数の整数倍以外にすることができれば避けることができる。例えばローカル信号としての送信周波数が２．４ＧＨｚの場合、ＶＣＯの発振周波数を８／３倍の６．４ＧＨｚにすれば良い。

しかしながら、６．４ＧＨｚの信号から２．４ＧＨｚの直交関係の信号Ｉ，Ｑを作る機能を一般的なイメージ除去ミキサ回路と２分周回路で実装すると以下のような問題が生じる。一般的な２分周回路はその入力信号の電圧振幅ができるだけ大きいことが要求される。このため、イメージ除去ミキサ回路の出力と２分周回路の入力の間に増幅回路を入れる必要がある。６．４ＧＨｚの信号を２分周して得られる３．２ＧＨｚの信号と、３．２ＧＨｚの信号を２分周して得られる１．６ＧＨｚの信号を合成すると、所望の４．８ＧＨｚの信号以外に、ＩＱインバランスや非線形性の影響で、差分に相当する１．６ＧＨｚのイメージ信号が発生し、増幅回路はこのイメージ信号も同時に増幅することになる。さらに、高周波のアンプは一般的に周波数の低いところの信号の方が利得が高い。従って、ここで述べている例のようにイメージ信号の周波数(１．６ＧＨｚ)が所望信号の周波数(２．４ＧＨｚ)より低い場合には、イメージ信号の方が受ける利得が高く、４．８ＧＨｚを２分周して所望の２．４ＧＨｚの信号を出力する２分周回路の入力部分で所望信号よりも除去すべき１．６ＧＨｚのイメージ信号の電圧振幅が大きくなることがある。

このような状況を避けるためには、イメージ除去ミキサ回路と２分周回路の間に増幅回路だけではなく、所望信号のみを通す帯域通過フィルタ(以下、ＢＰＦ)、あるいはイメージ信号を除去する帯域除去フィルタ(以下、ＢＲＦ)を入れる必要がある。
ところが、ＲＦ周波数帯でのＢＰＦやＢＲＦはインダクタを利用するために回路面積が非常に大きくなるという問題がある。さらには、増幅回路の利得によってはコモンモードで回路が発振する可能性が高くなるという問題もある。

D. Miyashita, et al., "A low-IF CMOS single-chip Bluetooth EDR transmitter with digital I/Q mismatch trimming circuit," Symposium on VLSI Circuits Digest of Technical Papers, pp. 298-301, 2005.

本発明は、上記の問題に鑑み、増幅回路やＢＰＦ／ＢＲＦを必要とせず、回路面積および消費電力を削減することができる半導体集積回路を提供することを目的とするものである。

本発明の一態様の半導体集積回路は、第１の周波数を有する第１の電圧信号と、前記第１の電圧信号の位相反転した第２の電圧信号と、前記第１の電圧信号の位相直交した第３の電圧信号と、前記第３の電圧信号の位相反転した第４の電圧信号とが入力され、及び、第２の周波数を有する第５の電圧信号と、前記第５の電圧信号の位相反転した第６の電圧信号と、前記第５の電圧信号の位相直交した第７の電圧信号と、前記第７の電圧信号の位相反転した第８の電圧信号とが入力されて、前記第１の周波数と前記第２の周波数とを加算または減算して複数の電流信号として、所定の出力径路から出力する、ミキサ回路部と、前記複数の電流信号を用いて２分周を実行する２分周部と、を有し、前記所定の出力径路上にバイアス電流が流れることを特徴とする。

本発明の他の態様の半導体集積回路は、第１の周波数を有する第１の電圧信号を入力する第１の入力端子と、前記第１の電圧信号の位相が反転された第２の電圧信号を入力する第２の入力端子と、前記第１の電圧信号の位相が直交された第３の電圧信号を入力する第３の入力端子と、前記第３の電圧信号の位相が反転された第４の電圧信号を入力する第４の入力端子と、前記第１の周波数とは異なる第２の周波数を有する第５の電圧信号を入力する第５の入力端子と、前記第５の電圧信号の位相が反転された第６の電圧信号を入力する第６の入力端子と、前記第５の電圧信号の位相が直交された第７の電圧信号を入力する第７の入力端子と、前記第７の電圧信号の位相が反転された第８の電圧信号を入力する第８の入力端子と、前記第１の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１のトランジスタと、前記第２の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第２のトランジスタと、前記第３の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第３のトランジスタと、前記第４の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第４のトランジスタと、前記第１の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第５のトランジスタと、前記第２の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第６のトランジスタと、前記第３の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第７のトランジスタと、前記第４の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第８のトランジスタと、前記第１の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第９のトランジスタと、前記第２の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１０のトランジスタと、前記第３の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１１のトランジスタと、前記第４の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１２のトランジスタと、前記第１の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１３のトランジスタと、前記第２の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１４のトランジスタと、前記第３の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１５のトランジスタと、前記第４の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１６のトランジスタと、前記第１乃至第８のトランジスタのソースを共通接続した点が接続される第１の定電流源若しくは安定電位点と、前記第９乃至第１６のトランジスタのソースを共通接続した点が接続される第２の定電流源若しくは安定電位点と、差動対をなし、各ソースを共通接続した点が前記第１乃至第４のトランジスタのドレイン共通接続点に接続される第１７，第１８のトランジスタと、前記第１７のトランジスタのドレインと電源ライン間に接続された第１の負荷回路と、前記第１８のトランジスタのドレインと電源ライン間に接続された第２の負荷回路と、差動対をなし、各ドレインが前記第１７，第１８のトランジスタの各ドレインに接続され、各ソースを共通接続した点が前記第５乃至第８のトランジスタのドレイン共通接続点に接続され、各ゲートと各ドレインがトランジスタ間で互いにクロス接続されたラッチ機能を有する第１９，第２０のトランジスタと、差動対をなし、各ソースを共通接続した点が前記第９乃至第１２のトランジスタのドレイン共通接続点に接続され、各ゲートが前記第１８，第１７のトランジスタの各ドレインに接続される第２１，第２２のトランジスタと、前記第２１のトランジスタのドレインと電源ライン間に接続された第３の負荷回路と、前記第２２のトランジスタのドレインと電源ライン間に接続された第４の負荷回路と、差動対をなし、各ドレインが前記第２１，第２２のトランジスタの各ドレインに接続され、各ソースを共通接続した点が前記第１３乃至第１６のトランジスタのドレイン共通接続点に接続され、各ドレインが前記第１７，第１８のトランジスタの各ゲートに接続され、各ゲートと各ドレインがトランジスタ間で互いにクロス接続されたラッチ機能を有する第２３，第２４のトランジスタと、前記第２４のトランジスタのドレインに接続され、前記第１の周波数と前記第２の周波数とを加算又は減算した周波数を２分周した第１の出力信号を出力する第１の出力端子と、前記第２３のトランジスタのドレインに接続され、前記第１の出力信号の位相反転した第２の出力信号を出力する第２の出力端子と、前記第１９のトランジスタのドレインに接続され、前記第１の出力信号の位相直交した第３の出力信号を出力する第３の出力端子と、前記第２０のトランジスタのドレインに接続され、前記第３の出力信号の位相反転した第４の出力信号を出力する第４の出力端子と、を具備する。

本発明の他の態様の半導体集積回路は、第１の周波数を有する第１の電圧信号と、前記第１の電圧信号の位相反転した第２の電圧信号とが入力され、及び、第２の周波数を有する第３の電圧信号と、前記第３の電圧信号の位相反転した第４の電圧信号とが入力されて、前記第１の周波数と前記第２の周波数とを加算又は減算して複数の電流信号として、所定の出力径路から出力する、ミキサ回路部と、前記複数の電流信号を用いて２分周を実行する２分周部と、前記所定の出力径路に設けられて、所定の周波数の信号のみを選択的に出力する周波数選択性回路部と、を有し、前記所定の出力径路上にバイアス電流が流れることを特徴とする。

本発明によれば、増幅回路やＢＰＦ／ＢＲＦを必要とせず、回路面積および消費電力を削減可能な半導体集積回路を提供することができる。

本発明の第１の実施形態の半導体集積回路の概略構成を示す回路図。本発明の第１の実施形態の半導体集積回路を示す回路図。一般的な２分周回路を示す回路図。本発明の第２の実施形態の半導体集積回路の概略構成を示す回路図。本発明の第２の実施形態の半導体集積回路を示す回路図。本発明の第３の実施形態の半導体集積回路の概略構成を示す回路図。本発明の第３の実施形態の半導体集積回路を示す回路図。本発明における加算器の構成を示すブロック図。図８の加算器の具体的な構成例を示す回路図。従来例の半導体集積回路の構成を示すブロック図。本発明に係る半導体集積回路の構成を示すブロック図。

以下、本発明の実施の形態について図面を参照して詳細に説明する。
本発明の実施形態を図１乃至図９で説明する前に、図１０を参照して本発明に関連する従来の技術を説明する。

直交変調方式の無線送信器で利用される位相直交したローカル信号は、一般的には、ＶＣＯの出力信号を分周回路で２分周して生成する。しかし、前述したように、ローカル信号として送信される送信信号の２倍高調波がＶＣＯの発振周波数と近くなり、プリングと呼ばれる現象が発生し、ローカル信号の純度が劣化する問題があった。この問題は、ＶＣＯの発振周波数を、送信周波数の整数倍以外にすることができれば回避することができることが分かっている。例えば送信周波数が２．４ＧＨｚの場合、ＶＣＯの発振周波数を８／３倍の６．４ＧＨｚにすれば良い。６．４ＧＨｚの信号から２．４ＧＨｚの同相成分(以下、Ｉ信号)、直交成分(以下、Ｑ信号)を作るには、図１０に示すようにすればよい。

図１０は従来例のローカル信号生成部で使用される半導体集積回路の構成を示している。

まず、ＶＣＯ５１で発生した６．４ＧＨｚの信号を２分周回路５２で２分周した３．２ＧＨｚのＩ，Ｑ信号と、さらに２分周回路５３で２分周した１．６ＧＨｚのＩ，Ｑ信号を作り、これらをイメージ除去ミキサ回路５４で合成して４．８ＧＨｚの信号を作る。この４．８ＧＨｚの信号を２分周回路５８で２分周すれば２．４ＧＨｚのＩ，Ｑ信号となる。

しかし、この機能を一般的なイメージ除去ミキサ回路５４と２分周回路５８のみで実装すると以下のような問題が生じる。通常は、一般的な２分周回路を正常に動作させるためには、２分周回路へ供給する入力信号の電圧振幅はできるだけ大きいことが必要とされる。したがって、イメージ除去ミキサ回路５４の出力端と２分周回路５８の入力端の間に少なくとも増幅回路５５を入れる必要がある。また、イメージ除去ミキサ回路５４で３．２ＧＨｚの信号と１．６ＧＨｚの信号を合成すると、加算成分である所望の４．８ＧＨｚの信号以外に、ＩＱインバランスや非線形性の影響で、減算成分である１．６ＧＨｚのイメージ信号が発生し、増幅回路５５はこのイメージ信号も同時に増幅することになる。さらに、この例のようにイメージ信号の周波数(１．６ＧＨｚ)が所望信号の周波数(２．４ＧＨｚ)より低い場合には、高周波の増幅回路５５のゲイン特性によってイメージ信号の方が受ける利得が高くなり、２分周回路５８の入力部分で所望信号よりイメージ信号の電圧振幅が大きくなることがある。このような状況を避けるためには、イメージ除去ミキサ回路５４と２分周回路５８の間に増幅回路５５だけではなく、所望信号のみを通すＢＰＦ(あるいはイメージ信号を除去するＢＲＦ)５６も入れる必要がある。そこで、ＢＰＦ(あるいはＢＲＦ)５６を通過させると、信号の電圧振幅が低下するので少なくとももう一段増幅回路５７で増幅した後、２分周回路５８に入力する。

しかしながら、このような構成にすると、増幅回路やＢＰＦ又はＢＲＦが追加される上に、ＲＦ周波数帯でのＢＰＦ又はＢＲＦはインダクタを利用するために回路面積が非常に大きくなるという問題を生じる。さらに、増幅回路の利得によってはコモンモードで回路が発振する可能性が高くなるという問題がある。

そこで、本発明による以下の実施形態では、図１１に示すように増幅回路５５，５７及びＢＰＦ(又はＢＲＦ)５６を削除して、イメージ除去ミキサ回路５４と２分周回路５８(図１１ではイメージ除去ミキサ部１００と２分周部２００として示している)を機能的に一体化し、イメージ除去ミキサ機能，増幅機能及び２分周機能を備えた半導体集積回路３００を構成することによって、これらの問題を解決するものである。

［第１の実施形態］
図１は本発明の第１の実施形態の半導体集積回路の概略構成を示し、図２は図１をさらに具体化した構成を示している。図３は一般的な２分周回路の構成を示している。なお、図１乃至図３の回路とも、クロック入力部(１００又は５０)のトランジスタのＤＣバイアスは省略している。

まず、図３を用いて一般的な２分周回路の回路構成を説明する。図３に示す２分周回路９０は図１０における２分周回路５８と同じものと考えてもよい。
図３に示す２分周回路９０は、第１の入力端子３１と、第２の入力端子３２と、クロック入力部５０と、２分周部７０と、定電流源３３，３４と、出力端子３５，３６，３７，３８と、を備える。
第１の入力端子３１は、周波数Ｆの第１の電圧信号ＣＫ＋が入力される。
第２の入力端子３２は、周波数Ｆの第１の電圧信号を位相反転した第２の電圧信号ＣＫ−が入力される。

クロック入力部５０は、第１，第２の電圧電流変換部５０-1，５０-2を備え、入力する電圧信号を電流信号に変換する。
２分周部７０は、第１，第２のラッチ部３９，４０を備え、２分周動作を行う機能を有している。

具体的には、２分周回路９０は、第１，第２の電圧信号ＣＫ+，ＣＫ-のタイミングを利用して、ＣＫ周波数の１／２のタイミングで互いに位相が直交したＩ信号及びＱ信号を生成する。２分周回路９０は、差動対をなすＭＯＳ型ＦＥＴトランジスタ(以下、単にＭＯＳトランジスタという)Ｍ31，Ｍ32を有した第１の電圧電流変換部５０-1と、差動対をなすＭＯＳトランジスタＭ33，Ｍ34を有した第２の電圧電流変換部５０-2と、双差動対をなすＭＯＳトランジスタＭ35〜Ｍ38を有したＱ信号生成部として動作する第１のラッチ部３９と、双差動対をなすＭＯＳトランジスタＭ39〜Ｍ42を有したＩ信号生成部として動作する第２のラッチ部４０と、を備えている。

第１の電圧電流変換部５０-1は、差動対をなす第１，第２のＭＯＳトランジスタＭ31，Ｍ32と、これらのＭＯＳトランジスタＭ31，Ｍ32の各ゲートに設けられた第１，第２のインピーダンス素子としての第１，第２の入力用コンデンサＣ41，Ｃ42と、を備えている。
第２の電圧電流変換部５０-2は、差動対をなす第３，第４のＭＯＳトランジスタＭ33，Ｍ34と、これらのＭＯＳトランジスタＭ33，Ｍ34の各ゲートに設けられた第３，第４の入力用コンデンサＣ43，Ｃ44と、を備えている。

第１の電圧電流変換部５０-1のＭＯＳトランジスタＭ31，Ｍ32のソース共通接続点は、第１の定電流源３３を介して安定電位点(例えばグランドGNDなどの基準電位点)に接続している。また、第２の電圧電流変換部５０-2のＭＯＳトランジスタＭ33，Ｍ34のソース共通接続点は、第２の定電流源３４を介して安定電位点に接続している。
なお、第１，第２の定電流源３３，３４は省略してもよく、ソース共通接続点は直接に安定電位点(例えばグランドGNDなどの基準電位点)に接続してもよい。つまり、ＭＯＳトランジスタ(Ｍ31，Ｍ34)及びＭＯＳトランジスタ(Ｍ32，Ｍ33)にそれぞれ流れる電流ｉ+，ｉ-が安定電位点へパスできればよい。

第１のラッチ部３９は、差動対をなす第３，第４のＭＯＳトランジスタＭ35，Ｍ36と、これらのＭＯＳトランジスタＭ35，Ｍ36の各ドレインと正の所定電位ＶDDの電源ラインとの間に接続した出力用の負荷抵抗Ｒ31，Ｒ32と、ゲートとドレイン間で互いにクロス接続された第５，第６のＭＯＳトランジスタＭ37，Ｍ38と、を備えている。

第２のラッチ部４０は、差動対をなす第７，第８のＭＯＳトランジスタＭ39，Ｍ40と、これらのＭＯＳトランジスタＭ39，Ｍ40の各ドレインと正の所定電位ＶDDの電源ラインとの間に接続した出力用の負荷抵抗Ｒ33，Ｒ34と、ゲートとドレイン間で互いにクロス接続された第９，第１０のＭＯＳトランジスタＭ41，Ｍ42と、を備えている。

第１，第２のラッチ部３９，４０とも、ＣＫ周波数の１／２の周波数のタイミングでＩ信号とＱ信号とを保持又は変化させるラッチ機能を有している。

また、入力端子３２から入力する電圧信号ＣＫ−は、前述したように入力端子３１から入力する電圧信号ＣＫ＋の反転信号である。第１の電圧電流変換部５０-１及び第２の電圧電流変換部５０-2は、それぞれ入力端子３１，３２から入力する互いに位相が反転した電圧信号ＣＫ+，ＣＫ-を２種類の４つの電流信号に変換する。ＭＯＳトランジスタＭ31，Ｍ34は同一の電圧信号ＣＫ＋で駆動されるので、それらの２つ出力電流は同じ電流ｉ+であり、ＭＯＳトランジスタＭ32，Ｍ33は同一の電圧信号ＣＫ-で駆動されるので、それらの２つ出力電流は同じ電流ｉ-である。

コンデンサＣ41，Ｃ44を介して入力端子３１とゲートが接続されているＭＯＳトランジスタＭ31，Ｍ34は、ＣＫ信号に応じてオン，オフを繰り返す。ここで、周波数ＦのＣＫ信号のデューティ比は例えば５０％としてある。
入力端子３１のＣＫ信号ＣＫ+の反転信号ＣＫ-を入力端子３２に入力すると、コンデンサＣ42，Ｃ43を介して入力端子３２とゲートが接続されているトランジスタＭ32，Ｍ33は、ＭＯＳトランジスタＭ31，Ｍ34のオン，オフと反転関係(略１８０度位相が異なった関係)のタイミングでオン，オフを繰り返す。

また、Ｑ信号生成部としての第１のラッチ部３９、及びＩ信号生成部としての第２のラッチ部４０は、電圧信号ＣＫ+，ＣＫ-のタイミングを利用して、周波数がこれらの電圧信号の１／２の分周信号であって、かつ互いに位相が直交したＱ信号とＩ信号とを生成する。その結果、２分周部７０は、出力端子３５，３６から位相が０度、１８０度のＩ信号OUT_I+，OUT_I-を出力し、出力端子３７，３８から位相が９０度，２７０度のＱ信号OUT_Q+，OUT_Q-を出力する。ＣＫ信号を入力しないときは、クロス接続されたラッチコア部（トランジスタＭ37及びＭ38、又はトランジスタＭ41及びＭ42）によって前の状態（オン，オフ）を保持する。

次に、本発明の第１の実施形態の概略構成を、図１を参照して説明する。
図１において、半導体集積回路３００は、第１の周波数Ｆ1を有する第１の電圧信号を入力する第１の入力端子１と、第１の電圧信号の位相が反転された第２の電圧信号を入力する第２の入力端子２と、第１の電圧信号の位相が直交された第３の電圧信号を入力する第３の入力端子３と、第３の電圧信号の位相が反転された第４の電圧信号を入力する第４の入力端子４と、第１の周波数とは異なる第２の周波数F2を有する第５の電圧信号を入力する第５の入力端子５と、第５の電圧信号の位相が反転された第６の電圧信号を入力する第６の入力端子６と、第５の電圧信号の位相が直交された第７の電圧信号を入力する第７の入力端子７と、第７の電圧信号の位相が反転された第８の電圧信号を入力する第８の入力端子８と、を備える。

また、半導体集積回路３００は、第１の電圧信号と第５の電圧信号とが加算器Ｋ1を介して加算又は減算されてゲートに入力される第１のトランジスタＭ1と、第２の電圧信号と第６の電圧信号とが加算器Ｋ2を介して加算又は減算されてゲートに入力される第２のトランジスタＭ2と、第３の電圧信号と第７の電圧信号とが加算器Ｋ3を介して加算又は減算されてゲートに入力される第３のトランジスタＭ3と、第４の電圧信号と第８の電圧信号とが加算器Ｋ4を介して加算又は減算されてゲートに入力される第４のトランジスタＭ4と、第１の電圧信号と第６の電圧信号とが加算器Ｋ5を介して加算又は減算されてゲートに入力される第５のトランジスタＭ5と、第２の電圧信号と第５の電圧信号とが加算器Ｋ6を介して加算又は減算されてゲートに入力される第６のトランジスタＭ6と、第３の電圧信号と第８の電圧信号とが加算器Ｋ7を介して加算又は減算されてゲートに入力される第７のトランジスタＭ7と、第４の電圧信号と第７の電圧信号とが加算器Ｋ8を介して加算又は減算されてゲートに入力される第８のトランジスタＭ8と、第１の電圧信号と第６の電圧信号とが加算器Ｋ9を介して加算又は減算されてゲートに入力される第９のトランジスタＭ9と、第２の電圧信号と第５の電圧信号とが加算器Ｋ10を介して加算又は減算されてゲートに入力される第１０のトランジスタＭ10と、第３の電圧信号と第８の電圧信号とが加算器Ｋ11を介して加算又は減算されてゲートに入力される第１１のトランジスタＭ11と、第４の電圧信号と第７の電圧信号とが加算器Ｋ12を介して加算又は減算されてゲートに入力される第１２のトランジスタＭ12と、第１の電圧信号と第５の電圧信号とが加算器Ｋ13を介して加算又は減算されてゲートに入力される第１３のトランジスタＭ13と、第２の電圧信号と第６の電圧信号とが加算器Ｋ14を介して加算又は減算されてゲートに入力される第１４のトランジスタＭ14と、第３の電圧信号と第７の電圧信号とが加算器Ｋ15を介して加算又は減算されてゲートに入力される第１５のトランジスタＭ15と、第４の電圧信号と第８の電圧信号とが加算器Ｋ16を介して加算又は減算されてゲートに入力される第１６のトランジスタＭ１６と、を備える。

また、半導体集積回路３００は、第１乃至第８のトランジスタのソースを共通接続した点が接続される第１の定電流源９若しくは安定電位点と、第９乃至第１６のトランジスタのソースを共通接続した点が接続される第２の定電流源１０若しくは安定電位点と、を備える。

また、半導体集積回路３００は、差動対をなし、各ソースを共通接続した点が第１乃至第４のトランジスタのドレイン共通接続点に接続される第１７，第１８のトランジスタＭ17，Ｍ18と、第１７のトランジスタＭ17のドレインと電源ライン間に接続された第１の負荷回路Ｊ1と、第１８のトランジスタＭ18のドレインと電源ライン間に接続された第２の負荷回路Ｊ2と、差動対をなし、各ドレインが第１７，第１８のトランジスタＭ17，Ｍ18の各ドレインに接続され、各ソースを共通接続した点が第５乃至第８のトランジスタのドレイン共通接続点に接続され、各ゲートと各ドレインが互いにクロス接続されたラッチ機能を有する第１９，第２０のトランジスタＭ19，Ｍ20と、差動対をなし、各ソースを共通接続した点が第９乃至第１２のトランジスタのドレイン共通接続点に接続され、各ゲートが第１８，第１７のトランジスタＭ18，Ｍ17の各ドレインに接続される第２１，第２２のトランジスタＭ21，Ｍ22と、第２１のトランジスタＭ21のドレインと電源ライン間に接続された第３の負荷回路Ｊ3と、第２２のトランジスタＭ22のドレインと電源ライン間に接続された第４の負荷回路Ｊ4と、差動対をなし、各ドレインが第２１，第２２のトランジスタＭ21，Ｍ22の各ドレインに接続され、各ソースを共通接続した点が第１３乃至第１６のトランジスタのドレイン共通接続点に接続され、各ドレインが第１７，第１８のトランジスタＭ17，Ｍ18の各ゲートに接続され、各ゲートと各ドレインが互いにクロス接続されたラッチ機能を有する第２３，第２４のトランジスタＭ23，Ｍ24と、を備える。なお、負荷回路Ｊ1〜Ｊ4はいずれも、負荷抵抗、インダクタ、又は、トランジスタ負荷を含んでいる。

また、半導体集積回路３００は、第２２，第２４のトランジスタＭ22，Ｍ24のドレインに接続され、第１の周波数と第２の周波数とを加算又は減算した周波数を２分周した第１の出力信号を出力する第１の出力端子１１と、第２１，第２３のトランジスタＭ21，Ｍ23のドレインに接続され、第１の出力信号の位相反転した第２の出力信号を出力する第２の出力端子１２と、第１７，第１９のトランジスタＭ17，Ｍ19のドレインに接続され、第１の出力信号の位相直交した第３の出力信号を出力する第３の出力端子１３と、第１８，第２０のトランジスタのＭ18，Ｍ20ドレインに接続され、第３の出力信号の位相反転した第４の出力信号を出力する第４の出力端子１４と、を備える。

第１の実施形態の半導体集積回路は、図３に示した一般的な２分周回路の２分周部へ供給する入力を生成するクロック入力部を、単なる電圧電流変換部ではなく、シングルゲートミキサを用いたミキサ回路部で構成することによって、１つの回路で、イメージ除去ミキサ回路及び分周回路並びに増幅機能を一体化した機能を実現する。この回路は、増幅回路やＢＰＦ／ＢＲＦを特別に用意する必要のないことと、さらにイメージ除去ミキサ回路部と２分周部でＤＣ電流を共用する特徴を有しており、回路面積および消費電力を削減した構成を実現する。２つの異なる周波数Ｆ1とＦ2の信号を入力すると、(F1+F2)/2あるいは(F1-F2)/2の周波数が出力として得られる回路である。

入力信号には、周波数Ｆ1、Ｆ2についてそれぞれI＋、I−、Q＋、Q−の９０度ずつ位相がずれた４相の信号Ｆ1_I+，Ｆ1_I-，Ｆ1_Q+，Ｆ1_Q-，Ｆ2_I+，Ｆ2_I-，Ｆ2_Q+，Ｆ2_Q-を用いる。４相の信号は図示しない分周回路や移相回路を用いることによって作成することができる。ミキサ部１００での乗算の結果、周波数的には加算されて周波数Ｆ1＋Ｆ2の正弦波が得られ、２分周部２００へ供給される。２分周部２００からの出力信号は周波数が２分周されて周波数(F1＋F2)/２の４相の信号OUT_I+，OUT_I-，OUT_Q+，OUT_Q-となる。

図２を参照してさらに具体的に説明する。
半導体集積回路３００は、入力端子１，２，３，４，５，６，７，８と、周波数変換機能及びイメージ除去機能並びに増幅機能を有するミキサ回路部を構成するクロック入力部１００と、２分周部２００と、出力端子１１，１２，１３，１４と、を備える。
入力端子１，２，３，４の組と入力端子５，６，７，８の組とは、互いに異なった２つ周波数Ｆ1，Ｆ2の信号が入力される。

入力端子１，２，３，４における入力端子１，２の組と入力端子３，４の組とは、周波数Ｆ1でかつ互いに位相が直交したＩ，Ｑ信号が入力される。入力端子１，２はそれぞれ、周波数Ｆ1のＩ信号Ｆ1_I+と、このＩ信号Ｆ1_I+を位相反転した信号Ｆ1_I-が入力される。入力端子３，４はそれぞれ、周波数Ｆ1のＱ信号Ｆ1_Q+とこのＱ信号Ｆ1_Q+を位相反転した信号Ｆ1_Q-が入力される。

入力端子５，６，７，８における入力端子５，６の組と入力端子７，８の組とは、周波数Ｆ2でかつ互いに位相が直交したＩ，Ｑ信号が入力される。入力端子５，６はそれぞれ、周波数Ｆ2のＩ信号Ｆ2_I+と、このＩ信号Ｆ2_I+を位相反転した信号Ｆ2_I-が入力される。入力端子７，８はそれぞれ、周波数Ｆ2のＱ信号Ｆ2_Q+とこのＱ信号Ｆ2_Q+を位相反転した信号Ｆ2_Q-が入力される。

クロック入力部１００は、複数のシングルゲートＭＯＳトランジスタによる複数のシングルゲートミキサを備えた、周波数変換機能及び増幅機能を有するミキサ回路部を構成している。
クロック入力部１００は、１６個のシングルゲートミキサを備え、１６個のシングルゲートミキサを４個毎に並列接続して１組としたものが４組設けられている。図１の左側より第１〜第４のミキサ部１００-1〜１００-4が順に並んだ回路部として説明する。なお、各シングルゲートミキサは、２つの異なった周波数の信号を同時に入力し加算するための加算器を構成する２つのインピーダンス素子である２つのコンデンサと、加算した信号をゲートに入力して混合(ミキシング)するシングルゲートトランジスタである１つのＭＯＳトランジスタと、を備えている。

２つのインピーダンス素子である２つのコンデンサはそれぞれの出力点が共通に接続され、その共通接続点が１つのＭＯＳトランジスタのゲートに接続されている。
第１のミキサ部１００-1は、コンデンサＣ1，Ｃ2とＭＯＳトランジスタＭ1とを備えた第１のシングルゲートミキサと、コンデンサＣ3，Ｃ4とＭＯＳトランジスタＭ2とを備えた第２のシングルゲートミキサと、コンデンサＣ5，Ｃ6とＭＯＳトランジスタＭ3とを備えた第３のシングルゲートミキサと、コンデンサＣ7，Ｃ8とＭＯＳトランジスタＭ4とを備えた第４のシングルゲートミキサと、を有する。

ＭＯＳトランジスタＭ1〜Ｍ4の各ゲートはそれぞれ、２つのコンデンサＣ1及びＣ2、２つのコンデンサＣ3及びＣ4、２つのコンデンサＣ5及びＣ6、２つのコンデンサＣ7及びＣ8の各共通接続点に接続され、またＭＯＳトランジスタＭ1〜Ｍ4の各ドレインは共通接続され、そのドレイン共通接続点は図示上段の２分周部２００のＭＯＳトランジスタＭ17，Ｍ18のソース共通接続点に接続され、さらにＭＯＳトランジスタＭ1〜Ｍ4の各ソースは共通接続され、そのソース共通接続点は定電流源９を通して基準電位点に接続されている。

コンデンサＣ1，Ｃ2は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)の２つの信号Ｆ1_I+，Ｆ2_I+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ1は、加算した２つの信号Ｆ1_I+，Ｆ2_I+をゲートに入力し、混合(ミキシング)しかつ増幅する。

コンデンサＣ3，Ｃ4は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)を反転した位相の２つの信号Ｆ1_I-，Ｆ2_I-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ2は、加算した２つの信号Ｆ1_I-，Ｆ2_I-をゲートに入力し、混合(ミキシング)しかつ増幅する。

コンデンサＣ5，Ｃ6は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)の２つの信号Ｆ1_QI+，Ｆ2_Q+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ3は、加算した２つの信号Ｆ1_Q+，Ｆ2_Q+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ7，Ｃ8は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)を反転した位相の２つの信号Ｆ1_Q-，Ｆ2_Q-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ4は、加算した２つの信号Ｆ1_Q-，Ｆ2_Q-をゲートに入力し、混合(ミキシング)しかつ増幅する。

第２のミキサ部１００-2は、コンデンサＣ9，Ｃ10とＭＯＳトランジスタＭ5とを備えた第５のシングルゲートミキサと、コンデンサＣ11，Ｃ12とＭＯＳトランジスタＭ6とを備えた第６のシングルゲートミキサと、コンデンサＣ13，Ｃ14とＭＯＳトランジスタＭ7とを備えた第７のシングルゲートミキサと、コンデンサＣ15，Ｃ16とＭＯＳトランジスタＭ8とを備えた第８のシングルゲートミキサと、を有する。

ＭＯＳトランジスタＭ5〜Ｍ8の各ゲートはそれぞれ、２つのコンデンサＣ9及びＣ10、２つのコンデンサＣ11及びＣ12、２つのコンデンサＣ13及びＣ14、２つのコンデンサＣ15及びＣ16の各共通接続点に接続され、またＭＯＳトランジスタＭ5〜Ｍ8の各ドレインは共通接続され、そのドレイン共通接続点は上段の２分周部２００のＭＯＳトランジスタＭ19，Ｍ20のソース共通接続点に接続され、さらにＭＯＳトランジスタＭ5〜Ｍ8の各ソースは共通接続され、そのソース共通接続点は定電流源９を通して基準電位点に接続されている。

コンデンサＣ9，Ｃ10は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)の位相とその同相成分の反転した位相の２つの信号Ｆ1_I+，Ｆ2_I-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ5は、加算した２つの信号Ｆ1_I+，Ｆ2_I-をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ11，Ｃ12は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)を反転した位相とその同相成分の位相の２つの信号Ｆ1_I-，Ｆ2_I+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ6は、加算した２つの信号Ｆ1_I-，Ｆ2_I+をゲートに入力し、混合(ミキシング)しかつ増幅する。

コンデンサＣ13，Ｃ14は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)の位相とその直交成分を反転した位相の２つの信号Ｆ1_QI+，Ｆ2_Q-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ7は、加算した２つの信号Ｆ1_Q+，Ｆ2_Q-をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ15，Ｃ16は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)を反転した位相とその直交成分の位相の２つの信号Ｆ1_Q-，Ｆ2_Q+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ8は、加算した２つの信号Ｆ1_Q-，Ｆ2_Q+をゲートに入力し、混合(ミキシング)しかつ増幅する。

第３のミキサ部１００-3は、コンデンサＣ17，Ｃ18とＭＯＳトランジスタＭ9とを備えた第９のシングルゲートミキサと、コンデンサＣ19，Ｃ20とＭＯＳトランジスタＭ10とを備えた第１０のシングルゲートミキサと、コンデンサＣ21，Ｃ22とＭＯＳトランジスタＭ11とを備えた第１１のシングルゲートミキサと、コンデンサＣ23，Ｃ24とＭＯＳトランジスタＭ12とを備えた第１２のシングルゲートミキサと、を有する。

ＭＯＳトランジスタＭ9〜Ｍ12の各ゲートはそれぞれ、２つのコンデンサＣ17及びＣ18、２つのコンデンサＣ19及びＣ20、２つのコンデンサＣ21及びＣ22、２つのコンデンサＣ23及びＣ24の各共通接続点に接続され、またＭＯＳトランジスタＭ9〜Ｍ12の各ドレインは共通接続され、そのドレイン共通接続点は上段の２分周部２００のＭＯＳトランジスタＭ21，Ｍ22のソース共通接続点に接続され、さらにＭＯＳトランジスタＭ9〜Ｍ12の各ソースは共通接続され、そのソース共通接続点は定電流源１０を通して基準電位点に接続されている。

コンデンサＣ17，Ｃ18は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)の位相とその同相成分の反転した位相の２つの信号Ｆ1_I+，Ｆ2_I-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ9は、加算した２つの信号Ｆ1_I+，Ｆ2_I-をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ19，Ｃ20は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)を反転した位相とその同相成分の位相の２つの信号Ｆ1_I-，Ｆ2_I+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ10は、加算した２つの信号Ｆ1_I-，Ｆ2_I+をゲートに入力し、混合(ミキシング)しかつ増幅する。

コンデンサＣ21，Ｃ22は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)の位相とその直交成分を反転した位相の２つの信号Ｆ1_QI+，Ｆ2_Q-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ11は、加算した２つの信号Ｆ1_Q+，Ｆ2_Q-をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ23，Ｃ24は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)を反転した位相とその直交成分の位相の２つの信号Ｆ1_Q-，Ｆ2_Q+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ12は、加算した２つの信号Ｆ1_Q-，Ｆ2_Q+をゲートに入力し、混合(ミキシング)しかつ増幅する。

第４のミキサ部１００-4は、コンデンサＣ25，Ｃ26とＭＯＳトランジスタＭ13とを備えた第１３のシングルゲートミキサと、コンデンサＣ27，Ｃ28とＭＯＳトランジスタＭ14とを備えた第１４のシングルゲートミキサと、コンデンサＣ29，Ｃ30とＭＯＳトランジスタＭ15とを備えた第１５のシングルゲートミキサと、コンデンサＣ31，Ｃ32とＭＯＳトランジスタＭ16とを備えた第１６のシングルゲートミキサと、を有する。

ＭＯＳトランジスタＭ13〜Ｍ16の各ゲートはそれぞれ、２つのコンデンサＣ25及びＣ26、２つのコンデンサＣ27及びＣ28、２つのコンデンサＣ29及びＣ30、２つのコンデンサＣ31及びＣ32の各共通接続点に接続され、またＭＯＳトランジスタＭ13〜Ｍ16の各ドレインは共通接続され、そのドレイン共通接続点は上段の２分周部２００のＭＯＳトランジスタＭ23，Ｍ24のソース共通接続点に接続され、さらにＭＯＳトランジスタＭ13〜Ｍ16の各ソースは共通接続され、そのソース共通接続点は定電流源１０を通して基準電位点に接続されている。

コンデンサＣ25，Ｃ26は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)の２つの信号Ｆ1_I+，Ｆ2_I+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ13は、加算した２つの信号Ｆ1_I+，Ｆ2_I+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ27，Ｃ28は、互いに異なった周波数Ｆ1，Ｆ2の同相成分(Ｉ信号)を反転した位相の２つの信号Ｆ1_I-，Ｆ2_I-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ14は、加算した２つの信号Ｆ1_I-，Ｆ2_I-をゲートに入力し、混合(ミキシング)しかつ増幅する。

コンデンサＣ29，Ｃ30は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)の２つの信号Ｆ1_QI+，Ｆ2_Q+をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ15は、加算した２つの信号Ｆ1_Q+，Ｆ2_Q+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサＣ31，Ｃ32は、互いに異なった周波数Ｆ1，Ｆ2の直交成分(Ｑ信号)を反転した位相の２つの信号Ｆ1_Q-，Ｆ2_Q-をそれぞれ入力して容量結合(加算)する。ＭＯＳトランジスタＭ16は、加算した２つの信号Ｆ1_Q-，Ｆ2_Q-をゲートに入力し、混合(ミキシング)しかつ増幅する。

２分周部２００は、第１，第２のラッチ部１５，１６を備え、２分周動作を行う機能を有している。２分周部２００の構成は、図３の２分周部７０と同様である。
Ｑ信号生成部としての第１のラッチ部１５は、差動対をなすＭＯＳトランジスタＭ17，Ｍ18と、出力用の負荷抵抗Ｒ1，Ｒ2と、ゲートとドレイン間で互いにクロス接続されたＭＯＳトランジスタＭ19，Ｍ20と、を備える。

第１のラッチ部１５は、ＭＯＳトランジスタＭ17，Ｍ18の各ソースが共通接続され、そのソース共通接続点が前述の図示下段のクロック入力部１００のＭＯＳトランジスタＭ1〜Ｍ4のドレイン共通接続点に接続されている。ＭＯＳトランジスタＭ17，Ｍ18の各ドレインがそれぞれ負荷抵抗Ｒ1，2を介して正の電位ＶDDの電源ラインに接続され、ＭＯＳトランジスタＭ17，Ｍ18の各ゲートはそれぞれ隣りのラッチ部１６のＭＯＳトランジスタＭ21，Ｍ22の各ドレインに接続され、かつＭＯＳトランジスタＭ17，Ｍ18の各ドレインがそれぞれ出力端子１３，１４に接続されている。また、ＭＯＳトランジスタＭ19，Ｍ20の各ソースが共通接続され、その共通接続点が前述の図示下段のクロック入力部１００のＭＯＳトランジスタＭ5〜Ｍ8のドレイン共通接続点に接続され、ＭＯＳトランジスタＭ19のゲートがＭＯＳトランジスタＭ20のドレインに接続され、ＭＯＳトランジスタＭ20のゲートがＭＯＳトランジスタＭ19のドレインに接続され、かつＭＯＳトランジスタＭ19，Ｍ20の各ドレインがそれぞれ出力端子１３，１４に接続されている。

Ｉ信号生成部としての第２のラッチ部１６は、差動対をなすＭＯＳトランジスタＭ21，Ｍ22と、出力用の負荷抵抗Ｒ3，Ｒ4と、ゲートとドレイン間で互いにクロス接続されたＭＯＳトランジスタＭ23，Ｍ24と、を備える。
第２のラッチ部１６は、ＭＯＳトランジスタＭ21，Ｍ22の各ソースが共通接続され、そのソース共通接続点が前述の図示下段のクロック入力部１００のＭＯＳトランジスタＭ9〜Ｍ12のドレイン共通接続点に接続されている。ＭＯＳトランジスタＭ21，Ｍ22の各ドレインがそれぞれ負荷抵抗Ｒ3，Ｒ4を介して正の電位ＶDDの電源ラインに接続され、ＭＯＳトランジスタＭ21，Ｍ22の各ゲートはそれぞれ隣りのラッチ部１５のＭＯＳトランジスタＭ18，Ｍ17の各ドレインに接続され、かつＭＯＳトランジスタＭ21，Ｍ22の各ドレインがそれぞれ出力端子１２，１１に接続されている。また、ＭＯＳトランジスタＭ23，Ｍ24の各ソースが共通接続され、そのソース共通接続点が前述の図示下段のクロック入力部１００のＭＯＳトランジスタＭ13〜Ｍ16のドレイン共通接続点に接続され、ＭＯＳトランジスタＭ23のゲートがＭＯＳトランジスタＭ24のドレインに接続され、ＭＯＳトランジスタＭ24のゲートがＭＯＳトランジスタＭ23のドレインに接続され、かつＭＯＳトランジスタＭ23，Ｍ24の各ドレインがそれぞれ出力端子１２，１１に接続されている。

次に、本実施形態の動作を図２及び図３を参照して説明する。
図２の半導体集積回路３００では、一般的な２分周回路(図３参照)のクロック入力部５０における４個のトランジスタをそれぞれ４個に分割し、合計１６個のＭＯＳトランジスタそれぞれに対して、２つのコンデンサを介して２つの異なる周波数Ｆ1、Ｆ2の信号を同時に入力する。これは、２つの信号を容量結合によって加算した信号をＭＯＳトランジスタに入力することに相当し、ＭＯＳトランジスタの非線形性(具体的にはゲート・ソース間電圧に対するドレイン電流の２乗特性)により、周波数Ｆ1の信号と周波数Ｆ2の信号の積の項を含む信号がＭＯＳトランジスタのドレインに発生する。つまり、図２のように構成されたクロック入力部１００はミキサ回路部を構成している。以下、クロック入力部１００をミキサ回路部１００と記すこともある。入力信号には、周波数Ｆ1、Ｆ2についてそれぞれI＋、I−、Q＋、Q−の９０度ずつ位相がずれた４相の信号Ｆ1_I+，Ｆ1_I-，Ｆ1_Q+，Ｆ1_Q-，Ｆ2_I+，Ｆ2_I-，Ｆ2_Q+，Ｆ2_Q-を用いる。４相の信号は分周回路や移相回路(図示略)を用いることによって作成することができる。ミキサ部１００での乗算の結果、周波数的には加算されて周波数Ｆ1＋Ｆ2の正弦波が得られ、２分周部２００へ供給される。２分周部２００からの出力信号は周波数が２分周されて周波数(F1＋F2)/２の４相の信号OUT_I+，OUT_I-，OUT_Q+，OUT_Q-となる。

ここで、図２の第１の実施形態の回路を図３の２分周回路と対比するため、図３について簡単に説明する。
図３に示す一般的な２分周回路では、ラッチ部３９の差動対部３９-1とラッチ部４０のクロスカップル部４０-2にクロック入力部５０を介してクロック（ＣＫ＋）を入力する場合は、残りのラッチ部３９のクロスカップル部３９-2とラッチ部４０の差動対部４０-1にはクロック入力部５０を介して反転クロック（ＣＫ−）を入力する。ＣＫ＋とＣＫ−は同じ周波数Ｆで互いに位相が反転する関係の信号である。

(CK+)−(CK-) = cos2πFt
と仮定すると、クロック入力部５０のＭＯＳトランジスタＭ31，Ｍ32の出力としてのドレイン電流i+，i-の差分は、
(i+)−(i-) ∝ Acos2πFt
となる。ここで、tは時間を示し、Aはクロック入力部５０の利得を示す。このとき、２分周部７０で２分周して得られる出力は周波数がＦ/２の4相信号OUT_I+，OUT_I-，OUT_Q+，OUT_Q-となる。

これに対して、図２に示す本発明の第１の実施形態では、ラッチ部１５の差動対部１５-1とラッチ部１６のクロスカップル部１６-2には、周波数Ｆ1の正相Ｉ信号Ｆ1_I+と周波数Ｆ2の正相Ｉ信号Ｆ2_I+、周波数Ｆ1の負相Ｉ信号Ｆ1_I-と周波数Ｆ2の負相Ｉ信号Ｆ2_I-、周波数Ｆ1の正相Ｑ信号Ｆ1_Q+と周波数Ｆ2の正相Ｑ信号Ｆ2_Q+、周波数Ｆ1の負相Ｑ信号Ｆ1_Q-と周波数Ｆ2の負相Ｑ信号Ｆ2_Q-をそれぞれ２つのインピーダンス素子である２つのコンデンサを介して入力する。ラッチ部１５のクロスカップル部１５-2とラッチ部１６の差動対部１６-1には、周波数Ｆ1の正相Ｉ信号Ｆ1_I+と周波数Ｆ2の負相Ｉ信号Ｆ2_I-、周波数Ｆ1の負相Ｉ信号Ｆ1_I-と周波数Ｆ2の正相Ｉ信号Ｆ2_I+、周波数Ｆ1の正相Ｑ信号Ｆ1_Q+と周波数Ｆ2の負相Ｑ信号Ｆ2_Q-、周波数Ｆ1の負相Ｑ信号Ｆ1_Q-と周波数Ｆ2の正相Ｑ信号Ｆ2_Q+をそれぞれ２つのインピーダンス素子である２つのコンデンサを介して入力する。

F1_I = (F1_I+)−(F1_I-) = cos2πF1t、
F1_Q = (F1_Q+)−(F1_Q-) = -sin2πF1t
F2_I = (F2_I+)−(F2_I-) = cos2πF2t、
F2_Q = (F2_Q+)−(F2_Q-) = -sin2πF2t
と仮定すると、
(i+)−(i-) ∝ (F1_I+×F2_I-)−(F1_Q+×F2_Q-)
= cos2πF1t×cos2πF2t−sin2πF1t×sin2πF2t
= cos2π(F1+F2)t
となる。上式は、ミキサ回路部１００の利得Aを考慮すると、
(i+)−(i-) ∝ Acos2π(F1+F2)t
となる。クロック入力部を構成するミキサ回路部１００の利得Aによって、図示上段の２分周部２００を動作させるに必要な信号レベルを確保することができる。

図２のミキサ回路部１００のような、容量とトランジスタを組み合わせた回路で乗算をする原理については特許文献(特願２００８−１６６９９２号、未公開)に説明してある。ミキサ回路部１００での乗算の結果、周波数的には加算されて周波数Ｆ1＋Ｆ2の正弦波が得られ、２分周部２００へ供給される。従って、周波数Ｆ1＋Ｆ2の信号を一般的な２分周回路(図２参照)に入力したようにみなすことができる。その結果、２分周部２００から出力される信号は周波数が２分周されて周波数(F1＋F2)/２の４相の信号となる。ＳＳＢミキサと同様に、入力信号の位相関係を選べば、出力の周波数を |F1-F2| /２とすることも可能である。

なお、ミキサでは、一般的には、入力として２つの周波数Ｆ1，Ｆ2の信号を入力すると、掛け算(ミキシング)の動作がされるが、周波数的には足し算されて周波数F1+F2の信号が出力されるほかに、引き算がなされて周波数F1-F2の信号も出力される。また、ミキサで、同相成分(Ｉ信号)，直交成分(Ｑ信号)を使って、つまり９０度位相のずれた２つの信号を使って掛け算の動作をさせると、足し算した方の信号を強く出すか引き算をした方の信号を強く出すかを選ぶことができる。周波数及び位相の異なった入力のＩ，Ｑ信号を図２の場合のように組み合わせると、足し算した方の信号が強く出力され、引き算をした方の信号が弱く出力される。ここでは、引き算をした方が除去すべきイメージ信号とされている。つまり、図２のクロック入力部にはミキサ回路部１００としてイメージ除去ミキサが構成されていて、イメージ信号の方が小さくされて(即ち除去されて)所望の足し算の方の信号に対してはシングルゲートミキサのトランジスタによる高い利得で増幅され、その増幅された信号はミキサ回路部１００に直結した図示上段の２分周部２００で直ぐに分周されることになる。これにより、従来回路(図１０)のように別に増幅回路やＢＰＦ／ＢＲＦを設けた構成としなくとも、増幅機能及びイメージ除去ミキサ機能が実現される。

また、２分周回路にミキサ段を組み込んだ構成となっているので、直流電流は、例えば、ＶDDの電源ライン，抵抗Ｒ１，ＭＯＳトランジスタＭ17，Ｍ17及びＭＰＥＧ18のソース共通接続点及びＭ1〜Ｍ4のドレイン共通接続点，ＭＯＳトランジスタＭ1〜Ｍ4，Ｍ1〜Ｍ4のソース共通接続点，定電流源９，グランドのように順に流れて、分周部２００で使った電流をミキサ段１００で共通に使うことができ、一般的な２分周回路(図３)と同様の電流でミキサ機能も実現できる。つまり、図１０のように分周器とミキサとを別々に配置して別々に直流電流を使うことがなく、少ない電流で済み、省電力となる。従って、従来回路(図１０)のように別に増幅回路やBPF/BRFを設けた構成としなくても、イメージ信号を除去して所望の信号を増幅して出力でき、しかも電流量の削減と実装面積の削減になる。

第１の実施形態によれば、分周部への入力を、シングルゲートミキサを用いたミキサ部で生成する構成としたことによって、１つの回路で、イメージ除去ミキサ部(増幅部を含む)と分周部を直結した機能を実現できる。具体的には、２つの異なる周波数Ｆ1とＦ2の信号を入力すると、(F1+F2)/2あるいは(F1-F2)/2の周波数が出力される回路を、増幅回路やＢＰＦ／ＢＲＦを必要とせず、実現でき、回路面積および消費電力の低減が可能となる。

［第２の実施形態］
図４は本発明の第２の実施形態の半導体集積回路の概略構成を示す回路図であり、図５は図４をさらに具体化した回路図を示している。図１と同一部分には同一符号を付して説明する。
図４に示す半導体集積回路３００Ａは、図１の半導体集積回路３００に追加して、第１の周波数及び第２の周波数とは異なる第３の周波数を有する第９の電圧信号を入力する第９の入力端子１７と、第９の電圧信号の位相が反転された第１０の電圧信号を入力する第１０の入力端子１８と、をさらに備える。
また、半導体集積回路３００Ａは、図１の半導体集積回路３００に追加して、ソースが第１乃至第４のトランジスタＭ1〜Ｍ4のソース共通接続点に接続され、ドレインが第１乃至第４のトランジスタのドレイン共通接続点に接続され、ゲートに第９の電圧信号がインピーダンス素子Ｐ1を介して入力される第２５のトランジスタＭ25と、ソースが第５乃至第８のトランジスタＭ5〜Ｍ8のソース共通接続点に接続され、ドレインが第５乃至第８のトランジスタＭ5〜Ｍ8のドレイン共通接続点に接続され、ゲートに第１０の電圧信号がインピーダンス素子Ｐ2を介して入力される第２６のトランジスタＭ26と、ソースが第９乃至第１２のトランジスタＭ9〜Ｍ12のソース共通接続点に接続され、ドレインが第９乃至第１２のトランジスタＭ9〜Ｍ12のドレイン共通接続点に接続され、ゲートに第１０の電圧信号がインピーダンス素子Ｐ3を介して入力される第２７のトランジスタＭ27と、ソースが第１３乃至第１６のトランジスタＭ13〜Ｍ16のソース共通接続点に接続され、ドレインが第１３乃至第１６のトランジスタＭ13〜Ｍ16のドレイン共通接続点に接続され、ゲートに第９の電圧信号がインピーダンス素子Ｐ4を介して入力される第２８のトランジスタＭ28と、をさらに備える。

図１の第１の実施形態では、第１〜第４のミキサ部１００-1〜１００-4を備えたミキサ回路部としてのクロック入力部１００は、２種類の周波数Ｆ1，Ｆ2をそれぞれ有する４相８種類のＩ，Ｑ電圧信号Ｆ1_I+，Ｆ1_I-，Ｆ1_Q+，Ｆ1_Q-，Ｆ2_I+，Ｆ2_I-，Ｆ2_Q+，Ｆ2_Q-を入力信号とし、第１〜第４のミキサ部１００-1〜１００-4はそれぞれ４個のシングルゲートミキサを備えたものであった。

図４に示す第２の実施形態では、図１の入力端子１〜８に対して、新たに入力端子１７，１８を追加し、この入力端子１７，１８には同一周波数Ｆで互いに位相が反転関係(略１８０度位相が異なった関係)にある２相の電圧信号ＣＫ+，ＣＫを入力できるようにする。更に、ミキサ回路部としてのクロック入力部１００Ａを形成する第１〜第４のミキサ部１００Ａ-1〜１００Ａ-4は、図１のクロック入力部１００-1〜１００-4のそれぞれに対してＭＯＳトランジスタＭ25，Ｍ26，Ｍ27，Ｍ28を１個ずつ並列に追加した構成とされている。追加した入力端子１７から入力した電圧信号ＣＫ+は、インピーダンス素子Ｐ1を介してＭＯＳトランジスタＭ25のゲートに入力され、追加した入力端子１８から入力した電圧信号ＣＫ-は、インピーダンス素子Ｐ4を介してＭＯＳトランジスタＭ28のゲートに入力されている。

さらに具体的には、図５に示すように、追加した入力端子１７からの電圧信号ＣＫ+がコンデンサＣ33を介してＭＯＳトランジスタＭ25のゲートに入力され、追加した入力端子１８からの電圧信号ＣＫ-がコンデンサＣ34を介してＭＯＳトランジスタＭ26に入力され、追加した入力端子１８からの電圧信号ＣＫ-がコンデンサＣ35を介してＭＯＳトランジスタＭ27に入力され、追加した入力端子１７からの電圧信号ＣＫ+がコンデンサＣ36を介してＭＯＳトランジスタＭ28のゲートに入力される。

第１の実施形態では、図３に示す一般的な２分周回路のクロック入力部分の４個のトランジスタをそれぞれ４個に分割するような構成としたが、本第２の実施形態では、図５に示すように４個ではなく５個に分割し、そのうち４個は第１の実施形態と同様にシングルゲートミキサとして使用して、残り１つを通常の２分周回路入力用として使用する構成となっている。図５では、４つのインピーダンス素子Ｐ1〜Ｐ4としてコンデンサＣ33〜Ｃ36が用いられている。

これにより、第２の実施形態の回路では、周波数Ｆ1，Ｆ2の８つのＩ，Ｑ信号Ｆ1_I+，Ｆ1_I-，Ｆ1_Q+，Ｆ1_Q-，Ｆ2_I+，Ｆ2_I-，Ｆ2_Q+，Ｆ2_Q-が入力する８つの入力端子１〜８を使用するか、或いは、周波数Ｆの２つの信号ＣＫ+，ＣＫ-が入力する２つの入力端子１７，１８使用するか、のどちらかを、必要に応じて選んで使用することができる。その結果、８つの入力端子１〜８を使用した場合には、(F1+F2)/２という周波数変換が行われ、２つの入力端子１７，１８を使用した場合には、F/2という周波数変換が行われる。従って、１つの回路で２種類の周波数への変換を実現することができる。

入力信号として、周波数Ｆ1、Ｆ2についてそれぞれI＋、I−、Q＋、Q−の９０度ずつ位相がずれた４相の信号Ｆ1_I+，Ｆ1_I-，Ｆ1_Q+，Ｆ1_Q-，Ｆ2_I+，Ｆ2_I-，Ｆ2_Q+，Ｆ2_Q-を用いる場合は、４相の信号は図示しない分周回路や移相回路を用いることによって作成することができる。ミキサ部１００での乗算の結果、周波数的には加算されて周波数Ｆ1＋Ｆ2の正弦波が得られ、２分周部２００へ供給される。２分周部２００からの出力信号は周波数が２分周されて周波数(F1＋F2)/２の４相の信号OUT_I+，OUT_I-，OUT_Q+，OUT_Q-となる。入力信号として、周波数Ｆの２相の信号ＣＫ+，ＣＫ-を用いる場合は、２分周部２００からの出力信号は周波数F/2の４相の信号OUT_I+，OUT_I-，OUT_Q+，OUT_Q-となる。

第２の実施形態によれば、第１の実施形態とは異なり、２つの異なった周波数Ｆ1，Ｆ2の信号、或いは、これらとは異なった周波数Ｆの信号を入力信号とすることによって、周波数(F1+F2)/２の信号、或いは、周波数F/2の信号の取得も可能となる。従って、少なくとも３つの異なった周波数の信号を適宜に用いて分周を行うことによって、取得できる周波数信号の数を増やすことが可能となる。

［第３の実施形態］
図６は本発明の第３の実施形態の半導体集積回路の概略構成を示す回路図であり、図７は図６をさらに具体化した回路図を示している。図１と同一部分には同一符号を付して説明する。
図６において、半導体集積回路３００Ｂは、第１の周波数を有する第１の電圧信号を入力する第１の入力端子２１と、第１の電圧信号の位相が反転された第２の電圧信号を入力する第２の入力端子２２と、第１の周波数とは異なる第２の周波数を有する第３の電圧信号を入力する第３の入力端子２３と、第３の電圧信号の位相が反転された第４の電圧信号を入力する第４の入力端子２４と、を備える。

また、半導体集積回路３００Ｂは、第１の電圧信号と第３の電圧信号とが加算器Ｋ1を介して加算又は減算されてゲートに入力される第１のトランジスタＭ1と、第１の電圧信号と第４の電圧信号とが加算器Ｋ5を介して加算又は減算されてゲートに入力される第２のトランジスタＭ5と、第２の電圧信号と第３の電圧信号とが加算器Ｋ9を介して加算又は減算されてゲートに入力される第３のトランジスタＭ9と、第２の電圧信号と第４の電圧信号とが加算器Ｋ13を介して加算又は減算されてゲートに入力される第４のトランジスタＭ13と、を備える。

また、半導体集積回路３００Ｂは、第１のトランジスタＭ1及び第２のトランジスタＭ5の各ソースを共通接続した点が接続される第１の定電流源９若しくは安定電位点と、第３のトランジスタＭ9及び第４のトランジスタＭ13の各ソースを共通接続した点が接続される第２の定電流源１０若しくは安定電位点と、を備える。

また、半導体集積回路３００Ｂは、差動対をなし、各ソースを共通接続した点が第１のトランジスタＭ1のドレインに接続される第５，第６のトランジスタＭ17，Ｍ18と、第５のトランジスタＭ17のドレインと電源ライン間に接続された第１の周波数選択性回路２５と、第６のトランジスタＭ18のドレインと電源ライン間に接続された第２の周波数選択性回路２６と、差動対をなし、各ドレインが第５，第６のトランジスタＭ17，Ｍ18の各ドレインに接続され、各ソースを共通接続した点が第２のトランジスタＭ5のドレインに接続され、各ゲートと各ドレインが互いにクロス接続されたラッチ機能を有する第７，第８のトランジスタＭ19，Ｍ20と、差動対をなし、各ソースを共通接続した点が第３のトランジスタＭ9のドレインに接続され、各ゲートが第６，第５のトランジスタＭ17，Ｍ18の各ドレインに接続される第９，第１０のトランジスタＭ21，Ｍ22と、第９のトランジスタＭ21のドレインと電源ライン間に接続された第３の周波数選択性回路と２７と、第１０のトランジスタＭ22のドレインと電源ライン間に接続された第４の周波数選択性回路２８と、差動対をなし、各ドレインが第９，第１０のトランジスタＭ21，Ｍ22の各ドレインに接続され、各ソースを共通接続した点が第４のトランジスタＭ13のドレインに接続され、各ドレインが第５，第６のトランジスタＭ17，Ｍ18の各ゲートに接続され、各ゲートと各ドレインが互いにクロス接続されたラッチ機能を有する第１１，第１２のトランジスタＭ23，Ｍ24と、を備える。

さらに、半導体集積回路３００Ｂは、第１２のトランジスタＭ24のドレインに接続され、前記第１の周波数、前記第２の周波数、前記第１，第２の周波数を加算した周波数、又は、前記第１，第２の周波数を引き算した周波数、がそれぞれ２分周された同相成分の第１の出力信号を出力する第１の出力端子１１と、第１１のトランジスタＭ23のドレインに接続され、第１の出力信号の位相が反転された第２の出力信号を出力する第２の出力端子１２と、第７のトランジスタＭ19のドレインに接続され、第１の出力信号の位相が直交された第３の出力信号を出力する第３の出力端子１３と、第８のトランジスタＭ20のドレインに接続され、第３の出力信号の位相反転した第４の出力信号を出力する第４の出力端子１４と、を備える。

図１の第１の実施形態では、第１〜第４のミキサ部を備えたクロック入力部１００は、２種類の周波数Ｆ1，Ｆ2をそれぞれ有する４相８種類のＩ，Ｑ電圧信号Ｆ1_I+，Ｆ1_I-，Ｆ1_Q+，Ｆ1_Q-，Ｆ2_I+，Ｆ2_I-，Ｆ2_Q+，Ｆ2_Q-を入力とし、第１〜第４のミキサ部の各ミキサ部は、４個のシングルゲートミキサを備えたものであった。

図６に示す第３の実施形態では、図１における第１〜第４のミキサ部の各ミキサ部から３個ずつのシングルゲートミキサを削除し、１個ずつのみのシングルゲートミキサを備えた第１〜第４のミキサ部１００Ｂ-1〜１００Ｂ-4を形成する。そして、２つの異なる周波数F1，F2を有し互いに位相が反転関係(略１８０度位相が異なった関係)にある２相の電圧信号Ｆ1+，Ｆ1-及び２相の電圧信号Ｆ2+，Ｆ2-をそれぞれ入力する４つの入力端子２１〜２４を備える。

さらに、図６に示す第３の実施形態では、図１に示した負荷抵抗Ｒ1〜Ｒ4に代えて、ＬＣ共振器やインダクタなどの周波数選択性を持った周波数選択性回路２５〜２８で構成する。

言い換えれば、図３に示した一般的な２分周回路のクロック入力部分に、２つのインピーダンス素子を介して２つの異なる周波数F1とF2の信号を入力する。このとき出力径路にはF1/2、F2/2、(F1+F2)/2、(F1-F2)/2の4つの周波数の信号が発生するが、負荷回路をＬＣ共振器などの周波数選択性を持った周波数選択性回路で構成することで、これら４つの周波数のうちの所望成分のみを取り出すことができる。第３の実施形態を第１の実施形態と比較すると、負荷に周波数選択性を持たせるためのコストと引き換えに、入力のトランジスタやコンデンサの数を減らし、入力容量を小さくすることが可能である。つまり、入力を２相だけにして、負荷に周波数選択性を持たせてある。

さらに具体的には、図７に示す第３の実施形態の回路では、入力端子２１，２２，２３，２４にはそれぞれ入力信号Ｆ1+，Ｆ1-，Ｆ2+，Ｆ2-が供給される。つまり、入力端子２１〜２４には、２つの異なる周波数Ｆ1，Ｆ2のかつ各周波数Ｆ1，Ｆ2について互いに逆位相となる(互いに略１８０度位相が異なる)４つの信号Ｆ1+，Ｆ1-，Ｆ2+，Ｆ2-が供給される。

第１のミキサ部１００Ｂ-1は、入力端子２１，２３から２つの電圧信号Ｆ1+，Ｆ2+を入力し加算出力する２つのコンデンサＣ1，Ｃ2と、加算した信号(Ｆ1+)＋(Ｆ2+)がゲート入力されるＭＯＳトランジスタＭ1とを備える。
第２のミキサ部１００Ｂ-2は、入力端子２１，２４から２つの電圧信号Ｆ1+，Ｆ2-を入力し加算出力する２つのコンデンサＣ9，Ｃ10と、加算した信号(Ｆ1+)＋(Ｆ2-)がゲート入力されるＭＯＳトランジスタＭ５とを備える。

第３ミキサ部１００Ｂ-3は、入力端子２２，２３から２つの電圧信号Ｆ1-，Ｆ2+を入力し加算出力する２つのコンデンサＣ17，Ｃ18と、加算した信号(Ｆ1-)＋(Ｆ2+)がゲート入力されるＭＯＳトランジスタＭ9とを備える。
第４のミキサ部１００Ｂ-4は、入力端子２２，２４から２つの電圧信号Ｆ1-，Ｆ2-を入力し加算出力する２つのコンデンサＣ26，Ｃ27と、加算した信号(Ｆ1-)＋(Ｆ2-)がゲート入力されるＭＯＳトランジスタＭ13とを備える。

なお、入力信号として、入力端子２１，２３から２つの電圧信号Ｆ1-，Ｆ2-を入力し、入力端子２１，２４から２つの電圧信号Ｆ1-，Ｆ2+を入力し、入力端子２２，２３から２つの電圧信号Ｆ1+，Ｆ2-を入力し、入力端子２２，２４から２つの電圧信号Ｆ1+，Ｆ2+を入力するようにしてもよい。

このように加算器Ｋ1への入力として入力端子２１，２２にはそれぞれＦ1+，Ｆ2+、又は、Ｆ1-，Ｆ2-を入力し、加算器Ｋ5への入力として入力端子２１，２４にはそれぞれＦ1+，Ｆ2-、又は、Ｆ1-，Ｆ2+を入力し、加算器Ｋ9への入力として入力端子２２，２３にはそれぞれＦ1-，Ｆ2+、又は、Ｆ1+，Ｆ2-を入力し、加算器Ｋ13への入力として入力端子２２，２４にはそれぞれＦ1-，Ｆ2-、又は、Ｆ1+，Ｆ2+を入力する。加算器Ｋ1，Ｋ5，Ｋ9，Ｋ13への各２通りの入力はそれぞれ独立に選択可能なので、全部で２^４＝１６通りの入力の組合せが可能になる。

２分周部２００Ａの出力端子１１〜１４には、F1/2、F2/2、(F1+F2)/2、(F1-F2)/2の４種類の周波数のいずれかの信号を発生させることができるが、図１に示した負荷抵抗Ｒ1〜Ｒ4をＬＣ共振器やインダクタなどの周波数選択性を持った周波数選択性回路２５〜２８で構成することによって、これら４種類の周波数のうちのいずれかの所望成分のみを取り出すことができる。

周波数Ｆ1，Ｆ2の４つの信号Ｆ1_+，Ｆ1_-，Ｆ2_+，Ｆ2_-が入力する４つの入力端子２１，２２，２３，２４全てを使用するか、周波数Ｆ1の２つの信号Ｆ1_+，Ｆ1_-が入力する２つの入力端子２１，２２だけを使用するか、或いは、周波数Ｆ2の２つの信号Ｆ2_+，Ｆ2_-が入力する２つの入力端子２３，２４だけを使用するか、のいずれかを、必要に応じて選んで使用することができる。

第３の実施形態の構成では、第１の実施形態とは異なった信号の入れ方をしているので、４つの入力端子２１，２２，２３，２４全てを使用した場合、出力信号としては(F1+F2)/2の信号と(F1-F2)/2の信号が同じ位の強さで生じるが、負荷として周波数選択性のあるインダクタやＬＣ共振回路を用いることによって、(F1+F2)/2の周波数信号だけを取り出したり又は(F1-F2)/2の周波数信号だけを取り出すことができる。また、Ｆ2の周波数信号を入力せずＦ1の周波数信号のみを入力すればＦ1/２の周波数信号を取り出すことができ、Ｆ1の周波数信号を入力せずＦ2の周波数信号のみを入力すればＦ2/２の周波数信号を取り出すことができる。

第３の実施形態によれば、第１の実施形態と比較して、負荷に周波数選択性を持たせるためのコスト上昇と引き換えに、入力のトランジスタや容量の数を削減し、入力容量を小さくすることが可能である。従って、２つの異なった周波数の信号を適宜に用いて分周を行うことによって、取得できる周波数信号の数を増やすことが可能となる。

次に、図８及び図９を参照して、以上述べた第１乃至第３の実施形態で用いられている加算器Ｋ1〜Ｋ16の構成について説明する。本実施形態における加算器は、図８に示すように２つの入力信号in1，in2はそれぞれほぼ同じ電気的特性を持ったインピーダンス素子Z1，Z2を通して共通の出力点(結合点)から出力信号outとして取り出す構成となっている。インピーダンス素子Z1，Z2としては、例えば図９に示すように同じ容量を持った２つのコンデンサを用いることができる。

尚、以上述べた第１〜第３の実施形態においては、ＭＯＳトランジスタとしてＮチャネル型ＭＯＳトランジスタを用いた回路構成を説明したが、本発明はこれに限定されずＰチャネル型ＭＯＳトランジスタを用いた回路構成に適用できることは勿論である。

１〜８，１７，１８，２１〜２４…入力端子
９，１０…定電流源
１１〜１４…出力端子
１５，１５Ａ…第１のラッチ部
１６，１６Ａ…第２のラッチ部
２５〜２８…周波数選択性回路
１００，１００Ａ，１００Ｂ…クロック入力部(ミキサ回路部)
２００，２００Ａ…２分周部
３００，３００Ａ，３００Ｂ…半導体集積回路
１００-1，１００Ａ-1，１００Ｂ-1…第１のミキサ部
１００-2，１００Ａ-2，１００Ｂ-2…第２のミキサ部
１００-3，１００Ａ-3，１００Ｂ-3…第３のミキサ部
１００-4，１００Ａ-4，１００Ｂ-4…第４のミキサ部
Ｊ1〜Ｊ4…負荷回路
Ｒ1〜Ｒ4…負荷抵抗
Ｍ1〜Ｍ28…ＭＯＳトランジスタ
Ｋ1〜Ｋ16…加算器
Ｐ1〜Ｐ4…インピーダンス素子

Claims

第１の周波数を有する第１の電圧信号と、前記第１の電圧信号の位相反転した第２の電圧信号と、前記第１の電圧信号の位相直交した第３の電圧信号と、前記第３の電圧信号の位相反転した第４の電圧信号とが入力され、及び、第２の周波数を有する第５の電圧信号と、前記第５の電圧信号の位相反転した第６の電圧信号と、前記第５の電圧信号の位相直交した第７の電圧信号と、前記第７の電圧信号の位相反転した第８の電圧信号とが入力されて、前記第１の周波数と前記第２の周波数とを加算または減算して複数の電流信号として、所定の出力径路から出力する、ミキサ回路部と、
前記複数の電流信号を用いて２分周を実行する２分周部と、を有し、
前記所定の出力径路上にバイアス電流が流れることを特徴とする半導体集積回路。
第１の周波数を有する第１の電圧信号を入力する第１の入力端子と、
前記第１の電圧信号の位相が反転された第２の電圧信号を入力する第２の入力端子と、
前記第１の電圧信号の位相が直交された第３の電圧信号を入力する第３の入力端子と、
前記第３の電圧信号の位相が反転された第４の電圧信号を入力する第４の入力端子と、
前記第１の周波数とは異なる第２の周波数を有する第５の電圧信号を入力する第５の入力端子と、
前記第５の電圧信号の位相が反転された第６の電圧信号を入力する第６の入力端子と、
前記第５の電圧信号の位相が直交された第７の電圧信号を入力する第７の入力端子と、
前記第７の電圧信号の位相が反転された第８の電圧信号を入力する第８の入力端子と、
前記第１の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１のトランジスタと、
前記第２の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第２のトランジスタと、
前記第３の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第３のトランジスタと、
前記第４の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第４のトランジスタと、
前記第１の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第５のトランジスタと、
前記第２の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第６のトランジスタと、
前記第３の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第７のトランジスタと、
前記第４の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第８のトランジスタと、
前記第１の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第９のトランジスタと、
前記第２の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１０のトランジスタと、
前記第３の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１１のトランジスタと、
前記第４の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１２のトランジスタと、
前記第１の電圧信号と前記第５の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１３のトランジスタと、
前記第２の電圧信号と前記第６の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１４のトランジスタと、
前記第３の電圧信号と前記第７の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１５のトランジスタと、
前記第４の電圧信号と前記第８の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第１６のトランジスタと、
前記第１乃至第８のトランジスタのソースを共通接続した点が接続される第１の定電流源若しくは安定電位点と、
前記第９乃至第１６のトランジスタのソースを共通接続した点が接続される第２の定電流源若しくは安定電位点と、
差動対をなし、各ソースを共通接続した点が前記第１乃至第４のトランジスタのドレイン共通接続点に接続される第１７，第１８のトランジスタと、
前記第１７のトランジスタのドレインと電源ライン間に接続された第１の負荷回路と、
前記第１８のトランジスタのドレインと電源ライン間に接続された第２の負荷回路と、
差動対をなし、各ドレインが前記第１７，第１８のトランジスタの各ドレインに接続され、各ソースを共通接続した点が前記第５乃至第８のトランジスタのドレイン共通接続点に接続され、各ゲートと各ドレインがトランジスタ間で互いにクロス接続されたラッチ機能を有する第１９，第２０のトランジスタと、
差動対をなし、各ソースを共通接続した点が前記第９乃至第１２のトランジスタのドレイン共通接続点に接続され、各ゲートが前記第１８，第１７のトランジスタの各ドレインに接続される第２１，第２２のトランジスタと、
前記第２１のトランジスタのドレインと電源ライン間に接続された第３の負荷回路と、
前記第２２のトランジスタのドレインと電源ライン間に接続された第４の負荷回路と、
差動対をなし、各ドレインが前記第２１，第２２のトランジスタの各ドレインに接続され、各ソースを共通接続した点が前記第１３乃至第１６のトランジスタのドレイン共通接続点に接続され、各ドレインが前記第１７，第１８のトランジスタの各ゲートに接続され、各ゲートと各ドレインがトランジスタ間で互いにクロス接続されたラッチ機能を有する第２３，第２４のトランジスタと、
前記第２４のトランジスタのドレインに接続され、前記第１の周波数と前記第２の周波数とを加算又は減算した周波数を２分周した第１の出力信号を出力する第１の出力端子とと、
前記第２３のトランジスタのドレインに接続され、前記第１の出力信号の位相反転した第２の出力信号を出力する第２の出力端子と、
前記第１９のトランジスタのドレインに接続され、前記第１の出力信号の位相直交した第３の出力信号を出力する第３の出力端子と、
前記第２０のトランジスタのドレインに接続され、前記第３の出力信号の位相反転した第４の出力信号を出力する第４の出力端子と、
を具備したことを特徴とする半導体集積回路。
前記第１の周波数及び前記第２の周波数とは異なる第３の周波数を有する第９の電圧信号を入力する第９の入力端子と、
前記第９の電圧信号の位相が反転された第１０の電圧信号を入力する第１０の入力端子と、
ソースが前記第１乃至第４のトランジスタのソース共通接続点に接続され、ドレインが前記第１乃至第４のトランジスタのドレイン共通接続点に接続され、ゲートに前記第９の電圧信号がインピーダンス素子を介して入力される第２５のトランジスタと、
ソースが前記第５乃至第８のトランジスタのソース共通接続点に接続され、ドレインが前記第５乃至第８のトランジスタのドレイン共通接続点に接続され、ゲートに前記第１０の電圧信号がインピーダンス素子を介して入力される第２６のトランジスタと、
ソースが前記第９乃至第１２のトランジスタのソース共通接続点に接続され、ドレインが前記第９乃至第１２のトランジスタのドレイン共通接続点に接続され、ゲートに前記第１０の電圧信号がインピーダンス素子を介して入力される第２７のトランジスタと、
ソースが前記第１３乃至第１６のトランジスタのソース共通接続点に接続され、ドレインが前記第１３乃至第１６のトランジスタのドレイン共通接続点に接続され、ゲートに前記第９の電圧信号がインピーダンス素子を介して入力される第２８のトランジスタと、
をさらに具備したことを特徴とする請求項２に記載の半導体集積回路。
第１の周波数を有する第１の電圧信号と、前記第１の電圧信号の位相反転した第２の電圧信号とが入力され、及び、第２の周波数を有する第３の電圧信号と、前記第３の電圧信号の位相反転した第４の電圧信号とが入力されて、前記第１の周波数と前記第２の周波数とを加算又は減算して複数の電流信号として、所定の出力径路から出力する、ミキサ回路部と、
前記複数の電流信号を用いて２分周を実行する２分周部と、
前記所定の出力径路に設けられて、所定の周波数の信号のみを選択的に出力する周波数選択性回路部と、を有し、
前記所定の出力径路上にバイアス電流が流れることを特徴とする半導体集積回路。
前記加算器は、２つの電圧信号が入力される２つの信号ラインにそれぞれインピーダンス素子を配設し、その２つのインピーダンス素子の出力点が共通に接続されていることを特徴とする請求項２乃至４のいずれか１つに記載の半導体集積回路。