JP5221441B2 - 半導体集積回路 - Google Patents
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Description
ところが、RF周波数帯でのBPFやBRFはインダクタを利用するために回路面積が非常に大きくなるという問題がある。さらには、増幅回路の利得によってはコモンモードで回路が発振する可能性が高くなるという問題もある。
本発明の実施形態を図1乃至図9で説明する前に、図10を参照して本発明に関連する従来の技術を説明する。
図1は本発明の第1の実施形態の半導体集積回路の概略構成を示し、図2は図1をさらに具体化した構成を示している。図3は一般的な2分周回路の構成を示している。なお、図1乃至図3の回路とも、クロック入力部(100又は50)のトランジスタのDCバイアスは省略している。
図3に示す2分周回路90は、第1の入力端子31と、第2の入力端子32と、クロック入力部50と、2分周部70と、定電流源33,34と、出力端子35,36,37,38と、を備える。
第1の入力端子31は、周波数Fの第1の電圧信号CK+が入力される。
第2の入力端子32は、周波数Fの第1の電圧信号を位相反転した第2の電圧信号CK−が入力される。
2分周部70は、第1,第2のラッチ部39,40を備え、2分周動作を行う機能を有している。
第2の電圧電流変換部50-2は、差動対をなす第3,第4のMOSトランジスタM33,M34と、これらのMOSトランジスタM33,M34の各ゲートに設けられた第3,第4の入力用コンデンサC43,C44と、を備えている。
なお、第1,第2の定電流源33,34は省略してもよく、ソース共通接続点は直接に安定電位点(例えばグランドGNDなどの基準電位点)に接続してもよい。つまり、MOSトランジスタ(M31,M34)及びMOSトランジスタ(M32,M33)にそれぞれ流れる電流i+,i-が安定電位点へパスできればよい。
入力端子31のCK信号CK+の反転信号CK-を入力端子32に入力すると、コンデンサC42,C43を介して入力端子32とゲートが接続されているトランジスタM32,M33は、MOSトランジスタM31,M34のオン,オフと反転関係(略180度位相が異なった関係)のタイミングでオン,オフを繰り返す。
図1において、半導体集積回路300は、第1の周波数F1を有する第1の電圧信号を入力する第1の入力端子1と、第1の電圧信号の位相が反転された第2の電圧信号を入力する第2の入力端子2と、第1の電圧信号の位相が直交された第3の電圧信号を入力する第3の入力端子3と、第3の電圧信号の位相が反転された第4の電圧信号を入力する第4の入力端子4と、第1の周波数とは異なる第2の周波数F2を有する第5の電圧信号を入力する第5の入力端子5と、第5の電圧信号の位相が反転された第6の電圧信号を入力する第6の入力端子6と、第5の電圧信号の位相が直交された第7の電圧信号を入力する第7の入力端子7と、第7の電圧信号の位相が反転された第8の電圧信号を入力する第8の入力端子8と、を備える。
半導体集積回路300は、入力端子1,2,3,4,5,6,7,8と、周波数変換機能及びイメージ除去機能並びに増幅機能を有するミキサ回路部を構成するクロック入力部100と、2分周部200と、出力端子11,12,13,14と、を備える。
入力端子1,2,3,4の組と入力端子5,6,7,8の組とは、互いに異なった2つ周波数F1,F2の信号が入力される。
クロック入力部100は、16個のシングルゲートミキサを備え、16個のシングルゲートミキサを4個毎に並列接続して1組としたものが4組設けられている。図1の左側より第1〜第4のミキサ部100-1〜100-4が順に並んだ回路部として説明する。なお、各シングルゲートミキサは、2つの異なった周波数の信号を同時に入力し加算するための加算器を構成する2つのインピーダンス素子である2つのコンデンサと、加算した信号をゲートに入力して混合(ミキシング)するシングルゲートトランジスタである1つのMOSトランジスタと、を備えている。
第1のミキサ部100-1は、コンデンサC1,C2とMOSトランジスタM1とを備えた第1のシングルゲートミキサと、コンデンサC3,C4とMOSトランジスタM2とを備えた第2のシングルゲートミキサと、コンデンサC5,C6とMOSトランジスタM3とを備えた第3のシングルゲートミキサと、コンデンサC7,C8とMOSトランジスタM4とを備えた第4のシングルゲートミキサと、を有する。
コンデンサC7,C8は、互いに異なった周波数F1,F2の直交成分(Q信号)を反転した位相の2つの信号F1_Q-,F2_Q-をそれぞれ入力して容量結合(加算)する。MOSトランジスタM4は、加算した2つの信号F1_Q-,F2_Q-をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサC11,C12は、互いに異なった周波数F1,F2の同相成分(I信号)を反転した位相とその同相成分の位相の2つの信号F1_I-,F2_I+をそれぞれ入力して容量結合(加算)する。MOSトランジスタM6は、加算した2つの信号F1_I-,F2_I+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサC15,C16は、互いに異なった周波数F1,F2の直交成分(Q信号)を反転した位相とその直交成分の位相の2つの信号F1_Q-,F2_Q+をそれぞれ入力して容量結合(加算)する。MOSトランジスタM8は、加算した2つの信号F1_Q-,F2_Q+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサC19,C20は、互いに異なった周波数F1,F2の同相成分(I信号)を反転した位相とその同相成分の位相の2つの信号F1_I-,F2_I+をそれぞれ入力して容量結合(加算)する。MOSトランジスタM10は、加算した2つの信号F1_I-,F2_I+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサC23,C24は、互いに異なった周波数F1,F2の直交成分(Q信号)を反転した位相とその直交成分の位相の2つの信号F1_Q-,F2_Q+をそれぞれ入力して容量結合(加算)する。MOSトランジスタM12は、加算した2つの信号F1_Q-,F2_Q+をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサC27,C28は、互いに異なった周波数F1,F2の同相成分(I信号)を反転した位相の2つの信号F1_I-,F2_I-をそれぞれ入力して容量結合(加算)する。MOSトランジスタM14は、加算した2つの信号F1_I-,F2_I-をゲートに入力し、混合(ミキシング)しかつ増幅する。
コンデンサC31,C32は、互いに異なった周波数F1,F2の直交成分(Q信号)を反転した位相の2つの信号F1_Q-,F2_Q-をそれぞれ入力して容量結合(加算)する。MOSトランジスタM16は、加算した2つの信号F1_Q-,F2_Q-をゲートに入力し、混合(ミキシング)しかつ増幅する。
Q信号生成部としての第1のラッチ部15は、差動対をなすMOSトランジスタM17,M18と、出力用の負荷抵抗R1,R2と、ゲートとドレイン間で互いにクロス接続されたMOSトランジスタM19,M20と、を備える。
第2のラッチ部16は、MOSトランジスタM21,M22の各ソースが共通接続され、そのソース共通接続点が前述の図示下段のクロック入力部100のMOSトランジスタM9〜M12のドレイン共通接続点に接続されている。MOSトランジスタM21,M22の各ドレインがそれぞれ負荷抵抗R3,R4を介して正の電位VDDの電源ラインに接続され、MOSトランジスタM21,M22の各ゲートはそれぞれ隣りのラッチ部15のMOSトランジスタM18,M17の各ドレインに接続され、かつMOSトランジスタM21,M22の各ドレインがそれぞれ出力端子12,11に接続されている。また、MOSトランジスタM23,M24の各ソースが共通接続され、そのソース共通接続点が前述の図示下段のクロック入力部100のMOSトランジスタM13〜M16のドレイン共通接続点に接続され、MOSトランジスタM23のゲートがMOSトランジスタM24のドレインに接続され、MOSトランジスタM24のゲートがMOSトランジスタM23のドレインに接続され、かつMOSトランジスタM23,M24の各ドレインがそれぞれ出力端子12,11に接続されている。
図2の半導体集積回路300では、一般的な2分周回路(図3参照)のクロック入力部50における4個のトランジスタをそれぞれ4個に分割し、合計16個のMOSトランジスタそれぞれに対して、2つのコンデンサを介して2つの異なる周波数F1、F2の信号を同時に入力する。これは、2つの信号を容量結合によって加算した信号をMOSトランジスタに入力することに相当し、MOSトランジスタの非線形性(具体的にはゲート・ソース間電圧に対するドレイン電流の2乗特性)により、周波数F1の信号と周波数F2の信号の積の項を含む信号がMOSトランジスタのドレインに発生する。つまり、図2のように構成されたクロック入力部100はミキサ回路部を構成している。以下、クロック入力部100をミキサ回路部100と記すこともある。入力信号には、周波数F1、F2についてそれぞれI+、I−、Q+、Q−の90度ずつ位相がずれた4相の信号F1_I+,F1_I-,F1_Q+,F1_Q-,F2_I+,F2_I-,F2_Q+,F2_Q-を用いる。4相の信号は分周回路や移相回路(図示略)を用いることによって作成することができる。ミキサ部100での乗算の結果、周波数的には加算されて周波数F1+F2の正弦波が得られ、2分周部200へ供給される。2分周部200からの出力信号は周波数が2分周されて周波数(F1+F2)/2の4相の信号OUT_I+,OUT_I-,OUT_Q+,OUT_Q-となる。
図3に示す一般的な2分周回路では、ラッチ部39の差動対部39-1とラッチ部40のクロスカップル部40-2にクロック入力部50を介してクロック(CK+)を入力する場合は、残りのラッチ部39のクロスカップル部39-2とラッチ部40の差動対部40-1にはクロック入力部50を介して反転クロック(CK−)を入力する。CK+とCK−は同じ周波数Fで互いに位相が反転する関係の信号である。
と仮定すると、クロック入力部50のMOSトランジスタM31,M32の出力としてのドレイン電流i+,i-の差分は、
(i+)−(i-) ∝ Acos2πFt
となる。ここで、tは時間を示し、Aはクロック入力部50の利得を示す。このとき、2分周部70で2分周して得られる出力は周波数がF/2の4相信号OUT_I+,OUT_I-,OUT_Q+,OUT_Q-となる。
F1_Q = (F1_Q+)−(F1_Q-) = -sin2πF1t
F2_I = (F2_I+)−(F2_I-) = cos2πF2t、
F2_Q = (F2_Q+)−(F2_Q-) = -sin2πF2t
と仮定すると、
(i+)−(i-) ∝ (F1_I+×F2_I-)−(F1_Q+×F2_Q-)
= cos2πF1t×cos2πF2t−sin2πF1t×sin2πF2t
= cos2π(F1+F2)t
となる。上式は、ミキサ回路部100の利得Aを考慮すると、
(i+)−(i-) ∝ Acos2π(F1+F2)t
となる。クロック入力部を構成するミキサ回路部100の利得Aによって、図示上段の2分周部200を動作させるに必要な信号レベルを確保することができる。
図4は本発明の第2の実施形態の半導体集積回路の概略構成を示す回路図であり、図5は図4をさらに具体化した回路図を示している。図1と同一部分には同一符号を付して説明する。
図4に示す半導体集積回路300Aは、図1の半導体集積回路300に追加して、第1の周波数及び第2の周波数とは異なる第3の周波数を有する第9の電圧信号を入力する第9の入力端子17と、第9の電圧信号の位相が反転された第10の電圧信号を入力する第10の入力端子18と、をさらに備える。
また、半導体集積回路300Aは、図1の半導体集積回路300に追加して、ソースが第1乃至第4のトランジスタM1〜M4のソース共通接続点に接続され、ドレインが第1乃至第4のトランジスタのドレイン共通接続点に接続され、ゲートに第9の電圧信号がインピーダンス素子P1を介して入力される第25のトランジスタM25と、ソースが第5乃至第8のトランジスタM5〜M8のソース共通接続点に接続され、ドレインが第5乃至第8のトランジスタM5〜M8のドレイン共通接続点に接続され、ゲートに第10の電圧信号がインピーダンス素子P2を介して入力される第26のトランジスタM26と、ソースが第9乃至第12のトランジスタM9〜M12のソース共通接続点に接続され、ドレインが第9乃至第12のトランジスタM9〜M12のドレイン共通接続点に接続され、ゲートに第10の電圧信号がインピーダンス素子P3を介して入力される第27のトランジスタM27と、ソースが第13乃至第16のトランジスタM13〜M16のソース共通接続点に接続され、ドレインが第13乃至第16のトランジスタM13〜M16のドレイン共通接続点に接続され、ゲートに第9の電圧信号がインピーダンス素子P4を介して入力される第28のトランジスタM28と、をさらに備える。
図6は本発明の第3の実施形態の半導体集積回路の概略構成を示す回路図であり、図7は図6をさらに具体化した回路図を示している。図1と同一部分には同一符号を付して説明する。
図6において、半導体集積回路300Bは、第1の周波数を有する第1の電圧信号を入力する第1の入力端子21と、第1の電圧信号の位相が反転された第2の電圧信号を入力する第2の入力端子22と、第1の周波数とは異なる第2の周波数を有する第3の電圧信号を入力する第3の入力端子23と、第3の電圧信号の位相が反転された第4の電圧信号を入力する第4の入力端子24と、を備える。
第2のミキサ部100B-2は、入力端子21,24から2つの電圧信号F1+,F2-を入力し加算出力する2つのコンデンサC9,C10と、加算した信号(F1+)+(F2-)がゲート入力されるMOSトランジスタM5とを備える。
第4のミキサ部100B-4は、入力端子22,24から2つの電圧信号F1-,F2-を入力し加算出力する2つのコンデンサC26,C27と、加算した信号(F1-)+(F2-)がゲート入力されるMOSトランジスタM13とを備える。
9,10…定電流源
11〜14…出力端子
15,15A…第1のラッチ部
16,16A…第2のラッチ部
25〜28…周波数選択性回路
100,100A,100B…クロック入力部(ミキサ回路部)
200,200A…2分周部
300,300A,300B…半導体集積回路
100-1,100A-1,100B-1…第1のミキサ部
100-2,100A-2,100B-2…第2のミキサ部
100-3,100A-3,100B-3…第3のミキサ部
100-4,100A-4,100B-4…第4のミキサ部
J1〜J4…負荷回路
R1〜R4…負荷抵抗
M1〜M28…MOSトランジスタ
K1〜K16…加算器
P1〜P4…インピーダンス素子
Claims (5)
- 第1の周波数を有する第1の電圧信号と、前記第1の電圧信号の位相反転した第2の電圧信号と、前記第1の電圧信号の位相直交した第3の電圧信号と、前記第3の電圧信号の位相反転した第4の電圧信号とが入力され、及び、第2の周波数を有する第5の電圧信号と、前記第5の電圧信号の位相反転した第6の電圧信号と、前記第5の電圧信号の位相直交した第7の電圧信号と、前記第7の電圧信号の位相反転した第8の電圧信号とが入力されて、前記第1の周波数と前記第2の周波数とを加算または減算して複数の電流信号として、所定の出力径路から出力する、ミキサ回路部と、
前記複数の電流信号を用いて2分周を実行する2分周部と、を有し、
前記所定の出力径路上にバイアス電流が流れることを特徴とする半導体集積回路。 - 第1の周波数を有する第1の電圧信号を入力する第1の入力端子と、
前記第1の電圧信号の位相が反転された第2の電圧信号を入力する第2の入力端子と、
前記第1の電圧信号の位相が直交された第3の電圧信号を入力する第3の入力端子と、
前記第3の電圧信号の位相が反転された第4の電圧信号を入力する第4の入力端子と、
前記第1の周波数とは異なる第2の周波数を有する第5の電圧信号を入力する第5の入力端子と、
前記第5の電圧信号の位相が反転された第6の電圧信号を入力する第6の入力端子と、
前記第5の電圧信号の位相が直交された第7の電圧信号を入力する第7の入力端子と、
前記第7の電圧信号の位相が反転された第8の電圧信号を入力する第8の入力端子と、
前記第1の電圧信号と前記第5の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第1のトランジスタと、
前記第2の電圧信号と前記第6の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第2のトランジスタと、
前記第3の電圧信号と前記第7の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第3のトランジスタと、
前記第4の電圧信号と前記第8の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第4のトランジスタと、
前記第1の電圧信号と前記第6の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第5のトランジスタと、
前記第2の電圧信号と前記第5の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第6のトランジスタと、
前記第3の電圧信号と前記第8の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第7のトランジスタと、
前記第4の電圧信号と前記第7の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第8のトランジスタと、
前記第1の電圧信号と前記第6の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第9のトランジスタと、
前記第2の電圧信号と前記第5の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第10のトランジスタと、
前記第3の電圧信号と前記第8の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第11のトランジスタと、
前記第4の電圧信号と前記第7の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第12のトランジスタと、
前記第1の電圧信号と前記第5の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第13のトランジスタと、
前記第2の電圧信号と前記第6の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第14のトランジスタと、
前記第3の電圧信号と前記第7の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第15のトランジスタと、
前記第4の電圧信号と前記第8の電圧信号とが加算器を介して加算又は減算されてゲートに入力される第16のトランジスタと、
前記第1乃至第8のトランジスタのソースを共通接続した点が接続される第1の定電流源若しくは安定電位点と、
前記第9乃至第16のトランジスタのソースを共通接続した点が接続される第2の定電流源若しくは安定電位点と、
差動対をなし、各ソースを共通接続した点が前記第1乃至第4のトランジスタのドレイン共通接続点に接続される第17,第18のトランジスタと、
前記第17のトランジスタのドレインと電源ライン間に接続された第1の負荷回路と、
前記第18のトランジスタのドレインと電源ライン間に接続された第2の負荷回路と、
差動対をなし、各ドレインが前記第17,第18のトランジスタの各ドレインに接続され、各ソースを共通接続した点が前記第5乃至第8のトランジスタのドレイン共通接続点に接続され、各ゲートと各ドレインがトランジスタ間で互いにクロス接続されたラッチ機能を有する第19,第20のトランジスタと、
差動対をなし、各ソースを共通接続した点が前記第9乃至第12のトランジスタのドレイン共通接続点に接続され、各ゲートが前記第18,第17のトランジスタの各ドレインに接続される第21,第22のトランジスタと、
前記第21のトランジスタのドレインと電源ライン間に接続された第3の負荷回路と、
前記第22のトランジスタのドレインと電源ライン間に接続された第4の負荷回路と、
差動対をなし、各ドレインが前記第21,第22のトランジスタの各ドレインに接続され、各ソースを共通接続した点が前記第13乃至第16のトランジスタのドレイン共通接続点に接続され、各ドレインが前記第17,第18のトランジスタの各ゲートに接続され、各ゲートと各ドレインがトランジスタ間で互いにクロス接続されたラッチ機能を有する第23,第24のトランジスタと、
前記第24のトランジスタのドレインに接続され、前記第1の周波数と前記第2の周波数とを加算又は減算した周波数を2分周した第1の出力信号を出力する第1の出力端子とと、
前記第23のトランジスタのドレインに接続され、前記第1の出力信号の位相反転した第2の出力信号を出力する第2の出力端子と、
前記第19のトランジスタのドレインに接続され、前記第1の出力信号の位相直交した第3の出力信号を出力する第3の出力端子と、
前記第20のトランジスタのドレインに接続され、前記第3の出力信号の位相反転した第4の出力信号を出力する第4の出力端子と、
を具備したことを特徴とする半導体集積回路。 - 前記第1の周波数及び前記第2の周波数とは異なる第3の周波数を有する第9の電圧信号を入力する第9の入力端子と、
前記第9の電圧信号の位相が反転された第10の電圧信号を入力する第10の入力端子と、
ソースが前記第1乃至第4のトランジスタのソース共通接続点に接続され、ドレインが前記第1乃至第4のトランジスタのドレイン共通接続点に接続され、ゲートに前記第9の電圧信号がインピーダンス素子を介して入力される第25のトランジスタと、
ソースが前記第5乃至第8のトランジスタのソース共通接続点に接続され、ドレインが前記第5乃至第8のトランジスタのドレイン共通接続点に接続され、ゲートに前記第10の電圧信号がインピーダンス素子を介して入力される第26のトランジスタと、
ソースが前記第9乃至第12のトランジスタのソース共通接続点に接続され、ドレインが前記第9乃至第12のトランジスタのドレイン共通接続点に接続され、ゲートに前記第10の電圧信号がインピーダンス素子を介して入力される第27のトランジスタと、
ソースが前記第13乃至第16のトランジスタのソース共通接続点に接続され、ドレインが前記第13乃至第16のトランジスタのドレイン共通接続点に接続され、ゲートに前記第9の電圧信号がインピーダンス素子を介して入力される第28のトランジスタと、
をさらに具備したことを特徴とする請求項2に記載の半導体集積回路。 - 第1の周波数を有する第1の電圧信号と、前記第1の電圧信号の位相反転した第2の電圧信号とが入力され、及び、第2の周波数を有する第3の電圧信号と、前記第3の電圧信号の位相反転した第4の電圧信号とが入力されて、前記第1の周波数と前記第2の周波数とを加算又は減算して複数の電流信号として、所定の出力径路から出力する、ミキサ回路部と、
前記複数の電流信号を用いて2分周を実行する2分周部と、
前記所定の出力径路に設けられて、所定の周波数の信号のみを選択的に出力する周波数選択性回路部と、を有し、
前記所定の出力径路上にバイアス電流が流れることを特徴とする半導体集積回路。 - 前記加算器は、2つの電圧信号が入力される2つの信号ラインにそれぞれインピーダンス素子を配設し、その2つのインピーダンス素子の出力点が共通に接続されていることを特徴とする請求項2乃至4のいずれか1つに記載の半導体集積回路。
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