JP5215087B2

JP5215087B2 - 電子回路

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Publication number: JP5215087B2
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Authority: JP
Inventors: 弘原
Original assignee: Sumitomo Electric Device Innovations Inc
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Priority date: 2008-08-29
Filing date: 2008-08-29
Publication date: 2013-06-19
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Description

本発明は、電子回路及に関し、特に、入力端子と参照信号端子とを有する差動増幅回路を備え、入力信号を平均化した信号を参照信号として生成する電子回路に関する。

近年、ＰＯＮ（ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋ）方式のＦＴＴＨ（Ｆｉｂｅｒｔｏｔｈｅｈｏｍｅ）が普及している。このシステムでは、各家庭から送信されてくる様々な振幅の光信号を受信し電気信号として増幅することが求められる。

例えば、特許文献１には、ＰＯＮ方式の光通信に用いられる受信回路が開示されている。このような受信回路においては、フォトダイオード（ＰＤ）等の受光素子が光信号を受信し電流を出力する。トランスインピーダンスアンプ（ＴＩＡ）がＰＤの出力した電流信号を電圧信号に変換する。差動増幅回路がＴＩＡの出力信号と、ＴＩＡの出力信号の平均値に関係した参照信号と、を差動増幅し、ＴＩＡの出力信号が参照信号より高ければハイレベル、低ければローレベルを出力する。ここで、例えばＰＯＮ方式の光通信に用いられる受信回路では、通信相手との距離の違いにより、光信号の振幅が異なる。このため、通信相手ごとに入力信号の平均値に関係した信号を参照信号として生成し、これと入力信号とを比較しハイレベル、ローレベルを出力する。
特開２００５−２２３６３８号公報

従来の受信回路においては、参照信号が入力信号の平均値に到達するまでの安定期間を要するため、入力信号が入力されてから一定時間を通信準備期間（プリアンブル期間ともいう）とし、ダミーの信号を受信する。しかしながら、このように生成された参照信号は、その後の通信期間において、入力光信号のレベル変動があると、その影響を受けて、本来の値とは異なってしまう。

本発明は、上記課題に鑑みなされたものであり、入力信号の影響で参照信号が変動することを抑制することを目的とする。

本発明は、入力信号が入力される入力端子と参照信号端子とを有する差動増幅回路と、前記入力信号を平均化し平均化信号を生成する平均化回路と、前記参照信号端子と前記平均化回路の出力との間に設けられ、前記平均化信号を保持し前記参照信号端子に出力する第１保持回路と、前記第１保持回路と前記平均化回路との間に設けられた第１スイッチと、前記記第１保持回路の出力、および前記平均化回路の出力と前記第１スイッチとの間の出力ノードのいずれかを選択的に前記参照信号端子に接続する第２スイッチと、前記出力ノードと前記第２スイッチとの間に接続され、前記平均化信号を保持し前記第２スイッチに出力する第２保持回路と、を備えることを特徴とする電子回路である。本発明によれば、第１スイッチが第１保持回路と平均化回路とを遮断することにより、入力信号の影響で参照信号が変動することを抑制することができる。

上記構成において、前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断する構成とすることができる。この構成によれば、通信準備期間においては、入力信号の平均化信号を参照信号とすることができ、通信準備期間後は、入力信号の影響で参照信号が変動することを抑制することができる。

上記構成において、前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断し、前記第２スイッチは、前記通信準備期間において前記出力ノードを選択し前記参照信号端子に接続し、前記通信準備期間の後は前記第１保持回路の出力を選択し前記参照信号端子に接続する構成とすることができる。この構成によれば、通信準備期間においては、入力信号の平均化信号を参照信号とすることができ、通信準備期間後は、入力信号の影響で参照信号が変動することを抑制することができる。

本発明は、入力信号が入力される入力端子と参照信号端子とを有する差動増幅回路と、前記入力信号を平均化し平均化信号を生成する平均化回路と、前記参照信号端子と前記平均化回路の出力との間に設けられ、前記平均化信号を保持し前記参照信号端子に出力する第１保持回路と、前記第１保持回路と前記平均化回路との間に設けられた第１スイッチと、を具備し、前記第１保持回路の出力は前記平均化回路に入力され、前記平均化回路を介した前記第１保持回路の出力が前記参照信号端子に出力されることを特徴とする電子回路である。

上記構成において、前記平均化回路は、前記入力信号および前記第１保持回路の出力のいずれかを選択して平均化することにより前記平均化信号を生成する構成とすることができる。この構成によれば、平均化回路が第１保持回路の出力を選択することにより、入力信号の影響で参照信号が変動することを抑制することができる。

上記構成において、前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断し、前記平均化回路は、前記通信準備期間において前記入力信号を選択し平均化することにより前記平均化信号を生成し、前記通信準備期間の後は前記第１保持回路の出力を選択することにより前記平均化信号を生成する構成とすることができる。この構成によれば、通信準備期間においては、平均化信号を参照信号とすることができ、通信準備期間後は、入力信号の影響で参照信号が変動することを抑制することができる。

上記構成において、前記平均化回路の出力と前記第１スイッチとの間に前記平均化信号を保持し、前記通信準備期間の後はその出力が前記参照信号端子に接続され、前記通信準備期間においてはその出力が前記第１スイッチに接続される第２保持回路が設けられ、前記第１保持回路は前記第２保持回路で保持された前記平均化信号を保持する構成とすることができる。この構成によれば、第２保持回路により、参照信号を早期に安定化させることができる。

上記構成において、前記第１保持回路は、前記入力信号のピークを保持するピークホールド回路またはローパスフィルタである構成とすることができる。

上記構成において、前記第１保持回路は、出力を一定値に設定可能である構成とすることができる。

本発明によれば、第１スイッチが第１保持回路と平均化回路とを遮断することにより、入力信号の影響で参照信号が変動することを抑制することができる。

まず、ＰＯＮ方式の通信システムについて説明する。図１（ａ）は、ＰＯＮ方式のブロック図である。局舎８０内の局側通信装置８２は、複数の家庭７０ａから７０ｃ内の各家庭側通信装置７２と光ファイバである通信経路Ｌ１およびＬ２を介し接続されている。局側通信装置８２とオプティカルスプリッタ７４とは１本の通信経路Ｌ１で接続されている。オプティカルスプリッタ７４と各家庭側通信装置７２との間は各通信経路Ｌ２を介し接続されている。オプティカルスプリッタ７４は、各家庭側通信装置７２から各通信経路Ｌ２を介し入出力された信号を通信経路Ｌ１に結合する。通信経路Ｌ１の信号は局側通信装置８２に入出力される。局側通信装置８２は制御回路８４、送信部８６および受信部８８を有している。送信部８６は、各家庭側通信装置７２に光信号を送信する送信回路である。受信部８８は、各家庭側通信装置７２からの光信号を受信する受信回路である。制御回路８４は送信部８６および受信部８８を制御する回路であり、例えば、受信部８８にリセット信号を出力する。

図１（ｂ）は、受信部８８の受光素子（図２のフォトダイオード４２参照）に入力される光信号を時間に対し示す模式図である。期間Ｔｏｎ１の間は家庭７０ａの家庭側通信装置７２からの光信号が入力される。期間Ｔｏｆｆ１の間は光信号は入力されず、期間Ｔｏｎ２において家庭７０ｂの家庭側通信装置（不図示）からの光信号が入力される。さらに、期間Ｔｏｆｆ２の間は光信号は入力されず、期間Ｔｏｎ３において家庭７０ｃの家庭側通信装置（不図示）からの光信号が入力される。各家庭側通信装置７２の出力信号の振幅および各通信経路Ｌ２での光信号の損失はそれぞれ異なる。このため、期間Ｔｏｎ１、Ｔｏｎ２およびＴｏｎ３の光信号の振幅はそれぞれ振幅Ａ１、Ａ２およびＡ３と異なる。このように、ＰＯＮ用のＰＤ１２には、異なる家庭から光信号が異なる振幅で不定期に入力される。なお、期間Ｔｏｆｆ１およびＴｏｆｆ２は通信経路Ｌ２を切り換える期間である。

次に比較例について説明する。図２は、比較例に係る電子回路のブロック図である。図２を参照に、フォトダイオード（ＰＤ）４２の出力電流を増幅したＴＩＡ４０の出力電圧信号がデジタル入力信号ＶＡとして電子回路９０に入力される。電子回路９０は差動増幅回路３０および参照信号生成回路１１を有している。差動増幅回路３０は、入力信号ＶＡが入力する入力端子と参照信号Ｖｒｅｆが入力する参照信号端子を有している。差動増幅回路３０は入力信号ＶＡと参照信号Ｖｒｅｆとを差動増幅し、差動出力信号ＶｏｕｔおよびＶｏｕｔＢを出力する。このように、差動増幅回路３０は、デジタル情報を含んだ高周波信号であるデジタル入力信号ＶＡを参照信号Ｖｒｅｆと比較することで、パルス信号に変換するパルス変換回路である。

参照信号生成回路１１は、平均化回路１０と第１保持回路２０とを有している。平均化回路１０は、入力信号ＶＡを平均化し平均化信号Ｖｓｍを出力する。平均化回路１０は、差動増幅回路１２、１４、抵抗Ｒ１、Ｒ２およびキャパシタＣ１を有する。差動増幅回路１２には入力信号ＶＡと差動増幅回路１４の出力ノードＮｓｍの平均化信号Ｖｓｍとが入力する。差動増幅回路１２は入力信号ＶＡと平均化信号Ｖｓｍとを差動増幅し、差動信号を抵抗Ｒ１およびＲ２を介し差動増幅回路１４に出力する。差動増幅回路１４の２つの入力はキャパシタＣ１により互いに接続されている。平均化回路１０は、入力信号ＶＡを、抵抗Ｒ１、Ｒ２およびキャパシタＣ１で規定される時定数により平均化し、平均化信号Ｖｓｍを出力ノードＮｓｍに出力する。

第１保持回路２０は、差動増幅回路３０の参照信号端子と平均化回路１０との間に接続されている。第１保持回路２０は、例えばピークホールド回路であり、平均化信号Ｖｓｍを保持し、保持信号Ｖｐｈを差動増幅回路３０の参照信号端子に出力する。例えば、第１保持回路２０は、平均化信号Ｖｓｍのピーク付近の信号を保持し保持信号Ｖｐｈとして出力する。保持信号Ｖｐｈは参照信号Ｖｒｅｆとして差動増幅回路３０に入力される。

平均化回路１０および第１保持回路２０の機能について説明する。図３（ａ）及び図３（ｂ）は、時間に対する入力信号ＶＡと参照信号Ｖｒｅｆとを示した図である。図３（ａ）及び図３（ｂ）を参照に、期間Ｔｏｆｆにおいて、ＰＤ４２に光信号は入力されない。よって、入力信号ＶＡは初期値である。期間Ｔｏｎにおいて、ＰＤ４２に光信号が入力され、入力信号ＶＡが変動する。ある一定期間（通信準備期間Ｔｐｒｅ）においては、オン、オフ信号（０、１信号）が交互に入力される。通信準備期間Ｔｐｒｅは、平均化回路１０が入力信号ＶＡを平均化するための準備期間である。通信準備期間Ｔｐｒｅ以降は実際にデータが送信される通信期間Ｔｃｏｍである。通信期間Ｔｃｏｍにおいて、入力信号ＶＡは、オン、オフ信号が交互に入力されるとは限らないが、以降の図では、オン、オフ信号が交互に入力される場合を記載する。

差動増幅回路３０は、参照信号Ｖｒｅｆに対し入力信号ＶＡが大きいか小さいかでハイレベルまたはローレベルを出力信号Ｖｏｕｔ及びＶｏｕｔＢとして出力する。このため、参照信号Ｖｒｅｆは早期に、入力信号ＶＡの平均値Ｖｍとなることが好ましい。しかしながら、図３（ａ）のように、平均化回路１０の時定数が長いと、参照信号Ｖｒｅｆは早期には平均値Ｖｍとはならない。このように、通信準備期間Ｔｐｒｅ内に参照信号Ｖｒｅｆが安定化しない。一方、図３（ｂ）のように、平均化回路１０の時定数が短いと、参照信号Ｖｒｅｆは通信準備期間Ｔｐｒｅ内に早期に平均値Ｖｍとなるが、その後、入力信号ＶＡの変動に同期し参照信号Ｖｒｅｆも変動してしまう。

図４は比較例の入力信号ＶＡと参照信号Ｖｒｅｆとを示した図である。図４を参照に、平均化回路１０の時定数を図３（ｂ）のように短くする。また、第１保持回路２０の保持の時定数を平均化回路１０の時定数より十分長くする。これにより、参照信号Ｖｒｅｆは入力信号ＶＡに追従し早期に立ち上がる。入力信号ＶＡがローレベルの場合も、第１保持回路２０が平均化信号Ｖｓｍのピーク付近の保持信号Ｖｐｈを出力するため、図３（ｂ）のような参照信号Ｖｒｅｆの時間に対する変動は小さく、通信準備期間Ｔｐｒｅ内に参照信号Ｖｒｅｆは早期に入力信号ＶＡの平均値Ｖｍに達し安定する。

しかしながら、比較例の参照信号生成回路１１においては、参照信号Ｖｒｅｆが安定した後の通信期間Ｔｃｏｍにおいて、入力光信号のレベル変動があると、その影響を受けることにより、第１保持回路２０に入力する平均化信号Ｖｓｍが変動すると、第１保持回路２０は平均化信号Ｖｓｍのピークを保持してしまう。また、第１保持回路２０から平均化回路１０側への放電等によっても保持信号Ｖｐｈが変動し参照信号Ｖｒｅｆが変動してしまう。例えば、通信期間Ｔｃｏｍにおいて、入力信号ＶＡの出力レベルが大きくなった場合には、それらにつられて平均化信号Ｖｓｍも大きくなり、保持信号Ｖｐｈも大きくなってしまう。

表１は本発明の原理を示す表である。本発明によれば、参照信号生成回路１１は、入力信号ＶＡを平均化した平均化信号Ｖｓｍを参照信号Ｖｒｅｆとし、その後、入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとする。例えば、通信準備期間Ｔｐｒｅにおいて、平均化信号Ｖｓｍを参照信号Ｖｒｅｆとする。これにより、参照信号Ｖｒｅｆを入力信号ＶＡの平均値とすることができる。一方、通信期間Ｔｃｏｍ（通信準備期間の後）は入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとする。つまり、通信期間においては、保持信号Ｖｐｈは入力信号ＶＡに依存しない。これにより、参照信号Ｖｒｅｆを入力信号ＶＡの平均値に保持したままとすることができ、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。

通信準備期間Ｔｐｒｅにおいて、参照信号生成回路１１が入力信号ＶＡを平均化し平均化信号Ｖｓｍとする。よって、参照信号生成回路１１は、入力信号ＶＡを平均化し平均化信号とした際の平均化信号Ｖｓｍのピークを保持し参照信号Ｖｒｅｆとすることが好ましい。

なお、表１では通信準備期間Ｔｐｒｅと通信期間Ｔｃｏｍとで参照信号Ｖｒｅｆを切り換えている。参照信号Ｖｒｅｆの切り換えのタイミングは、参照信号Ｖｒｅｆが入力信号ＶＡの平均値に安定した後または入力信号ＶＡの平均値に近づけばよく、通信期間Ｔｃｏｍの前であることで通信期間中のＶｒｅｆは安定する。以下、表１に示した参照信号生成回路１１を実現する実施例について説明する。

図５は実施例１に係る電子回路のブロック図である。図５を参照に、実施例１の参照信号生成回路１１ａは、平均化回路１０の出力ノードＮｓｍと第１保持回路２０との間に第１スイッチＳＷ１が設けられている。つまり、第１スイッチＳＷ１は、平均化信号Ｖｓｍを第１保持回路２０ａに接続または遮断する。その他の構成は比較例の図２と同じであり説明を省略する。

図６（ａ）は、第１保持回路２０としてローパスフィルタを用いる例を示す図である。図６（ａ）を参照に、第１保持回路２０ａは、入力と出力との間の抵抗Ｒと、出力とグランドとの間のキャパシタＣと、を有している。このように、第１保持回路２０ａとして時定数が平均化回路１０の時定数より十分大きなローパスフィルタを用いることができる。

図６（ｂ）は、第１保持回路２０としてピークホールド回路を用いる例を示す図である。図６（ｂ）を参照に、第１保持回路２０は差動増幅回路２２、２４、ダイオードＤ１、キャパシタＣ２及びリセット回路２５を有している。差動増幅回路２２は、平均化信号Ｖｓｍと保持信号Ｖｐｈとを差動増幅する。差動増幅回路２２の出力はダイオードＤ１のアノードに接続する。ダイオードＤ１のカソードは差動増幅回路２４の入力に接続される。差動増幅回路２４は、信号Ｖｐと保持信号Ｖｐｈとを差動増幅し保持信号Ｖｐｈを出力する。ダイオードＤ１のカソードとグランドとの間には、キャパシタＣ２とリセット回路２５とが並列に接続される。リセット回路２５はＮＰＮバイポーラトランジスタ２６である。トランジスタ２６のコレクタがダイオードＤ１のカソードに、エミッタがグランドに接続され、ベースにリセット信号Ｒｅｓｅｔが入力される。リセット信号Ｒｅｓｅｔがハイレベルになると、第１保持回路２０は、保持信号Ｖｐｈを一定値（例えばグランド）に設定する。これにより、第１保持回路２０がリセットされる。

平均化信号Ｖｓｍが保持信号Ｖｐｈより大きいと、差動増幅回路２２は正の信号を出力し、ダイオードＤ１を介しキャパシタＣ２を充電し、信号Ｖｐの電位が定まる。差動増幅回路２４は信号Ｖｓｍと保持信号Ｖｐｈとを差動増幅する。よって、保持信号Ｖｐｈは信号Ｖｐとなる。信号Ｖｓｍが保持信号Ｖｐｈより小さいと、差動増幅回路２２は負の信号を出力するが、ダイオードＤ１は逆方向のため、信号Ｖｐは変化しない。以上により、ピークホールド回路である第１保持回路２０は、平均化信号Ｖｓｍの極大値（ピーク）に保持信号Ｖｐｈを保持する。

図７は、実施例１に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡおよび参照信号Ｖｒｅｆ並びに第１スイッチＳＷ１の動作を示している。図７を参照に、入力信号ＶＡが入力する時点ｔ０では第１スイッチＳＷ１はオン状態である。よって、通信準備期間Ｔｐｒｅの当初は、比較例の図４で説明した動作と同様に、参照信号Ｖｒｅｆは早期に入力信号ＶＡの平均値となり安定する。参照信号Ｖｒｅｆが安定した時点の時間ｔ１の後、時間ｔ２に第１スイッチＳＷ１がオフする。これにより、通信準備期間Ｔｐｒｅが終了した以降は、第１スイッチＳＷ１がオフする前に第１保持回路２０が保持した保持信号Ｖｐｈが参照信号Ｖｒｅｆとなるため、平均化信号Ｖｓｍが参照信号Ｖｒｅｆに影響することを抑制することができる。たとえ、時間ｔ１の前にスイッチＳＷ１がオフしたとしても、参照信号Ｖｒｅｆが安定レベルに近づいていれば平均化信号Ｖｓｍが参照信号Ｖｒｅｆに影響することを抑制することができる。

実施例１によれば、図７のように、第１スイッチＳＷ１は、時間ｔ２までの期間において（つまり、通信準備期間Ｔｐｒｅの少なくても一部の期間において）平均化信号Ｔｓｍを第１保持回路２０に接続する。これにより、表１のように、参照信号生成回路１１ａは、入力信号ＶＡを平均化した平均化信号Ｖｓｍを保持し参照信号Ｖｒｅｆとする。また、第１保持回路２０が平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとするため、図４で説明したように、参照信号Ｖｒｅｆを早期に入力信号ＶＡの平均値近くに安定化させることができる。一方、図７のように、第１スイッチＳＷ１は、時間ｔ２以降の期間（つまり、通信準備期間Ｔｐｒｅ以降の通信期間Ｔｃｏｍ）は、平均化信号Ｖｓｍと第１保持回路２０とを遮断する。これにより、表１のように、入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとする。よって、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。

さらに、第１保持回路２０がリセット可能であることにより、図１（ｂ）の期間Ｔｏｆｆ１およびＴｏｆｆ２に第１保持回路２０をリセットし、参照信号Ｖｒｅｆを最小値にセットすることができる。

実施例２は第２スイッチＳＷ２を有する例である。図８は実施例２のブロック図である。図８を参照に、実施例２の参照信号生成回路１１ｂは、平均化信号Ｖｓｍと保持信号Ｖｐｈとのいずれかを選択し参照信号Ｖｒｅｆとする第２スイッチＳＷ２を有している。つまり、第２スイッチＳＷ２は、第１保持回路２０の出力、および平均化回路１０の出力と第１スイッチＳＷ１との間の出力ノードＮｓｍのいずれかを選択的に差動増幅回路３０の参照信号端子に接続する。その他の構成は、実施例１の図５と同じであり、説明を省略する。

図９は、実施例２に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡおよび参照信号Ｖｒｅｆ並びに第１スイッチＳＷ１および第２スイッチＳＷ２の動作を示している。図９を参照に、時間ｔ２以前では、第２スイッチＳＷ２は平均化信号Ｖｓｍを選択し参照信号Ｖｒｅｆとする。時間ｔ２以降では、スイッチＳＷ２は保持信号Ｖｐｈを選択し参照信号Ｖｒｅｆとする。

実施例２によれば、図９のように、第２スイッチＳＷ２は、時間ｔ２以前（通信準備期間Ｔｐｒｅの初期）において、平均化信号Ｖｓｍを選択する。つまり、出力ノードＮｓｍを選択し差動増幅回路３０の参照信号端子に接続する。これにより、表１のように、参照信号生成回路１１ｂは、入力信号ＶＡを平均化した平均化信号Ｖｓｍを参照信号Ｖｒｅｆとすることができる。このとき、第１スイッチＳＷ１は、オン状態になっており、第１保持回路２０には、平均化信号Ｖｓｍが入力されている。一方、第２スイッチＳＷ２は、時間ｔ２以降（通信準備期間Ｔｐｒｅの後）は、保持信号Ｖｐｈを選択する。つまり、第１保持回路２０の出力を選択し差動増幅回路３０の参照信号端子に接続する。時間ｔ２以降は、第１スイッチＳＷ１がオフとなっており、第１保持回路２０には、時間ｔ２までの平均化信号Ｖｓｍの例えばピーク値が保持されている。これにより、表１のように、入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとすることができる。よって、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。

実施例３は、参照信号生成回路が第２保持回路を有する例である。図１０は、実施例３のブロック図である。図１０を参照に、実施例３の参照信号生成回路１１ｃは、平均化信号Ｖｓｍを保持する第２保持回路３２を有している。つまり、第２保持回路３２は、出力ノードＮｓｍと第２スイッチＳＷ２の間に接続されている。第２スイッチＳＷ２は、第２保持回路３２が保持した平均化信号Ｖｓｍ２と保持信号Ｖｐｈとのいずれかを選択し、選択した信号を参照信号Ｖｒｅｆとする。その他の構成は、実施例２の図８と同じであり、説明を省略する。

実施例３の第１スイッチＳＷ１および第２スイッチＳＷ２の動作は、実施例２の図９と同じである。実施例３によれば、通信準備期間Ｔｐｒｅにおいて、第２スイッチＳＷ２は、第２保持回路３２が保持した平均化信号Ｖｓｍ２を参照信号Ｖｒｅｆとする。これにより、通信準備期間Ｔｐｒｅにおいて、参照信号Ｖｒｅｆをより早く安定化させることができる。なお、第２保持回路３２の時定数は、通信準備期間Ｔｐｒｅにおけるオフの間には、平均化信号Ｖｓｍを保持すればよいため、第１保持回路２０の時定数より小さいことが好ましい。このように、通信準備期間Ｔｐｒｅと通信期間Ｔｃｏｍとの保持時間を独立に設定することができる。また、第２保持回路３２としては、図６（ａ）のようなローパスフィルタまたは図６（ｂ）のようなピークホールド回路を用いることができる。

図１１は実施例４に係る電子回路のブロック図である。図１１を参照に、参照信号生成回路１１ｄは、平均化回路１０ａ、第１保持回路３６、第１スイッチＳＷ１および第２保持回路３４を有している。平均化回路１０ａは、差動増幅回路１２ａおよび１４、抵抗Ｒ１、Ｒ２およびキャパシタＣ１を有している。差動増幅回路２３ａの正側の入力が＋１と＋２との２つあり、第２スイッチ信号Ｖｓｗ２により、入力＋１または＋２を選択することができる。その他の差動増幅回路１２ａおよび１４、抵抗Ｒ１、Ｒ２およびキャパシタＣ１の構成は実施例１〜３の平均化回路１０と同じであり説明を省略する。平均化回路１０ａの出力Ｖｓｍ（平均化信号）は、第２保持回路３４に入力する。第２保持回路３４は平均化信号Ｖｓｍを保持し（例えば、平均化信号Ｖｓｍのピークを保持し）保持信号Ｖｐｈを第１スイッチＳＷ１を介し第１保持回路３６に出力する。また第２保持回路３４はＶｐｈを差動増幅回路３０の参照信号端子に出力する。平均化回路１０ａの入力＋１には、入力信号ＶＡが入力し、入力＋２には、第１保持回路３６の出力Ｖｐｈ２が入力する。よって、平均化回路１０ａは、入力信号ＶＡおよび第１保持回路３６の出力Ｖｐｈ２のいずれかを選択して平均化することにより平均化信号Ｖｓｍを生成することができる。

図１２は、差動増幅回路１２ａの回路図である。図１２を参照に、差動増幅回路１２ａは、ＮＰＮトランジスタＴ１〜Ｔ６、抵抗Ｒ８、Ｒ９および電流源１１０を有している。第２スイッチ信号Ｖｓｗ２とＶｓｗ２Ｂとは補信号である。第２スイッチ信号Ｖｓｗ２がハイの場合、トランジスタＴ１、Ｔ２、抵抗Ｒ８およびＲ９からなる差動回路が活性化し、参照信号Ｖｒｅｆと入力＋１の差動信号ＯｕｔおよびＯｕｔＢが出力される。第２スイッチ信号Ｖｓｗ２がローの場合、トランジスタＴ３、Ｔ４、抵抗Ｒ８およびＲ９からなる差動回路が活性化し、参照信号Ｖｒｅｆと入力＋２の差動信号ＯｕｔおよびＯｕｔＢが出力される。このように、トランジスタＴ５およびＴ６は入力＋１と＋２との選択する第２スイッチＳＷ２として機能する。

図１３は、実施例４に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡおよび参照信号Ｖｒｅｆ並びに第１スイッチＳＷ１および第２スイッチＳＷ２の動作を示している。図１３を参照に、時間ｔ０では、第２スイッチＳＷ２は入力信号ＶＡを選択し、第１スイッチＳＷ１はオンしている。参照信号Ｖｒｅｆは第２保持回路３４により、早期に安定することができる。また、第１スイッチＳＷ１がオンしているため、第１保持回路３６に保持信号Ｖｐｈが保持される。時間ｔ１において、参照信号Ｖｒｅｆが安定した後の時間ｔ２に第１スイッチＳＷ１がオフする。第２スイッチＳＷ２が入力信号ＶＡから第１保持回路３６の出力Ｖｐｈ２に切り換わる。言い換えれば、差動増幅回路１２ａは入力を＋１から＋２に切り換える。これにより、平均化回路１０ａは出力Ｖｐｈ２を平均化する。

実施例４によれば、第２スイッチＳＷ２が入力信号ＶＡを選択すると、平均化回路１０ａは、入力信号ＶＡの平均化により平均化信号Ｖｓｍを生成する。このとき第１スイッチＳＷ１がオンしているため、第１保持回路３６は、平均化信号Ｖｓｍを保持しＶｐｈ２を出力する。第１保持回路３６の出力Ｖｐｈ２は平均化回路１０ａに入力する。第２スイッチＳＷ２が第１保持回路３６の出力Ｖｐｈ２を選択すると、平均化回路１０ａを介した第１保持回路３６の出力Ｖｐｈ２が差動増幅回路３０の参照信号端子に出力される。

実施例４によれば、通信準備期間Ｔｐｒｅにおいて、第１スイッチＳＷ１はオンし第１保持回路３６と平均化回路１０ａとを接続する。平均化回路１０ａは入力信号ＶＡを選択し平均化することとにより平均化信号Ｖｓｍを生成する。これにより、表１のように、参照信号生成回路１１ｄの出力である参照信号Ｖｒｅｆは、入力信号ＶＡを平均化した信号となる。一方、通信準備期間Ｔｐｒｅの後、第１スイッチＳＷ１はオフし第１保持回路３６と平均化回路１０ａとを遮断する。平均化回路１０ａは第１保持回路３６の出力Ｖｐｈ２を選択し平均化することとにより平均化信号Ｖｓｍを生成する。これにより、参照信号Ｖｒｅｆは、第１保持回路３６の出力Ｖｐｈ２を平均化した信号となる。つまり、参照信号Ｖｒｅｆは、表１のように、入力信号ＶＡによらず、第１保持回路３６が平均化信号Ｖｓｍを保持した保持信号（出力Ｖｐｈ２）となる。よって、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。

さらに、平均化回路１０ａの出力と第１スイッチＳＷ１との間に第２保持回路３４が接続されている。第２保持回路３４は、平均化信号Ｖｓｍを保持し参照信号端子および第１スイッチＳＷ１に出力する。つまり、第２保持回路３４と第１スイッチＳＷ１との間のノード（保持ノード）が差動増幅回路３０の参照信号端子に接続されている。第１保持回路３６は第２保持回路３４に保持された平均化信号を保持する。これにより、通信準備期間Ｔｐｒｅにおいても第２保持回路３４が入力信号ＶＡの平均化信号を保持し参照信号とするため、参照信号Ｖｒｅｆを早期に安定化させることができる。通信準備期間Ｔｐｒｅにおける時定数は入力信号ＶＡのオンオフの期間に対し長い時間であればよく、通信期間Ｔｃｏｍにおける時定数は期間Ｔｏｎに対し長い時間であることが好ましい。よって、第１保持回路３６の時定数は第２保持回路３４の時定数より長いことが好ましい。また、比較例と同様に、平均化回路１０ａの平均化の時定数は第２保持回路３４の時定数より短いことが好ましい。このように、通信準備期間Ｔｐｒｅにおいて参照信号Ｖｒｅｆを安定化させる時定数と通信期間Ｔｃｏｍにおいて参照信号を安定に保つ時定数を独立に設定することができる。

第１保持回路３６および第２保持回路３４は、例えば図６（ａ）のローパスフィルタとすることができる。また、例えば、図６（ｂ）のピークホールド回路とすることができる。

図１４は実施例５のブロック図である。図１４を参照に、実施例４の図１１に比較し、差動増幅回路３０の後段に差動増幅回路９２および９４が設けられている。これにより、実施例４より大きな出力を行うことができる。また、差動増幅回路９２または９４をリミットアンプとすることにより、差動出力信号ＶｏｕｔおよびＶｏｕｔＢを矩形波とすることができる。第１保持回路３６および第２保持回路３４は、図６（ｂ）のピークホールド回路を用いている。

制御回路１０２は、抵抗Ｒ５、Ｒ６、ピークホールド回路５６、ヒステリシス比較器５４、ＡＮＤ回路５８、６２、タイマー６０および増幅回路６４を有している。差動増幅回路３０の出力信号Ａ３＋、Ａ３−の間に抵抗Ｒ５、Ｒ６が接続されている。ピークホールド回路５６は、信号Ａ３＋のピークを保持し、ヒステリシス比較器５４に出力する。抵抗Ｒ５とＲ６とで抵抗分割された信号がヒステリシス比較器５４の他方の入力に入力する。ヒステリシス比較器５４は、信号Ａ３＋が信号Ａ３＋の極大値の一定割合以下となると信号ＳＤとしてローレベルを出力する。増幅回路６４は信号ＳＤを増幅する。

ＡＮＤ回路５８にはリセット信号Ｒｅｓｅｔの反転と信号ＳＤが入力する。よって、ＡＮＤ回路５８は、リセット信号Ｒｅｓｅｔがローレベル（リセットをしていない）でかつ信号ＳＤがハイレベルのとき信号ＳＥＬとしてハイレベルを出力する。ＡＮＤ回路６２には、信号ＳＥＬと信号ＳＥＬをタイマー６０で遅延させた信号とが入力する。ＡＮＤ回路６２は、信号ＳＥＬがローレベルとなって、一定時間後にローレベルを出力する。これにより、第１スイッチ信号Ｖｓｗ１および第２スイッチ信号Ｖｓｗ２としてローレベルが出力される。増幅回路６４は第１スイッチ信号Ｖｓｗ１を増幅する。第２スイッチＳＷ２は第２スイッチ信号Ｖｓｗ２がハイレベルのときＶＡを選択し、ローレベルのときＶｐｈ２を選択する。第１スイッチＳＷ１は、第１スイッチ信号Ｖｓｗ１がハイレベルのときオンし、ローレベルのときオフする。

増幅回路５２はリセット信号Ｒｅｓｅｔを増幅する。リセット信号Ｒｅｓｅｔはハイレベルとなると対応する回路をリセットする信号である。増幅回路５２の出力は、ピークホールド回路５６、第１保持回路３６および第２保持回路３４に入力する。リセット信号Ｒｅｓｅｔがハイレベルになると、ピークホールド回路５６、第１保持回路３６および第２保持回路３４はリセットされ、ピークホールド回路５６、第１保持回路３６および第２保持回路３４がそれぞれ保持していた保持信号はリセットされる。

図１５は実施例５に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡ、Ｒｅｓｅｔ信号、スイッチ信号Ｖｓｗ１、Ｖｓｗ２、第１スイッチＳＷ１の動作、第２スイッチＳＷ２の動作および参照信号Ｖｒｅｆを示している。前の入力信号ＶＡが入力される期間Ｔｏｎ２では、Ｒｅｓｅｔ信号はロー、スイッチ信号Ｖｓｗ１およびＶｓｗ２はローである。第２スイッチＳＷ２はＶｐｈ２を選択しており、参照信号ＶｒｅｆはＶｐｈ２の平均値のピークとなっている。第１スイッチＳＷ１はオフである。入力信号ＶＡが入力されない期間Ｔｏｆｆ２において、リセット信号Ｒｅｓｅｔがハイレベルとなる。第１保持回路３６、第２保持回路３４およびピークホールド回路５６がリセットされる。これにより、Ａ３＋はＡ３＋の極大値の一定割合以上となるため、信号ＳＤはハイレベルとなる。よって、信号ＳＥＬもハイレベルとなり、スイッチ信号Ｖｓｗ１およびＶｓｗ２はハイレベルとなる。これにより、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はＶＡを選択し、参照信号Ｖｒｅｆは入力信号ＶＡの平均値のピークとなる。

時間ｔ０において、期間Ｔｏｎ３となり入力信号ＶＡが入力しはじめる。時間ｔ０において、参照信号Ｖｒｅｆは０（最小値）のため、Ａ３＋は極大値となる。参照信号Ｖｒｅｆが大きくなるにつれ、Ａ３＋は極大値に対するＡ３＋の割合は小さくなる。時間ｔ４において、Ａ３＋の極大値に対するＡ３＋の割合が一定値以下になると、信号ＳＤはロ−レベルになる。ここで、ヒステリシス比較器５４の時定数を入力信号ＶＡの周期より長くすることにより、信号ＳＡは入力信号ＶＡの周期の影響を受けない。時間ｔ４において、信号ＳＥＬがローレベルとなる。タイマー６０による遅延時間Ｔｄｅｌ後の時間ｔ２において、スイッチ信号Ｖｓｗ１およびＶｓｗ２がローレベルとなる。これにより、第１スイッチＳＷ１はオフ、第２スイッチＳＷ２はＶｐｈ２を選択し、参照信号ＶｒｅｆはＶｐｈ２の平均値のピークとなる。

以上のように、実例例５の回路により実施例４の図１３で説明した動作が可能となる。抵抗Ｒ５およびＲ６は、参照信号Ｖｒｅｆが平均値Ｖｍとなる直前に信号ＳＤがハイレベルとなるように設定することが好ましい。タイマー６０の遅延時間は、参照信号Ｖｒｅｆが安定してから、通信準備期間Ｔｐｒｅが終了するまでの間にスイッチ信号Ｖｓｗ２およびＶｓｗ１がオフするように設定することが好ましい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）はＰＯＮ方式のブロック図、図１（ｂ）はＰＯＮ方式の光通信の時間に対する光信号の模式図である。図２は比較例に係る電子回路の回路図である。図３（ａ）および図３（ｂ）は保持回路を有さず時定数が大きい場合、小さい場合のタイミングチャートである。図４は比較例に係る電子回路のタイミングチャートである。図５は実施例１に係る電子回路の回路図である。図６（ａ）はローパスフィルタを用いた保持回路の例であり、図６（ｂ）はピークホールド回路を保持回路に用いた例である。図７は実施例１に係る電子回路のタイミングチャートである。図８は実施例２に係る電子回路の回路図である。図９は実施例２に係る電子回路のタイミングチャートである。図１０は実施例３に係る電子回路の回路図である。図１１は実施例４に係る電子回路の回路図である。図１２は差動増幅回路の回路図である。図１３は実施例４に係る電子回路のタイミングチャートである。図１４は実施例５に係る電子回路の回路図である。図１５は実施例５に係る電子回路のタイミングチャートである。

符号の説明

１０平均化回路
１１参照信号生成回路
２０、３４第１保持回路
３０差動増幅回路
３２、３６第２保持回路
４０トランスインピーダンスアンプ
４２フォトダイオード
ＳＷ１第１スイッチ
ＳＷ２第２スイッチ

Claims

入力信号が入力される入力端子と参照信号端子とを有する差動増幅回路と、
前記入力信号を平均化し平均化信号を生成する平均化回路と、
前記参照信号端子と前記平均化回路の出力との間に設けられ、前記平均化信号を保持し前記参照信号端子に出力する第１保持回路と、
前記第１保持回路と前記平均化回路との間に設けられた第１スイッチと、
前記記第１保持回路の出力、および前記平均化回路の出力と前記第１スイッチとの間の出力ノードのいずれかを選択的に前記参照信号端子に接続する第２スイッチと、
前記出力ノードと前記第２スイッチとの間に接続され、前記平均化信号を保持し前記第２スイッチに出力する第２保持回路と、
を備えることを特徴とする電子回路。
前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断することを特徴とする請求項１記載の電子回路。
前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断し、
前記第２スイッチは、前記通信準備期間において前記出力ノードを選択し前記参照信号端子に接続し、前記通信準備期間の後は前記第１保持回路の出力を選択し前記参照信号端子に接続することを特徴とする請求項１記載の電子回路。
入力信号が入力される入力端子と参照信号端子とを有する差動増幅回路と、
前記入力信号を平均化し平均化信号を生成する平均化回路と、
前記参照信号端子と前記平均化回路の出力との間に設けられ、前記平均化信号を保持し前記参照信号端子に出力する第１保持回路と、
前記第１保持回路と前記平均化回路との間に設けられた第１スイッチと、
を具備し、
前記第１保持回路の出力は前記平均化回路に入力され、前記平均化回路を介した前記第１保持回路の出力が前記参照信号端子に出力されることを特徴とする電子回路。
前記平均化回路は、前記入力信号および前記第１保持回路の出力のいずれかを選択して平均化することにより前記平均化信号を生成することを特徴とする請求項４記載の電子回路。
前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断し、
前記平均化回路は、前記通信準備期間において前記入力信号を選択し平均化することにより前記平均化信号を生成し、前記通信準備期間の後は前記第１保持回路の出力を選択することにより前記平均化信号を生成することを特徴とする請求項５記載の電子回路。
前記平均化回路の出力と前記第１スイッチとの間に前記平均化信号を保持し、前記通信準備期間の後はその出力が前記参照信号端子に接続され、前記通信準備期間においてはその出力が前記第１スイッチに接続される第２保持回路が設けられ、
前記第１保持回路は前記第２保持回路で保持された前記平均化信号を保持することを特徴とする請求項６記載の電子回路。
前記第１保持回路は、前記入力信号のピークを保持するピークホールド回路またはローパスフィルタであることを特徴とする請求項１から７のいずれか一項記載の電子回路。
前記第１保持回路は、出力を一定値に設定可能であることを特徴とする請求項１から８のいずれか一項記載の電子回路。