JP5512040B2 - 帯域可変増幅器 - Google Patents

Description

本発明は、光通信システムに用いられる帯域可変増幅器に関するものであり、特に、アクセス系光通信システムの一つの方式であるＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）システムの加入者終端装置（ＯＮＵ：Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ）に用いられる帯域可変増幅器に関するものである。

従来、光ファイバを用いた公衆回線網を実現する方式として、ＰＯＮシステムと呼ばれるポイント・トゥ・マルチポイントのアクセス系光通信システムが広く用いられている。図７は、ＰＯＮシステムの構成図である。図７に示すように、ＰＯＮシステムは、局側装置である１台のＯＬＴ（Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）５０と、光スターカプラ６０を介して接続される複数の加入者端末装置ＯＮＵ７０（１）〜７０（ｎ）により構成される。

このような構成を有するＰＯＮシステムは、多数のＯＮＵ７０（１）〜７０（ｎ）に対して、伝送路である光ファイバの大部分とＯＬＴ５０を共有化できるため、運用コストの経済化が期待できる。さらに、受動部品である光スターカプラ６０には給電が必要なく、屋外設置が容易であり、信頼性も高いという利点がある。このことから、ＰＯＮシステムは、ブロードバンドネットワークを実現する切り札として、近年活発に導入が進められている。

例えば、ＩＥＥＥ８０２．３ａｖで規格化されている、伝送速度が１０Ｇｂｉｔ／ｓと１．２５Ｇｂｉｔ／ｓの両方の伝送速度の通信が可能な１０Ｇ−ＥＰＯＮ（１０Ｇｉｇａｂｉｔ−Ｅｔｈｅｒｎｅｔ Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）においては、次のような通信が行われる。

ＯＬＴ５０から各ＯＮＵ７０（１）〜７０（ｎ）への下り方向の通信では、１０Ｇ信号としては光波長１．５８μｍ帯、１Ｇ信号としては光波長１．４９μｍ帯による同報通信方式を用いている。そして、各ＯＮＵ７０（１）〜７０（ｎ）は、波長分割多重を行うＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）フィルタにより伝送速度を分割するとともに、割り当てられたタイムスロットの自局宛データのみを取り出す。

一方、各ＯＮＵ７０（１）〜７０（ｎ）からＯＬＴ５０への上り方向の通信では、１０Ｇ信号としては光波長１．２７ｕｍ帯、１Ｇ信号としては光波長１．３１μｍ帯を用いて通信が行われる。そして、各ＯＮＵ７０（１）〜７０（ｎ）による１０Ｇ信号と１Ｇ信号の両方のデータが衝突しないように、送出タイミングを制御する時分割多重通信方式を用いている。

このようなＰＯＮシステムの上り方向の通信においては、ＯＬＴ５０の光受信部は、１０Ｇ信号と１Ｇ信号の両方のバースト光信号を受信している。そして、それぞれの信号に対して最適な雑音等化を行い、受信感度特性を良好にするために、この光受信部には、１０Ｇ、１Ｇの両方の回路を設けることが一般的であり、例えば、バースト受信回路に関する技術が提案されている（例えば、非特許文献１参照）。

一方、単独の回路により帯域を可変する構成としては、例えば、Ｇｍを制御することにより差動増幅器の帯域を変化させる技術が提案されている（例えば、特許文献１参照）。

特開２０００−６８７６１号公報

ＣＯＩＮ２０１０ ＴｕＣ１−５ 「１．２５／１０．３−Ｇｂｉｔ／ｓ Ｄｕａｌ−ｒａｔｅ Ｂｕｒｓｔ−Ｍｏｄｅ Ｒｅｃｅｉｖｅｒ ｗｉｔｈ Ａｕｔｏｍａｔｉｃ Ｂｉｔ−ｒａｔｅ Ｄｉｓｃｒｉｍｉｎａｔｉｏｎ Ｃｉｒｃｕｉｔ ｆｏｒ Ｃｏｅｘｉｓｔｉｎｇ ＰＯＮ Ｓｙｓｔｅｍｓ」

しかしながら、従来技術には、以下のような課題がある。
非特許文献１に示された技術は、１０Ｇ信号用、１Ｇ信号用に個別の増幅回路が必要であり、回路規模、消費電力が大きくなる問題があった。

また、特許文献１に示された技術は、Ｇｍ制御により帯域を可変するため、回路利得が変動するとともに、能動負荷のため、広帯域化が難しい問題があった。

従来技術におけるこれらの問題を、図面を用いて詳しく説明する。まず始めに、図８は、非特許文献１による従来の増幅回路の構成を示す図である。図８に示す増幅回路は、入力端子１０１、出力端子１０２、１０３、および増幅器１１１、１１２で構成されている。

次に、動作について説明する。入力端子１０１には、１０Ｇ信号と１Ｇ信号の両方について、各ＯＮＵ７０（１）〜７０（ｎ）のデータが衝突しないように入力される。増幅器１０１は、等化帯域ｆｃ＝７．７ＧＨｚに設計された増幅器であり、１０Ｇ信号を等化増幅して、出力端子１０２に出力する。一方、増幅器１０２は、等化帯域ｆｃ＝０．９ＧＨｚに設計された増幅器であり、１Ｇ信号を等化増幅して、出力端子１０３に出力する。

非特許文献１における増幅回路は、このような２つの増幅器を必要とする構成であるため、１つの帯域可変型増幅器を用いる場合と比較して、回路規模、消費電力が２倍必要となる。

次に、図９は、特許文献１による従来の増幅回路の構成を示す図である。図９に示す増幅回路は、５つのＣＭＯＳトランジスタ２１１〜２１５、４つの電流源２４１〜２４４、およびコンデンサ２５１を備えている。

また、入出力端子および電源として、ＣＭＯＳトランジスタ２１１、２１２からなる差動増幅回路の正相、逆相入力端子２０１ａ、２０１ｂ、出力端子２０２ａ、２０２ｂ、カスコードトランジスタであるＣＭＯＳトランジスタ２１３、２１４のバイアス端子２０３、差動増幅回路のＧｍ制御端子２０４、正電源２０５、負電源２０６を備えている。

次に、動作について説明する。本回路構成における帯域ｆｃは、下式（１）で表わされる。
ｆｃ＝１／（２πＣ（１／ｇｍ）） （１）
上式（１）において、Ｃはコンデンサ２５１の容量、ｇｍはＧｍ制御端子２０４により決まる値である。

また、利得Ａは、下式（２）で表わされる。
Ａ＝−ｇｍ・ＲＬ （２）
上式（２）において、ＲＬは負荷抵抗、ｇｍはＧｍ制御端子２０４により決まる値である。

したがって、ｇｍを変更することにより、上式（１）の関係により帯域ｆｃを変化させることはできるが、上式（２）の関係により回路利得Ａも同時に変化してしまう問題がある。このため、特許文献１による従来の増幅回路は、受信回路に適用できない課題がある。

本発明は、前記のような課題を解決するためになされたものであり、回路規模、消費電力の削減を図るとともに、回路利得を一定に保ちながら１０Ｇと１Ｇの受信信号に対して最適な等化帯域で増幅することのできる帯域可変増幅器を得ることを目的とする。

本発明に係る帯域可変増幅器は、第１の抵抗負荷に直列に接続された第１のトランジスタと、第２の抵抗負荷に直列に接続された第２のトランジスタとにより構成された差動増幅回路と、差動増幅回路の正相出力点に一端が接続された第１の可変容量素子と、差動増幅回路の逆相出力点に一端が接続された第２の可変容量素子と、第１の可変容量素子の他端、および第２の可変容量素子の他端に接続された容量制御端子とを備え、容量制御端子に印加される制御電圧値に応じて、第１の可変容量素子および第２の可変容量素子の容量値を変更させることで、差動増幅回路から出力される利得を変化させることなく、帯域を所望の値に制御する構成を有し、第１のトランジスタと第１の抵抗負荷との間に直列に挿入された第３のトランジスタと、第２のトランジスタと第２の抵抗負荷との間に直列に挿入された第４のトランジスタとをさらに備え、カスコード接続型の差動増幅器を構成し、第１のトランジスタのコレクタと第３のトランジスタのエミッタとの間に直列に挿入された第３の抵抗負荷と、第２のトランジスタのコレクタと第４のトランジスタのエミッタとの間に直列に挿入された第４の抵抗負荷と、第３の抵抗負荷と第３のトランジスタとの接続点に一端が接続され、容量制御端子に他端が接続された第３の可変容量素子と、第４の抵抗負荷と第４のトランジスタとの接続点に一端が接続され、容量制御端子に他端が接続された第４の可変容量素子とをさらに備え、容量制御端子に印加される制御電圧値に応じて、第１の可変容量素子、第２の可変容量素子、第３の可変容量素子、および第４の可変容量素子の容量値を変更させ、第１の可変容量素子、第２の可変容量素子、第１の抵抗負荷、第２の抵抗負荷からなる第１のローパスフィルタと、第３の可変容量素子、第４の可変容量素子、第３の抵抗負荷、第４の抵抗負荷からなる第２のローパスフィルタとによる多段フィルタを構成するものである。

本発明に係る帯域可変増幅器によれば、印加電圧の大きさに応じて容量値を変更できる可変容量素子を差動増幅回路の出力点に接続した構成を有することにより、回路規模、消費電力の削減を図るとともに、回路利得を一定に保ちながら１０Ｇと１Ｇの受信信号に対して最適な等化帯域で増幅することのできる帯域可変増幅器を得ることができる。

本発明の実施の形態１にかかる帯域可変増幅器の構成を示す図である。 本発明の実施の形態１にかかる帯域可変増幅器のバラクタダイオードの静電容量対逆方向電圧の特性を示す図である。 本発明の実施の形態１にかかる帯域可変増幅器の利得対周波数特性の動作イメージを示す図である。 本発明の実施の形態２にかかる帯域可変増幅器の構成を示す図である。 本発明の実施の形態３にかかる帯域可変増幅器の構成を示す図である。 本発明の実施の形態４にかかる帯域可変増幅器の構成を示す図である。 ＰＯＮシステムの構成図である。 非特許文献１による従来の増幅回路の構成を示す図である。 特許文献１による従来の増幅回路の構成を示す図である。

以下に、添付図面を参照して、本発明にかかる帯域可変増幅器の実施の形態を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかる帯域可変増幅器の構成を示す図である。図１における帯域可変増幅器は、ＣＭＯＳトランジスタ１１、１２、抵抗２１、２２、バラクタダイオード３１、３２、電流源４１を備えている。また、入出力端子および電源として、ＣＭＯＳトランジスタ１１、１２からなる差動増幅回路の正相、逆相入力端子１ａ、１ｂ、正相、逆相出力端子２ａ、２ｂ、バラクタダイオード３１、３２の容量制御端子３、正電源５、負電源６を備えている。

次に、本実施の形態１にかかる帯域可変増幅器の動作、および特徴について説明する。図２は、本発明の実施の形態１にかかる帯域可変増幅器のバラクタダイオード３１、３２の静電容量対逆方向電圧の特性を示す図である。図２に示すように、可変容量素子であるバラクタダイオード３１、３２は、逆方向電圧が小さい場合には静電容量が大きく、逆方向電圧が大きい場合には静電容量が小さくなる特性を有している。

そこで、本実施の形態１における帯域可変増幅器は、この図２の特性を生かし、図１に示した容量制御端子３の端子電圧を制御することにより、上式（１）に示すＣの容量値を変化させることで、帯域ｆｃを制御することが可能となる。

図３は、本発明の実施の形態１にかかる帯域可変増幅器の利得対周波数特性の動作イメージを示す図である。容量制御端子３に与える電圧によりバラクタダイオード３１、３２の容量値を変化させることで、制御電圧Ｈｉｇｈ時はｆｃ＝７．７ＧＨｚ、制御電圧Ｌｏｗ時は０．９ＧＨｚに制御することが可能である。さらに、このような制御を行う場合には、上式（２）に示す利得Ａに関わるｇｍやＲＬは変化しない。このため、利得変化なしに、帯域だけを所望の値に変更することが可能となる。

以上のように、実施の形態１によれば、印加電圧の大きさに応じて容量値を所望の値に変更できる可変容量素子を差動増幅回路の出力点に接続した構成を有することで、１つの差動増幅器による回路構成を用いて、利得を変化させることなく、帯域を所望の値に制御することができる。この結果、回路規模、消費電力を削減できるとともに、回路利得を一定に保ちながら１０Ｇと１Ｇの受信信号に対して最適な等化帯域が得られる優れた帯域可変増幅器を実現できる。

実施の形態２．
図４は、本発明の実施の形態２にかかる帯域可変増幅器の構成を示す図である。図４における帯域可変増幅器は、ＣＭＯＳトランジスタ１１〜１４、抵抗２１、２２、バラクタダイオード３１、３２、電流源４１を備えている。また、入出力端子および電源として、ＣＭＯＳトランジスタ１１、１２からなる差動増幅回路の正相、逆相入力端子１ａ、１ｂ、正相、逆相出力端子２ａ、２ｂ、バラクタダイオード３１、３２の容量制御端子３、ＣＭＯＳトランジスタ１３、１４のバイアス設定端子４、正電源５、負電源６を備えている。

先の実施の形態１における図１の構成と比較すると、本実施の形態２における図４の構成は、ＣＭＯＳトランジスタ１３、１４、およびバイアス設定端子４をさらに備えている点が異なっている。そこで、これらの相違点を中心に、以下に説明する。

図４に示すように、バイアス設定端子４を備えたＣＭＯＳトランジスタ１３、１４は、差動増幅回路を構成するＣＭＯＳトランジスタ１１、１２のそれぞれにカスケード接続されている。このような多段構成の増幅回路とすることで、ＣＭＯＳトランジスタ１１、１２からなる差動増幅回路のミラー容量の増幅利得を小さくすることができ、帯域可変増幅器全体の広帯域化を図ることが可能となる。

以上のように、実施の形態２によれば、カスケード接続された差動増幅回路を用いることで、先の実施の形態１の効果に加え、差動増幅回路のミラー容量の増幅利得を小さくすることができ、帯域可変増幅器全体の広帯域化を実現することができる。

実施の形態３．
図５は、本発明の実施の形態３にかかる帯域可変増幅器の構成を示す図である。図５における帯域可変増幅器は、ＣＭＯＳトランジスタ１１〜１４、抵抗２１〜２４、バラクタダイオード３１〜３４、電流源４１を備えている。また、入出力端子および電源として、ＣＭＯＳトランジスタ１１、１２からなる差動増幅回路の正相、逆相入力端子１ａ、１ｂ、正相、逆相出力端子２ａ、２ｂ、バラクタダイオード３１〜３４の容量制御端子３、ＣＭＯＳトランジスタ１３、１４のバイアス設定端子４、正電源５、負電源６を備えている。

先の実施の形態２における図４の構成と比較すると、本実施の形態３における図５の構成は、抵抗２３、２４、およびバラクタダイオード３３、３４をさらに備えている点が異なっている。そこで、これらの相違点を中心に、以下に説明する。なお、基本的な動作については、先の実施の形態２と同様であり、説明を省略する。

図５に示すように、バラクタダイオード３１、３２と、抵抗２１、２２による第１のローパスフィルタに対して、新たに追加したバラクタダイオード３３、３４と、抵抗２３、２４による第２のローパスフィルタを形成している。このような構成とすることで、フィルタの次数を増加させることが可能となる。

以上のように、実施の形態３によれば、フィルタの次数を増加させる構成を備えることで、先の実施の形態２の効果に加え、フィルタ設計の自由度を増加させることができる。

実施の形態４．
図６は、本発明の実施の形態４にかかる帯域可変増幅器の構成を示す図である。図６における帯域可変増幅器は、ＣＭＯＳトランジスタ１１〜１４、抵抗２１〜２４、バラクタダイオード３３、３４、電流源４１を備えている。また、入出力端子および電源として、ＣＭＯＳトランジスタ１１、１２からなる差動増幅回路の正相、逆相入力端子１ａ、１ｂ、正相、逆相出力端子２ａ、２ｂ、バラクタダイオード３３、３４の容量制御端子３、ＣＭＯＳトランジスタ１３、１４のバイアス設定端子４、正電源５、負電源６を備えている。

先の実施の形態３における図５の構成と比較すると、本実施の形態４における図６の構成は、バラクタダイオード３１、３２を備えていない点が異なっている。そこで、この相違点を中心に、以下に説明する。なお、基本的な動作については、先の実施の形態２と同様であり、説明を省略する。

本実施の形態４におけるバラクタダイオード３３、３４は、先の実施の形態１におけるバラクタダイオード３１、３２と同様の働きをする。この結果、本実施の形態４における帯域可変増幅器も、利得を変化させることなく、帯域を所望の値に制御することができる。

また、本実施の形態４における帯域可変増幅器は、バラクタダイオード３１、３２がない。このため、抵抗２１、２２に接続される容量成分が小さくなることから、先の実施の形態３に比べ、さらなる広帯域化が可能となる。

以上のように、実施の形態４によれば、フィルタの次数を増加させる構成はないものの、抵抗負荷に接続される容量成分を小さくできる構成を備えることで、先の実施の形態２の効果に加え、帯域可変増幅器全体の広帯域化を図ることができる。

Claims (4)

1. 第１の抵抗負荷に直列に接続された第１のトランジスタと、第２の抵抗負荷に直列に接続された第２のトランジスタとにより構成された差動増幅回路と、
   前記差動増幅回路の正相出力点に一端が接続された第１の可変容量素子と、
   前記差動増幅回路の逆相出力点に一端が接続された第２の可変容量素子と、
   前記第１の可変容量素子の他端、および前記第２の可変容量素子の他端に接続された容量制御端子と
   を備え、
   前記容量制御端子に印加される制御電圧値に応じて、前記第１の可変容量素子および前記第２の可変容量素子の容量値を変更させることで、前記差動増幅回路から出力される利得を変化させることなく、帯域を所望の値に制御する構成を有し、
   前記第１のトランジスタと前記第１の抵抗負荷との間に直列に挿入された第３のトランジスタと、
   前記第２のトランジスタと前記第２の抵抗負荷との間に直列に挿入された第４のトランジスタと
   をさらに備え、カスコード接続型の差動増幅器を構成し、
   前記第１のトランジスタのコレクタと前記第３のトランジスタのエミッタとの間に直列に挿入された第３の抵抗負荷と、
   前記第２のトランジスタのコレクタと前記第４のトランジスタのエミッタとの間に直列に挿入された第４の抵抗負荷と、
   前記第３の抵抗負荷と前記第３のトランジスタとの接続点に一端が接続され、前記容量制御端子に他端が接続された第３の可変容量素子と、
   前記第４の抵抗負荷と前記第４のトランジスタとの接続点に一端が接続され、前記容量制御端子に他端が接続された第４の可変容量素子と
   をさらに備え、
   前記容量制御端子に印加される制御電圧値に応じて、前記第１の可変容量素子、前記第２の可変容量素子、前記第３の可変容量素子、および前記第４の可変容量素子の容量値を変更させ、前記第１の可変容量素子、前記第２の可変容量素子、前記第１の抵抗負荷、前記第２の抵抗負荷からなる第１のローパスフィルタと、前記第３の可変容量素子、前記第４の可変容量素子、前記第３の抵抗負荷、前記第４の抵抗負荷からなる第２のローパスフィルタとによる多段フィルタを構成する
   帯域可変増幅器。
2. 請求項１に記載の帯域可変増幅器において、
   前記第１の可変容量素子および前記第２の可変容量素子を除いた構成を有する
   帯域可変増幅器。
3. 請求項１または２に記載の帯域可変増幅器において、
   前記可変容量素子のそれぞれは、バラクタダイオードである
   帯域可変増幅器。
4. 請求項１ないし３のいずれか１項に記載の帯域可変増幅器において
   前記トランジスタのそれぞれは、バイポーラトランジスタまたはＣＭＯＳトランジスタである
   帯域可変増幅器。

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