JP5208936B2 - チップ製造および設計における改良のための方法および装置 - Google Patents

チップ製造および設計における改良のための方法および装置 Download PDF

Info

Publication number
JP5208936B2
JP5208936B2 JP2009522346A JP2009522346A JP5208936B2 JP 5208936 B2 JP5208936 B2 JP 5208936B2 JP 2009522346 A JP2009522346 A JP 2009522346A JP 2009522346 A JP2009522346 A JP 2009522346A JP 5208936 B2 JP5208936 B2 JP 5208936B2
Authority
JP
Japan
Prior art keywords
passivation layer
layer
bond pad
hole
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009522346A
Other languages
English (en)
Other versions
JP2009545871A (ja
Inventor
ゼクリ、ミシェル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2009545871A publication Critical patent/JP2009545871A/ja
Application granted granted Critical
Publication of JP5208936B2 publication Critical patent/JP5208936B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、チップ製造および設計を改良するための方法および装置に関する。詳細には、本発明は、次に限らないが、頑健性の強化および金属層におけるボンドパッドまたはバンプへの繋止について、チップ製造および設計を改良するための方法および装置に関する。
チップに関する技術は変化を続けており、このことは、さらなるサイズの減少を一般に意味している。サイズが減少する毎に、克服する必要のあるさらなる問題が提示される。特に、小型のデバイスについては、生じる主要な問題のうちの1つはチップの強度すなわち頑健性である。これはチップの全部分に当てはまるが、探査その他の種類の試験が行われる範囲において、より問題となる。
試験の荷重の拡散に関する問題については、マイクロ技術(すなわち、〜10−6m)の領域に関する複数の文書において説明されている。例えば、モトローラ(Motorola)による特許文献1および2には、プローブ・オーバ・パッシベーション(POP;probe−over−passivation)、ボンド・オーバ・パッシベーション(BOP;bond−over−passivation)およびボンド・オーバ・活性化層(BOA;bond over activated layer)プロセスの使用について記載されている。
特許文献3は、内部強化されたボンドパッドに関する。この強化ボンドパッドは、平坦でない誘電体構造と、その平坦でない誘電体構造に形の従う金属ボンド層とを有する。この発明には、デュアル・インレイ・ボンド面(多くの工程を用いる非常に複雑なプロセスを必要とする)が必要である。特許文献4には、いわゆる「装甲された」ボンドパッドについて開示されている。この特許では、絶縁体14の上に延びている銅金属18からなる複数のアイランドを有する構造が教示されている。加えて、この特許では、同じ範囲で結合および探査を行うことが対処されている。金属誘電体パターンは最上部の金属(例えば、アルミニウム)であり、微細なピッチのボンドパッドに互換するものではない。また、下にある金属層によってボンド面が電気的に接続される必要があるため、このことによってボンド・オーバ・アクティベーション(BOA)の互換性も制限される。銅のアイランドおよびパッシベーションの交互配置によって、垂直接続性が提供される。この銅のアイランドおよびパッシベーション層の交互配置を行うには、デバイス製造のコストおよび時間を増大させる、さらに幾つもの追加の工程が必要である。
本発明では、添付の特許請求の範囲に記載の方法および装置を提供する。
米国特許第6,563,226号明細書 米国特許第6,717,270号明細書 米国特許出願公開第200005/0121803号明細書 米国特許第6,531,384号明細書
本発明の一実施形態による、チップの第1の実施形態の断面図。 本発明の一実施形態による、図1に示すパッシベーション層領域における複数の層の詳細な部分の図。 本発明の一実施形態によるパッシベーション層の平面図。 本発明の一実施形態による方法の工程を示すフローチャート。
図1を参照すると、ナノメートル技術の活性デバイス100が示されている。このデバイスはシリコンベースで製造されてよく、MOSFET、ダイオードなどであってよい。シリコン層を102として示す。このデバイスは、金属および絶縁体の複数の層104からなり、それらの層には層間に適切にビアその他の接続106が形成されている。層の性質および設計はデバイスの特定の性質に応じて異なる。金属の層は、通常、銅または任意の他の適切な金属からなり、絶縁体の層は、プロセスおよびデバイスの要求に適切であるような任意の誘電体からなる。最上部の金属層108はチップの最終設計にしたがって形成される。次いで、パッシベーション層110がチップの表面の上に適用され、ワイヤボンド領域112において結合が行われることを可能とするのに適切であるように、パターン形成される。パッシベーション層のパターニングは上部金属層108のパターニングと同様であり、金属層の任意のホールにほぼ対応するホールがパッシベーション層に存在する。これらのホールの理由について、より詳細に以下に記載する。そのような2つのホールについて、プローブ範囲118の領域において、114,116とラベルを付ける。ボンドパッド層(アルミニウム層)120が適用され、プローブ範囲またはプローブ領域118の表面において、複数のパッシベーションビア122がパターン形成される。ボンドパッド層120は、銅、アルミニウムその他の適切な材料であってよく、デバイスの表面を完全に覆わずに、様々な範囲または領域に存在してもよい。パッシベーションビア122の機能については、本願と同日に出願され、引用によって本明細書に援用される、本出願人の同時継続出願SC14021 CFにおいて、より詳細に記載されている。
プローブ124が探査領域に接触し、荷重が加えられる。ビアがプローブの下に存在するという事実のため、探査の全応力が1つの特定の点に集中されることはなく、実際には、プローブの最大応力はビアの周囲に全領域に広がる。プローブ・オーバ・パッシベーション空間に対しパターン形成されたビアが、探査の応力を有効に分散させる。探査プロセスが行われ、チップが必要な試験を通過すると、その後、ワイヤボンド126がワイヤボンド領域112へ取り付けられることができる。
ビアが、プローブ領域およびワイヤボンド領域の両方の上にパターン形成されてもよい。これは、試験がワイヤボンド領域またはバンプ領域(バンプ用の領域)の上で行われる場合、有用であることがある。また、パターニング(pattering)が層120の全体に対して同じであり、これは、より複雑でない組立プロセスを採用できることを意味している。
パッシベーションビアは、どのような形状とされてもよい(例えば、正方形、ハニカム、円形など)。ホールの形状およびサイズは、ホールがプローブチップより小さく、チップがホールの縁に掛からないように構成される。ホールは、例えば、角が面取りされた縁や同様の縁を有してよい。加えて、上述の一般設計要求が様々なホール形状について満たされる場合、ビアに関して形状、配置、数などの制限はない。
ここで図2を参照する。図2には、パッシベーション層の領域についてのより詳細な図を示す。示した領域には、その上にパッシベーション層110を備えたチップ108の最上部層が含まれている。パッシベーション層114,116のホールも、より詳細に示されている。パッシベーション層110はわずかに金属層108に重なり、突出領域200を与えている。ボンドパッド層120が適用されるとき、金属のうちの一部はホールへ浸出し、突出領域の長さのうちの一部に沿って延び、アンカー202を生じさせる。このアンカーはホールの縁の周囲に有効に「引っ掛かり」、金属が凝固するにつれ縁への取付部を形成する。他の任意の適切な手法によりアンカーまたはアンカーポイントが形成されてよく、本発明が溶融金属の流動およびその凝固によって形成されるアンカーまたはアンカーポイントに限定されないことが認識される。
チップ300の最上部金属層を、上から見て図3に示す。上面は、一般に304にて示すグリッドの形態で複数のホール302を備える。図では、グリッドは上部金属層の全面に広がっていないが、その要件を環境が要求する場合には全面に広げることも可能である。加えて、この層は1つの層でなく複数の領域であってもよい。ホールを正方形のホールとして示しているが、これについても正方形のホールである必要はない。ホールは任意の形状およびサイズであってよい。パッシベーション層の適用時、上部金属層のグリッド構成は、ホールが依然として上から見えるように維持される。ホールは、パッシベーション層によって形成された突出領域の存在のため、わずかに小さくなる。したがって、ボンドパッドが適用されるとき、溶融した金属は、複数のホール302の各々へ入り、そこでアンカーを形成する。
用語「アンカー」を、ホールに形成され、突出領域の領域へ延びる金属プラグの用語として用いる。しかしながら、アンカーは多くの異なる形状および形態を取ってよいことが認識される。用語「アンカー」には、同じ機能を有する、すなわち、ボンドパッド層をパッシベーション層に対し取り付ける追加の要素を追加する、他の任意の種類の掛止手段、固定手段または接続手段が含まれる。
突出領域のサイズは、アンカーの金属が最上部金属層108と接触して短絡などを引き起こさないように、注意深く決定される必要がある。この決定は、用いられる金属の種類、金属の流動性、ホールおよび突出部のサイズ、全ての層の材料の性質、チップの設計およびサイズに関する他の細目、ならびにそれらのうちの1つ以上に応じてよい。アンカーと金属層108との間の最小距離は、対象の技術が最終のチップにおいて電気的な問題を回避するために適用される設計規則に応じて異なる。
アルミニウム層120は、接続または探査が行われ得るチップ上の層の一例である。アンカーポイントが適用可能であり有用である他の環境においては、他の種類の層が存在してよい。例えば、チップ上の異なる場所に異なる金属の層が存在してよい。必要であるのは、上部層、すなわち、上述のアンカーポイントを与えるように形成されているパッシベーション層の上の領域が存在することのみである。
アンカーポイントを追加することによって、ボンドパッド層におけるボンドパッドの信頼性が改良される。これは、例えば、ピール試験において実証され得る。そのようなピール試験の結果について、本発明の一実施形態によるアンカーの形成されたチップでは、試験されたチップについて成功率は100%となる。
アンカーおよびこのアンカーが形成される手法のため、POPまたはボンドパッドの直ぐ下の金属層は配線用に用いられておらず、本発明の一実施形態によるデバイスには、より多くの機能が利用可能となる。加えて、本発明の一実施形態の利点を有しない同じ型のチップと比較して、ボンドパッドの機械的性能が相当増大する。これに加えて、本発明の一実施形態のボンドパッドでは、探査および結合の適用のクラックの危険が減少され、そのため、より大きなプロセスウィンドウの使用が可能となる。
上述のように、ボンドパッド層120の上面に含まれてよい複数のパッシベーションビア122が存在する。それらのビアによって、探査試験が出願人の同時継続出願SC14021 CFにおいて記載されているように行われるとき、デバイスの表面が耐えられる応力が増大する。図2に見られるように、ビア122およびホール114,116は位置整合されてもよい。換言すると、パッシベーションビアは、ホールの上に、または部分的にホールの上に配置される。この場合、特に任意の探査または結合操作中、または一般に組立および試験操作中に、チップにはさらに大きい強度および頑健性が存在する。
上述のようなアンカーを備えるチップを製造するステップについて、ここで図4に関連して記載する。チップが、チップ設計および要件に応じて、通常の手法により製造される(工程400)。チップの最上部または上部の金属層が適用される(工程402)。この工程は、任意の適切なプロセスによって実行されてよい。最上部金属層は、その表面の上に複数のホール(ドーナツと呼ばれることがある)を備える。次いで、ボンドパッドのアンカー固定が必要な任意の領域においてホールが保持されるように、パッシベーション層が形成される(工程404)。次いで、ボンドパッド層または領域が適用される(工程406)。パッシベーションおよびボンドパッドは任意の適切なプロセスによって製造されてよい。
本明細書に提示した要素および実施例に関して本発明の変形が可能であることと、それらの変形が本明細書に含まれていることが認識される。

Claims (6)

  1. 1つ以上のホールを備えた上部金属表面を有する半導体チップに対しボンドパッドを固定する方法において
    上部金属表面の上にパッシベーション層を形成するパッシベーション層形成工程と、
    ッシベーション層にホールを有するようにパッシベーション層をパターン形成する工程であって、同ホールは上側金属層のホールに対応し、上側金属層のホール以下のサイズであるパターン形成工程と、
    パッシベーション層の上にボンドパッドを形成するボンドパッド形成工程と、を備え、
    ボンドパッド形成工程は、ボンドパッドを形成するとき、ボンドパッドからの材料の一部をパッシベーション層および上側金属層のホールへ導入することによって、ボンドパッドをパッシベーション層に対し固定する材料導入工程を含む方法。
  2. 材料導入工程は、溶融した材料がホールへ入りパッシベーション層の下側に沿って流動するように、溶融した材料をパッシベーション層に適用し、前記材料をパッシベーション層の表面の下へ流動させ、上側金属層に取り付けずにパッシベーション層に取り付けることによって、固定手段を形成する工程をさらに備える請求項1に記載の方法。
  3. パッシベーション層形成工程は、前記金属層のホールより小さいホールを有するパッシベーション層を形成する工程を含む請求項1または2に記載の方法。
  4. パターン形成工程において、パッシベーション層に直線で囲まれた形のホールを形成する工程をさらに備える請求項1乃至のいずれか一項に記載の方法。
  5. パターン形成工程において、パッシベーション層に円形のホールを形成する工程をさらに備える請求項1乃至のいずれか一項に記載の方法。
  6. 1つ以上のホールを備える上部金属表面を有する半導体チップであって、
    上側金属層のホールに対応し、上側金属層のホール以下のサイズである1つ以上のホールを有する、上部金属表面の上のパッシベーション層と、
    パッシベーション層の上に形成されたボンドパッドと、を備え、
    ボンドパッドは、ボンドパッドが形成されるとき、パッシベーション層および上側金属層のホールへ入り、ボンドパッドを固定する半導体チップ。
JP2009522346A 2006-08-01 2006-08-01 チップ製造および設計における改良のための方法および装置 Active JP5208936B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/IB2006/054088 WO2008015500A1 (en) 2006-08-01 2006-08-01 Method and apparatus for improvements in chip manufacture and design

Publications (2)

Publication Number Publication Date
JP2009545871A JP2009545871A (ja) 2009-12-24
JP5208936B2 true JP5208936B2 (ja) 2013-06-12

Family

ID=37906990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009522346A Active JP5208936B2 (ja) 2006-08-01 2006-08-01 チップ製造および設計における改良のための方法および装置

Country Status (4)

Country Link
US (1) US7955973B2 (ja)
JP (1) JP5208936B2 (ja)
TW (1) TW200816337A (ja)
WO (1) WO2008015500A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置
KR20120080923A (ko) * 2011-01-10 2012-07-18 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8314026B2 (en) 2011-02-17 2012-11-20 Freescale Semiconductor, Inc. Anchored conductive via and method for forming
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
WO2014150393A2 (en) 2013-03-15 2014-09-25 Lazur Andrew J Method for producing high strength ceramic matrix composites
US9780051B2 (en) * 2013-12-18 2017-10-03 Nxp Usa, Inc. Methods for forming semiconductor devices with stepped bond pads
US9245846B2 (en) * 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
EP3131118B1 (en) * 2015-08-12 2019-04-17 MediaTek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
JP6806252B2 (ja) * 2017-07-13 2021-01-06 富士電機株式会社 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02110934A (ja) * 1988-10-19 1990-04-24 Matsushita Electric Works Ltd コンタクト電極用窓の形成方法
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JPH0758113A (ja) * 1993-08-16 1995-03-03 Toshiba Corp 半導体装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
TW411602B (en) * 1998-02-07 2000-11-11 Winbond Electronics Corp Semiconductor manufacturing process and its structure which can prevent bonding pad fall-off due to the plug process
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6444295B1 (en) * 1998-12-29 2002-09-03 Industrial Technology Research Institute Method for improving integrated circuits bonding firmness
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
GB2364170B (en) * 1999-12-16 2002-06-12 Lucent Technologies Inc Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、cmp装置、及びcmp方法
TW437030B (en) * 2000-02-03 2001-05-28 Taiwan Semiconductor Mfg Bonding pad structure and method for making the same
JP3977578B2 (ja) * 2000-09-14 2007-09-19 株式会社東芝 半導体装置および製造方法
US6727593B2 (en) * 2001-03-01 2004-04-27 Kabushiki Kaisha Toshiba Semiconductor device with improved bonding
US6563226B2 (en) 2001-05-23 2003-05-13 Motorola, Inc. Bonding pad
US6531384B1 (en) 2001-09-14 2003-03-11 Motorola, Inc. Method of forming a bond pad and structure thereof
JP2003209134A (ja) * 2002-01-11 2003-07-25 Hitachi Ltd 半導体装置及びその製造方法
US6864578B2 (en) 2003-04-03 2005-03-08 International Business Machines Corporation Internally reinforced bond pads
US6717270B1 (en) 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
JP3880600B2 (ja) * 2004-02-10 2007-02-14 松下電器産業株式会社 半導体装置およびその製造方法
JP4267481B2 (ja) * 2004-02-20 2009-05-27 パナソニック株式会社 半導体装置
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7741716B1 (en) * 2005-11-08 2010-06-22 Altera Corporation Integrated circuit bond pad structures

Also Published As

Publication number Publication date
US7955973B2 (en) 2011-06-07
WO2008015500A1 (en) 2008-02-07
JP2009545871A (ja) 2009-12-24
US20100019395A1 (en) 2010-01-28
TW200816337A (en) 2008-04-01

Similar Documents

Publication Publication Date Title
JP5208936B2 (ja) チップ製造および設計における改良のための方法および装置
JP4772844B2 (ja) ウエハレベルパッケージ及びその製造方法
US6844631B2 (en) Semiconductor device having a bond pad and method therefor
US20050173801A1 (en) Semiconductor device
JP4170137B2 (ja) 配線基板及び電子部品実装構造
US9893031B2 (en) Chip mounting structure
JP2004282072A5 (ja)
CN102651356B (zh) 在迹线上凸块结构中延伸的金属迹线
US20120205812A1 (en) Patterns of passivation material on bond pads and methods of manufacture thereof
JP2006100828A (ja) フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法および構造
JP3772078B2 (ja) 半導体装置及び半導体装置搭載用配線基板
US6781150B2 (en) Test structure for detecting bonding-induced cracks
US9230934B2 (en) Surface treatment in electroless process for adhesion enhancement
JP4171492B2 (ja) 半導体装置およびその製造方法
KR100366409B1 (ko) 접착성 전도체 및 이를 사용한 칩실장구조
JP5150578B2 (ja) 半導体装置及びその製造方法
US20110133184A1 (en) Semiconductor device
EP3285294B1 (en) Integrated circuit die having a split solder pad
JP4361828B2 (ja) 樹脂封止型半導体装置
KR20090035586A (ko) 칩 제조 및 설계의 개선을 위한 방법 및 장치
JP2005093780A (ja) 半導体装置
JP2004014637A (ja) 半導体装置及びワイヤボンディング方法
JP4724106B2 (ja) 半導体装置用基板およびその製造方法ならびに半導体装置およびその製造方法
JP2006303035A (ja) 半導体装置
JPH0574856A (ja) 半導体チツプの実装方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5208936

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250