JP5150578B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5150578B2
JP5150578B2 JP2009177816A JP2009177816A JP5150578B2 JP 5150578 B2 JP5150578 B2 JP 5150578B2 JP 2009177816 A JP2009177816 A JP 2009177816A JP 2009177816 A JP2009177816 A JP 2009177816A JP 5150578 B2 JP5150578 B2 JP 5150578B2
Authority
JP
Japan
Prior art keywords
substrate
metal layer
semiconductor chip
protective metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009177816A
Other languages
English (en)
Other versions
JP2010062538A (ja
Inventor
喜一郎 桧垣
功一 杉原
克也 村上
茂典 澤地
充 大井田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009177816A priority Critical patent/JP5150578B2/ja
Publication of JP2010062538A publication Critical patent/JP2010062538A/ja
Application granted granted Critical
Publication of JP5150578B2 publication Critical patent/JP5150578B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/811—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector the bump connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/81101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector the bump connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a bump connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置に関し、特にフリップチップ実装された半導体装置に関するものである。
近年、半導体装置の小型化・高機能化・高性能化に伴って、装置の消費電力が増大している。これは、信号数の増加に伴う電極数、即ち配線ワイヤ数の増加に伴う電気特性の低下やボンディングワイヤの長ループ化などによる。
上述の課題に対応する技術としてフリップチップ実装が広く知られている。このフリップチップ実装は、高融点金属からなり、先端部が尖った形状のスタッドバンプが表面に形成された基板と、半田バンプが表面の電極上に形成された半導体チップとを、３００℃〜４００℃で加熱して溶融した状態の半田バンプにスタッドバンプを挿入し、基板と半導体チップ間を所望の間隔にするために、半導体チップに圧力を加えてスタッドバンプを押しつぶすように基板上に実装する方法である（特許文献１）。
しかし、この実装方法では、スタッドバンプを押しつぶすように実装するため、この実装時の圧力により、半導体チップ表面の電極下に形成された配線層及び、電極と配線層間の絶縁膜にダメージを与えるという問題がある。また、実装時の熱によっても、配線層及び、電極と配線層間の絶縁膜はダメージを受ける。このように配線層及び絶縁膜にダメージが発生すると、リーク電流が発生し、装置の電気的特性が低下する。半導体チップは通常、チップの中央部に多数の配線層が形成されていることを考慮すれば、上述のフリップチップ実装では、半導体チップの中央部に電極を形成することは困難である。
このように、半導体チップの中央部に電極を形成できないことは、近年の半導体チップのサイズの縮小化に伴う電気的特性の低下の要因となる。すなわち、上述のフリップチップ実装方法を適用する場合、半導体チップの外周部のみにしか電極を形成することができない。従って、電源用電極も外周部のみにしか形成することができない。しかし、チップサイズの縮小化に伴って、電源用電極とチップ中央部に形成された半導体素子とを接続するシリコン配線の配線幅が縮小するため、シリコン配線の抵抗が増し、電圧降下が発生する。従って、電源用電極を半導体素子の外周部に形成した場合、シリコン配線による電圧降下のため、電源に供給した電圧以下の電圧が半導体素子に供給されることとなり、半導体チップ全体の電気的特性が低下するという問題がある。
ここで、電源用電極が中央部表面に格子状に配置され、これら中央部の電源用電極の周囲全体の表面に、信号用電極が格子状に配置された基板が知られている（特許文献２）。
しかし、上述の基板は、裏面全体に格子状に半田ボールを形成する規格の半導体装置に適用される基板である。このような規格の半導体装置に適用される基板は、基板表面の電極数及び、裏面全体に形成された半田ボールの数が共に多く、これらを接続するための配線を形成する配線層の層数を多くしなければならないため、基板製作にかかるコストが高いという問題がある。さらに、この基板の中央部に形成された各電源用電極は、これらの直下に形成されたそれぞれのスルーホールを介して裏面の半田ボールに接続されるため、各層に形成される配線層の配線の設計が制限されるという問題もある。
すなわち、従来技術では、基板上に半導体チップをフリップチップ実装した半導体装置において、基板及び半導体チップの設計の自由度が低く、電気的特性に優れた半導体装置を実現することは困難である。
特開２００７−４３０１０号公報 特開２０００−３０７００５号公報
本発明の課題は、基板及び半導体チップの設計の自由度が高く、電気的特性に優れた半導体装置を実現することにある。
本発明の半導体装置は、表面に形成された絶縁膜、この絶縁膜上の中央部及び外周部にそれぞれ形成された複数の電極パッド、及び、これらの電極パッド上にそれぞれ形成された複数の保護メタル層を有する多層配線構造の半導体チップと、この半導体チップが実装され、表面の前記電極パッドに対応する箇所にそれぞれ形成された複数の基板端子部を有し、かつ前記基板端子部が形成された箇所にそれぞれ開口を備えるとともにこれらの開口が相互に溝で連結されたソルダーレジスト膜を表面に有する基板と、を具備し、前記半導体チップは、前記保護メタル層上及び前記基板端子部上のいずれか一方に形成されたスタッドバンプが、他方に形成された半田バンプに接続することで、前記基板上に実装されたことを特徴とするものである。
また、本発明の半導体装置の製造方法は、多層配線構造の半導体チップ表面に形成された絶縁膜上の中央部及び外周部にそれぞれ形成された複数の電極パッド上にそれぞれ保護メタル層を形成し、前記保護メタル層上、及び前記半導体チップが実装され、表面に複数の基板端子部を有し、かつ前記複数の基板端子部が形成された箇所にそれぞれ開口を備えるとともにこれらの開口が相互に溝で連結されたソルダーレジスト膜を表面に有する基板の前記基板端子部上、のいずれか一方にスタッドバンプを形成し、他方には半田バンプを形成し、前記スタッドバンプと前記半田バンプはそれぞれが対向する位置に形成され、かつ接続することを特徴とする方法である。
本発明によれば、基板及び半導体チップの設計の自由度が高く、電気的特性に優れた半導体装置を実現できる。
第１の実施形態による半導体装置の半導体チップを示す上面図である。 図１に示す半導体チップの破線Ａ−Ａ´に沿った断面図である。 電極パッド上に形成された保護メタル層の形状を示す上面図である。 図３Ａに示す保護メタル層の変形例を示す上面図である。 図３Ａに示す保護メタル層の他の変形例を示す上面図である。 第１の実施形態による半導体装置の基板を示す上面図である。 図４Ａの変形例を示す上面図である。 図４Ａに示す基板の破線Ａ−Ａ´に沿った断面図である。 第１の実施形態による半導体装置の基板を示す下面図である。 図４Ａに示す基板の中央部を拡大して示す上面図である。 図７に示す基板の破線Ａ−Ａ´に沿った断面図である。 第１の実施形態による半導体装置の一部を示す部分断面図である。 保護メタル層の膜厚と電極パッド下の配線層と絶縁膜との層間に発生する応力との関係を示すシミュレーション結果である。 図１０Ａの結果の一部を拡大して表示したシミュレーション結果である。 図１０Ａ、図１０Ｂに示した結果をまとめた図である。 電極パッド下の配線層と絶縁膜との層間に印加される応力値と不良率との関係を示す実験結果である。 第２の実施形態による半導体装置を示す構造断面図である。
以下に、本実施形態による半導体装置について、図面を参照して説明する。
（第１の実施形態）
はじめに、本発明の第１の実施形態に係る半導体装置について、図１〜図９を参照して説明する。なお、本実施形態の半導体装置は、後述する半導体チップ１１が、後述する有機基板上２１にプリップチップ実装されたものである。以下、この半導体チップ１１及び有機基板２１について、詳細に説明する。
図１は、本実施形態の半導体装置を構成する半導体チップを示す上面図である。また、図２は、図１に示す半導体チップの破線Ａ−Ａ´に沿った構造断面図である。図２に示すように、本実施形態の半導体装置において、半導体チップ１１は、表面及び内部に配線層１２を有する、いわゆる多層配線構造である。これらの配線層１２を有する半導体チップ１１の表面は、絶縁膜１３で覆われている。半導体チップ１１の表面を覆う絶縁膜１３上には、複数の電極パッド１４が、例えばＡｌを用いて形成されており、これらの電極パッド１４と最上部の配線層１２に形成された配線とは、Ｖｉａ１５を介して相互に電気的に接続されている。このように電極パッド１４が形成された絶縁膜１３上は、電極パッド１４上の一部の領域を除いて、絶縁層であるポリイミド層１６で覆われている。電極パッド１４上の一部の領域上には、保護メタル層１７が形成されており、この保護メタル層１７上には、半田バンプ１８が形成されている。
このような半導体チップ１１において、電極パッド１４は、図１に示すように、中央部及び外周部に形成されている。中央部に形成された電極パッド１４は、半導体チップ１１が有する素子の電源用電極パッド１４１または接地用電極パッド１４２である。これに対して、外周部に形成された電極パッド１４は、半導体チップ１１に信号を供給する信号供給用の電極パッド１４３である。
また、保護メタル層１７は、例えば５μｍ程度の膜厚を有するＮｉにより形成された金属層である。しかし、この保護メタル層１７の膜厚については上述の膜厚に限定されるものではなく、後述するように、材料にかかわらず３〜５μｍであることが好ましいが、例えばこれより薄い２μｍでもよいし、また、５μｍより厚い膜厚であってもよい。さらに、弾性率が２００ＧＰａ以上の材料に限定する場合は、１．５μｍ以上の膜厚であればよい。
なお、第１の実施形態に係る半導体装置において、保護メタル層１７は、単層の金属層であることが好ましい。これは、多層の金属層からなる保護メタル層１７を形成した場合、各層の界面において亀裂が生じ、機械的強度が小さくなるためである。
また、保護メタル層１７の形状は、図３Ａに上面図を示すように、円形状である。しかし、保護メタル層１７の形状は、円形に限定されるものではなく、電極パッド１４からはみ出さないように形成されれば、形状は限定されない。従って、例えば図３Ｂに示すように、保護メタル層１７は、長方形であってもよい。さらに、図３Ｃに示すように、保護メタル層１７は、十字形状であっても良い。また、図示はしないが、保護メタル層１７は、八角形であっても良い。特に、保護メタル層１７が長方形の場合、保護メタル層１７の表面積を大きくすることができる。これにより、保護メタル層１７上に形成される半田バンプ１８の体積を大きくすることができる。従って、後述するように、有機基板２１上に半導体チップ１１をフリップチップ実装する際に、有機基板２１と半導体チップ１１との重ね合わせのずれによって生ずる、有機基板２１に形成されたスタッドバンプ２３と半田バンプ１８との接触不良を抑制することができる。
また、中央部の電源用電極パッド１４１または接地用電極パッド１４２上に形成される保護メタル層１７の表面積と、外周部の信号供給用の電極パッド１４３上に形成される保護メタル層１７の表面積とは、同一面積である。しかし、これらの表面積は、必ずしも同一である必要はない。従って、例えば、電源用電極パッド１４１または接地用電極パッド１４２上の保護メタル層１７の表面積を、信号供給用の電極パッド１４３上の保護メタル層１７の表面積よりも大きくしてもよい。
図４Ａは、本実施形態による半導体装置の有機基板を示す上面図である。また、図５は、図４Ａに示す有機基板の破線Ａ−Ａ´に沿った断面図である。また、図６は、本実施形態による半導体装置の有機基板を示す下面図である。
図４Ａに示すように、有機基板２１の表面には、上述の半導体チップ１１の電極パッド１４に対応する箇所に、それぞれ電源用基板端子部２２１、接地用基板端子部２２２及び信号用基板端子部２２３が形成されている。電源用基板端子部２２１は、上述の半導体チップ１１の電源用電極パッド１４１に対応する箇所に形成されている。同様に、接地用基板端子部２２２は、接地用電極パッド１４２に対応する箇所に、信号用基板端子部２２３は、信号用電極パッド１４３に対応する箇所にそれぞれ形成されている。これらの基板端子部２２１、２２２、２２３上には、図５に示すように、それぞれスタッドバンプ２３が形成されている。なお、図５においては、図４Ａにおいて、信号用基板端子部２２３上にスタッドバンプ２３が形成された箇所の断面を示しているが、電源用基板端子部２２１、接地用基板端子部２２２上に形成されたスタッドバンプ２３も、図５と同様に形成されている。これらのスタッドバンプ２３は、先端部２３１が尖った形状であり、ＡｕもしくはＣｕで形成されている。また、基板端子部２２１、２２２、２２３が形成された半導体チップ１１の表面は、図４Ａに示すように、電源用基板端子部２２１及び、接地用基板端子部２２２が形成された箇所には四角形の開口２４１が形成され、信号用基板端子部２２３が枠状に形成された箇所には枠状の開口２４２が形成されたソルダーレジスト膜２５が形成されている。このようなソルダーレジスト膜２５において、互いに隣接する四角形の開口２４１同士及び、これらの四角形の開口２４１と枠状の開口２４２とは、それぞれ互いに溝２６で連結されている。なお、上述の電源用基板端子部２２１及び、接地用基板端子部２２２が形成された箇所の開口２４１は、例えば図４Ｂに示すように、円形であってもよい。また、図６に示すように、上述の有機基板２１の裏面には、例えば外周部に沿って２重に半田ボール２７が形成されている。これらの半田ボール２７は、後述するように、上述の有機基板２１上に半導体チップ１１がフリップチップ実装されることで形成された半導体装置と外部とを電気的に接続する電極である。
ここで、四角形の開口２４１に形成された電源用基板端子部２２１、接地用基板端子部２２２について、図７を参照して説明する。
図７は、図４Ａの中央部を拡大して示す部分拡大図である。また、図８は、図７の破線Ａ−Ａ´に沿った断面図である。なお、図７においては、有機基板２１上の溝２６を有するソルダーレジスト膜２５及び、スタッドバンプ２３は省略して示している。
図７に示すように、有機基板２１の中央部の表面には、四角形の電源用配線２８１が形成されている。同様に、有機基板２１の中央部の表面には、四角形の接地用配線２８２が形成されている。これらの電源用配線２８１と接地用配線２８２とは、マトリクス状に形成されており、それぞれは互いに交互に形成されている。
電源用配線２８１上には、３個の電源用基板端子部２２１がそれぞれ形成されている。さらに電源用配線２８１には、１個の電源用Ｖｉａ２９１が形成されており、電源用配線２８１は、図８に示すように、このＶｉａ２９１を介して有機基板２１内部の一層に形成された電源プレート３０と接続されている。この電源プレート３０には、交互に形成された全ての電源用配線２８１が、それぞれの電源用Ｖｉａ２９１を介して接続されている。なお、この電源プレート３０は、図６に示した有機基板２１裏面の半田ボール２７を介して有機基板２１の外部電源（図示せず）に接続されており、この外部電源から、電源プレート３０に電圧が供給される。同様に、接地用配線２８２上には、３個の接地用基板端子部２２２がそれぞれ形成されている。さらに接地用配線２８２には、１個の接地用Ｖｉａ２９２が形成されており、接地用配線２８２は、このＶｉａ２９２を介して有機基板２１内部の一層に形成された接地プレート（図示せず）と接続されている。この接地プレートには、交互に形成された全ての接地用配線２８２が、それぞれの接地用Ｖｉａ２９２を介して接続されている。この接地プレートは、有機基板２１裏面の半田ボール２７と接続され、この半田ボール２７を介して接地される。
図９は、上述の有機基板２１上に上述の半導体チップ１１がフリップチップ実装された半導体装置を示す部分断面図である。
図９に示すように、フリップチップ実装された半導体装置は、有機基板２１に形成されたスタッドバンプ２３の先端部２３１が、半導体チップ１１に形成された半田バンプ１８に挿入されるように実装されている。さらに、このように実装された半導体装置の有機基板２１と半導体チップ１１との間は、アンダーフィル樹脂３１で充填されている。
次に、上述の半導体チップ１１を有機基板２１上に実装する実装方法について図面を参照して説明する。
まず、図４Ａに示す信号用基板端子部２２３上には、図５に示すように、超音波併用熱圧着ワイヤボンディング法によって、先端部２３１が尖った形状のスタッドバンプ２３が形成される。同時に、図４Ａに示す電源用基板端子部２２１、接地用基板端子部２２２上には、例えば図８に示すように、超音波併用熱圧着ワイヤボンディング法によって、先端部２３１が尖った形状のスタッドバンプ２３が形成される。
一方で、図１に示す半導体チップ１１の電源用電極パッド１４１、接地用電極パッド１４２、信号用電極パッド１４３上には、例えば図２に示すように、Ｎｉ（弾性率２００［ＧＰａ］）を用いて電気めっきにより、保護メタル層１７が形成される。このとき、それぞれの電極パッド１４１、１４２、１４３上に形成された保護メタル層１７の膜厚は、例えば５μｍである。この膜厚は、実装時に配線層１２及び絶縁膜１３に発生するダメージを抑制することができるために十分な機械的強度を有するために必要な膜厚であり、以下に示すシミュレーション結果から得られた膜厚である。
図１０Ａは、保護メタル層１７の膜厚及び弾性率と、配線層１２と絶縁膜１３との層間に働く応力の相関性を示したシミュレーション結果である。また、図１０Ｂは、図１０Ａの一部を拡大して表示したシミュレーション結果である。また、図１０Ｃは、図１０Ａ、図１０Ｂの結果をまとめた表である。なお、図１０Ａにおいては、弾性率が１３０ＧＰａのときの結果は示されていない。
シミュレーションモデルは、多層配線構造の半導体チップ上に絶縁膜を介して電極パッドが形成され、この電極パッド上に保護メタル層を形成したものを想定した。なお、実際には保護メタル層上には半田バンプが形成されるが、実装時には半田バンプは溶融しているため、半田バンプは除外して考えている。このようなモデルの保護メタル層に上部から一定の圧力をかけた場合に、配線層と絶縁層との層間に発生する応力を、保護メタル層の膜厚及び保護メタル層の弾性率を変えながら算出した。計算は、有限要素法による。
図１０Ａ、図１０Ｂによれば、保護メタル層を設けることにより、電極パッド下の配線層と絶縁膜との層間に発生する応力を低減することができることがわかった。また、発生する応力は、保護メタル層の弾性率よりも膜厚に強く依存することがわかった。すなわち、保護メタル層は、材料を選定するよりも、所望の膜厚に形成することにより、効率よく配線層と絶縁膜との層間に発生するダメージを抑制できることがわかった。
ここで、図１０Ａ、図１０Ｂにおいて、応力値が点線で示す５３ＭＰａ未満のときをダメージ未発生領域と考える。この値は、実験により得られた値である。
この実験においては、スタッドバンプを有する基板に対して平行に半導体チップを配置し、半導体チップに対して上部から平行を保って圧力をかけた場合に、配線層と絶縁層との層間に発生する応力と、この応力に応じて配線層と絶縁層との層間に生じた不良率との関係を調べた。この結果を図１１に示す。
図１１において、横軸は、配線層と絶縁層との層間に発生する応力値（応力値［ＭＰａ］）を示す。縦軸は、配線層と絶縁層との層間に生じた不良率（Ｐａｄ下不良率［％］）を示す。なお、上述の実験の結果は、図１１において、曲線Ｘで示される。
図１１の曲線Ｘによれば、応力値が５２．８［ＭＰａ］以下のときに、配線層と絶縁層との層間に生じた不良率が０［％］になることがわかる。すなわち、応力値が５３ＭＰａ未満であれば、配線層と絶縁膜との層間にダメージが発生しないこととなる。図１０Ｂによれば、保護メタル層の弾性率が２００ＧＰａ以上のとき、膜厚を１μｍ以上に形成すれば、応力値を５３ＭＰａ未満にすることができることがわかる。また、図１０Ｂによれば、保護メタル層の弾性率にかかわらず、膜厚を１．１μｍ以上に形成すれば、応力値を５３ＭＰａ未満にすることができることがわかる。
なお、上述の実験は、基板に対して平行な半導体チップに圧力が印加された、いわば理想的に実装された場合の結果である。しかし、実際は、基板に対して傾いて半導体チップが実装される場合もある。この場合、上述した実験と同様に圧力を印加した場合であっても、箇所によって印加される圧力は異なる。従って、基板が有する全てのスタッドバンプが、半導体チップが有する半田バンプに接続されることを条件として、基板に対して半導体チップを最大に傾けた場合において、上述と同様の実験を行った。この実験の結果は、図１１において、曲線Ｙで示される。
図１１の曲線Ｙによれば、応力値が４９．３［ＭＰａ］以下のときに、配線層と絶縁層との層間に生じた不良率が０［％］になることがわかる。すなわち、応力値が５０ＭＰａ未満であれば、配線層と絶縁膜との層間にダメージが発生しないこととなる。
このように、図１１の曲線Ｘ、Ｙを共に考慮すると、基板が有する全てのスタッドバンプが、半導体チップが有する半田バンプに接続されることを条件として、応力値が５０ＭＰａ未満のときが、ダメージ未発生領域であるといえる。
この結果を踏まえて図１０Ｂを参照すると、保護メタル層の弾性率が２００ＧＰａ以上のとき、膜厚を１．５μｍ以上に形成すれば、応力値を５０ＭＰａ未満にすることができることがわかる。なお、弾性率が３００ＧＰａ以上であれば、膜厚を１．３μｍ以上、弾性率が４００ＧＰａ以上であれば、膜厚を１．２μｍ以上になるように形成すればよい。また、図１０Ｂによれば、保護メタル層の弾性率にかかわらず、膜厚を２μｍ以上に形成すれば、応力値を５０ＭＰａ未満にすることができることがわかる。
すなわち、保護メタル層を形成することによって、配線層と絶縁膜との層間にダメージを発生させないための保護メタル層の条件は、図１０Ｂ、図１０Ｃより、弾性率が２００ＧＰａ以上の場合、膜厚が１．５μｍ以上であるといえる。また、弾性率にかかわらず、膜厚が２μｍ以上であるといえる。
しかし、実際には製造プロセスに起因する製造バラツキにより、膜厚は多少変動することを考慮すれば、膜厚は３μｍ以上が好ましいと言える。さらに、図１０Ａによれば、膜厚は厚いほど配線層と絶縁膜との層間のダメージを抑制できることがわかる。しかし、保護メタル層を厚く形成するほど、製造に多くの時間が必要になることや、多くの材料を必要とすることを考慮すれば、膜厚は５μｍ以下が好ましいと言える。
従って、保護メタル層１７は、理想的には、弾性率が２００ＧＰａの材料を使用した場合、膜厚を１．５μｍ以上に形成されることが好ましい。しかし、現実的には、弾性率が２００ＧＰａの材料を使用した場合、膜厚を３〜５μｍに形成されることが好ましい。上述の保護メタル層１７の膜厚５μｍは、以上のシミュレーションおよび実験の結果による。
なお、保護メタル層１７の材料としてＮｉ（弾性率２００［ＧＰａ］）を選定する理由は、以下の通りである。
上述のシミュレーション結果によれば、膜厚１．５μm未満であっても、Ｎｉの弾性率である２００ＧＰａを超える材料であれば、保護メタル層として機能することがわかる。例えば、弾性率が２００ＧＰaを超える材料は、以下のとおりである。
窒化珪素（約３１０ＧＰａ）、クロム（２９０ＧＰａ）、ベリリウム及びその合金（約３２０ＧＰａ）、タングステン及びその合金（約４１０ＧＰａ）、ベリリア（約３９０ＧＰａ）である。
しかし、上述した各材料は、本実施形態において使用されるＮｉと比べて半導体材料として汎用性が低く、一般的に使用されない材料である。従って、保護メタル層１７の材料としては、一般的に使用される中で最も弾性率が高いＮｉが使用されている。
以上に述べた理由により、半導体チップ１１の電極パッド１４上に、Ｎｉにより、膜厚が５μｍの保護メタル層１７を形成した後、図２に示すように、保護メタル層１７上にめっきによって半田バンプ１８を形成する。
以上のように、有機基板２１の基板端子部２２１、２２２、２２３上にスタッドバンプ２３を形成する一方で、半導体チップ１１の電極パッド１４上に保護メタル層１７及び半田バンプ１８を形成した後、有機基板２１上のスタッドバンプ２３の直上に半田バンプ１８が位置するように、半導体チップ１１をフェイスダウン方式で位置決めする。
次に、熱圧着方式若しくは超音波方式により、半田バンプ１８にスタッドバンプ２３の先端部２３１を挿入することで、有機基板２１上に半導体チップ１１をフリップチップ実装する。なお、スタッドバンプ２３の先端部２３１を半田バンプ１８に挿入する際の半田バンプ１８の温度は、２５０〜２８０℃である。
最後に、実装された状態の有機基板２１と半導体チップ１１との間に、アンダーフィル樹脂３１を充填し、図９に示すような本実施形態による半導体装置を得ることができる。
以上に説明したように、本実施形態による半導体装置によれば、半導体チップ１１の電極パッド１４上に３〜５μｍの膜厚の保護メタル層１７を形成することにより、半導体チップ１１を有機基板２１上に実装する際の、超音波振動及び、印加荷重の機械的応力、熱的応力によって、電極パッド１４下の配線層１２と絶縁膜１３との層間に発生する応力を低減することができる。また、保護メタル層１７は、弾性率が２００ＧＰａ以上の材料を用いた場合、１．５μｍ以上になるように形成することにより、電極パッド１４下の配線層１２と絶縁膜１３との層間に発生する応力を低減することができる。これにより、配線層１２及び絶縁膜１３に生ずるダメージを抑制することができる。
また、実装時の配線層１２及び絶縁膜１３に生ずるダメージを抑制することができるため、半導体チップ１１の中央部に電極パッド１４を形成することができる。例えば電源用電極パッド１４１及び接地用電極パッド１４２を半導体チップ１１の中央部に形成することができる。これにより、電気的特性に優れた半導体装置を提供することができる。
具体的には、電源用電極パッド１４１及び接地用電極パッド１４２と半導体チップ１１が有する中央部の半導体素子との配線を短くすることができる。従って、外部の電源から供給される電圧を効率的に半導体素子に供給することができる。
特に、上述の各実施形態においては、半導体チップ１１の中央部において、電源用電極パッド１４１と接地用電極パッド１４２とは、交互に形成されている。従って、半導体チップ１１が有するそれぞれの半導体素子は、必ず近くに電源用電極パッド１４１と接地用電極パッド１４２とが共に形成されることとなる。従って、それぞれの半導体素子と電源用電極パッド１４１、接地用電極パッド１４２とを接続する配線の長さを平均的に短くすることができる。これにより、それぞれの半導体素子に対して、より効率的に電圧を供給することができる。
なお、上述の各実施形態の半導体装置によれば、半導体チップ１１の中央部に限らず、任意の箇所に電極パッド１４を形成することができる。従って、外周部に集中して形成されていた電極パッド１４を、中央部方向に分散させることができる。従って、半導体チップを小型化することができる。
また、任意の箇所に電極パッド１４を形成することができるため、基板の全面に電極（基板端子部）を有する従来の基板と比較して、有機基板２１に形成される基板端子部２２１（２２２、２２３）を、半導体チップ１１に形成される電極パッド１４の位置に応じて、外周部方向に分散させて形成することもできる。従って、中央部の基板端子部２２２（２２３）の数を減少させることができる。中央部の基板端子部２２２（２２３）の数が多いほど、これらの基板端子部２２２（２２３）と外部とを接続する有機基板２１の配線層を多くしなければならないが、上述したように、中央部の基板端子部２２２（２２３）の数を減少させることができるため、有機基板２１の配線層を減少させることができる。従って、基板作成にかかるコストを低減することができる。
また、上述の各実施形態において、有機基板２１上に形成されたソルダーレジスト膜２５は、基板端子部２２１、２２２、２２３が形成される箇所に開口２４１、２４２を有し、それぞれの開口２４１、２４２は溝２６によって相互に連結されている。従来のように、ソルダーレジスト膜に溝がない構造であれば、有機基板２１と半導体チップ１１との間隔が狭くなるように実装した場合、この狭い間隔によってアンダーフィル樹脂３１の流れに大きな抵抗が生じ、充填速度に差が生まれるため、ボイドが発生した。しかし、本実施形態においては、開口部２４１、２４２を連結する溝２６を形成したため、溝２６においては、有機基板２１と半導体チップ１１との間隔を流れるアンダーフィル樹脂３１の充填速度を向上させることができる。従って、充填速度の差を低減することができるため、ボイドを発生させることなくアンダーフィル樹脂３１を充填させることができる。これにより、さらに電気的特性に優れた半導体装置を提供することができる。
また、上述のように半導体チップ１１の中央部に電極パッド１４を形成することができるため、この電極パッド１４下に配線層を形成することができる。
また、有機基板２１上の電源用基板端子部２２１及び接地用基板端子部２２２は、この有機基板２１中に形成された電源プレート３０及び接地プレート（図示せず）にそれぞれ接続され、これらの電源プレート、接地プレートを介して有機基板２１の裏面の半田ボール２７に接続される。従って、中央部の端子２２１、２２２の直下にそれぞれスルーホールを形成することで基板の裏面の半田ボールと接続する従来の構成と比較して、基板の配線層を貫くスルーホールの数を低減できる。
また、本実施形態においては、基板端子部２２１、２２２、２２３にスタッドバンプを施すことにより、基板端子部２２１、２２２、２２３上に半田バンプ１８を形成しない。これにより半田バンプ１８の量及び半田バンプ１８の先端部１８１の位置を制御する必要がなくなる。従って、有機基板２１の基板端子部２２１、２２２、２２３のソルダーレジスト２５の開口寸法を任意に設計することが可能となる。
以上から、本実施形態によれば、基板及び半導体チップの設計の自由度が高い半導体装置を実現することができる。
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図１２を参照して説明する。なお、第２の実施形態においては、第１の実施形態と基本的な構造は同様であるため、第１の実施形態と異なる箇所を説明する。
図１２は、本実施形態の半導体装置を示す構造断面図である。図１２に示す半導体装置は、有機基板２１の表面に形成された基板端子部２２１、２２２、２２３上に半田バンプ１８が形成されている。一方で半導体チップ１１に形成された保護メタル層１７上には、スタッドバンプ２３が形成されていることを特徴としている。このような第２の実施形態に係る半導体装置においても、第１の実施形態と同様に、半導体チップ１１の電極パッド１４上に、２μｍ以上の膜厚または、弾性率が２００ＧＰａ以上の材料を使用した場合は１．５μｍ以上の膜厚の保護メタル層１７が形成され、この保護メタル層１７上に、スタッドバンプ２３が形成されている。従って、第１の実施形態と同様の効果を得ることが可能である。なお、上述の保護メタル層１７の膜厚は、３〜５μｍであることが好ましい。
また、本実施形態においては、半導体チップ１１上に保護メタル層１７を介してスタッドバンプ２３が形成されている。スタッドバンプ２３は一般的に、超音波併用熱圧着ボンディング法によって形成されており、保護メタル層１７がない場合、このスタッドバンプ２３の形成時の荷重及び超音波による機械的な応力により、配線層１２及び絶縁膜１３にダメージが発生する。しかし本実施形態の場合、保護メタル層１７が形成されているため、スタッドバンプ２３を形成する際に生ずる配線層１２及び絶縁膜１３のダメージを抑制することも可能である。
以上に、本発明の実施形態を説明したが、実施の形態は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変形可能である。
例えば、半導体チップ１１に形成される電極パッド１４の数、有機基板２１に形成される基板端子部２２１の数、有機基板２１の裏面に形成される半田ボール２７の数は、それぞれ図示した数に限定されるものではない。
また、本実施形態においては、電源用基板端子部２２１及び接地用基板端子部２２２は、上述のようにそれぞれマトリクス状に交互に形成された電源用配線２８１及び接地用配線２８２上に形成されている。しかし、これらの電源用配線２８１、接地用配線２８２は、それぞれマトリクス状の交互に形成されていなくてもよく、半導体チップ１１の中央部に形成される電源用電極パッド１４１及び接地用電極パッド１４２に対応する箇所に形成されていればよい。
また、上述した各実施形態の半導体装置において、電極パッド１４と保護メタル層１７との間に、例えばバリアメタル層が形成されてもよい。しかし、このバリアメタル層は、極めて薄く形成されるため、機械的強度は極めて弱い。従って、保護メタル層１７としての機能を有するものではなく、本発明において、このようなバリアメタル層は、保護メタル層１７には含まれない。
１１・・・半導体チップ、１２・・・配線層、１３・・・絶縁膜、１４・・・電極パッド、１４１・・・電源用電極パッド、１４２・・・接地用電極パッド、１４３・・・信号用電極パッド、１５・・・スルーホール、１６・・・ポリイミド層、１７・・・保護メタル層、１８・・・半田バンプ、２１・・・有機基板、２２１・・・電源用基板端子部、２２２・・・接地用基板端子部、２２３・・・信号用基板端子部、２３・・・スタッドバンプ、２３１・・・スタッドバンプの先端部、２４１・・・四角形の開口、２４２・・・枠状の開口、２５・・・ソルダーレジスト膜、２６・・・溝、２７・・・半田ボール、２８１・・・電源用配線、２８２・・・接地用配線、２９１・・・電源用スルーホール、２９２・・・接地用スルーホール、３０・・・電源プレート、３１・・・アンダーフィル樹脂

Claims (4)

  1. 表面に形成された絶縁膜、この絶縁膜上の中央部及び外周部にそれぞれ形成された複数の電極パッド、及び、これらの電極パッド上にそれぞれ形成された複数の保護メタル層を有する多層配線構造の半導体チップと、
    この半導体チップが実装され、表面の前記電極パッドに対応する箇所にそれぞれ形成された複数の基板端子部を有し、かつ前記基板端子部が形成された箇所にそれぞれ開口を備えるとともにこれらの開口が相互に溝で連結されたソルダーレジスト膜を表面に有する基板と、を具備し、
    前記半導体チップは、前記保護メタル層上及び前記基板端子部上のいずれか一方に形成されたスタッドバンプが、他方に形成された半田バンプに接続することで、前記基板上に実装されたことを特徴とする半導体装置。
  2. 前記保護メタル層は、弾性率が２００ＧＰａ以上であり、かつ、膜厚が１．５μｍ以上の単層の金属層であることを特徴とする請求項１に記載の半導体装置。
  3. 多層配線構造の半導体チップ表面に形成された絶縁膜上の中央部及び外周部にそれぞれ形成された複数の電極パッド上にそれぞれ保護メタル層を形成し、
    前記保護メタル層上、及び前記半導体チップが実装され、表面に複数の基板端子部を有し、かつ前記複数の基板端子部が形成された箇所にそれぞれ開口を備えるとともにこれらの開口が相互に溝で連結されたソルダーレジスト膜を表面に有する基板の前記基板端子部上、のいずれか一方にスタッドバンプを形成し、他方には半田バンプを形成し、前記スタッドバンプと前記半田バンプはそれぞれが対向する位置に形成され、かつ接続することを特徴とする半導体装置の製造方法。
  4. 前記保護メタル層の形成は、弾性率が２００ＧＰａ以上の材料を１．５μｍ以上の膜厚に単層で形成することを特徴とする請求項３に記載の半導体装置の製造方法。
JP2009177816A 2008-08-08 2009-07-30 半導体装置及びその製造方法 Active JP5150578B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009177816A JP5150578B2 (ja) 2008-08-08 2009-07-30 半導体装置及びその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008205945 2008-08-08
JP2008205945 2008-08-08
JP2009177816A JP5150578B2 (ja) 2008-08-08 2009-07-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010062538A JP2010062538A (ja) 2010-03-18
JP5150578B2 true JP5150578B2 (ja) 2013-02-20

Family

ID=41652153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009177816A Active JP5150578B2 (ja) 2008-08-08 2009-07-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8618657B2 (ja)
JP (1) JP5150578B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI515643B (zh) * 2013-10-15 2016-01-01 緯創資通股份有限公司 電子裝置的操作方法
CN104979314A (zh) * 2014-04-09 2015-10-14 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
US11348901B1 (en) 2020-11-30 2022-05-31 Sandisk Technologies Llc Interfacial tilt-resistant bonded assembly and methods for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
JP2004047537A (ja) * 2002-07-09 2004-02-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6703069B1 (en) * 2002-09-30 2004-03-09 Intel Corporation Under bump metallurgy for lead-tin bump over copper pad
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US7271496B2 (en) * 2005-02-04 2007-09-18 Stats Chippac Ltd. Integrated circuit package-in-package system
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
US7812448B2 (en) * 2006-08-07 2010-10-12 Freescale Semiconductor, Inc. Electronic device including a conductive stud over a bonding pad region
US7674651B2 (en) * 2006-12-26 2010-03-09 International Business Machines Corporation Mounting method for semiconductor parts on circuit substrate

Also Published As

Publication number Publication date
US8618657B2 (en) 2013-12-31
US20100032833A1 (en) 2010-02-11
JP2010062538A (ja) 2010-03-18

Similar Documents

Publication Publication Date Title
JP4242336B2 (ja) 半導体装置
JP4449824B2 (ja) 半導体装置およびその実装構造
JP5514560B2 (ja) 半導体装置
JP4551255B2 (ja) 半導体装置
JP2009239256A (ja) 半導体装置及びその製造方法
US7183647B2 (en) Wiring substrate and electronic parts packaging structure
JP2010541191A (ja) 半導体部品中における積層体の補強構造
JP2010161102A (ja) 半導体装置
US9508678B2 (en) Method of manufacturing a semiconductor device including applying ultrasonic waves to a ball portion of the semiconductor device
JP2013236039A (ja) 半導体装置
JP2005260053A (ja) 半導体装置及び半導体装置の製造方法
JP2014072487A (ja) 半導体装置およびその製造方法
JP5767695B2 (ja) 半導体装置
JP2006245076A (ja) 半導体装置
JP5150578B2 (ja) 半導体装置及びその製造方法
JP4494249B2 (ja) 半導体装置
JP2009043793A (ja) 半導体装置、およびその半導体装置の製造方法
JP2010525553A (ja) 半導体装置のバンプ構造
JP2005285971A (ja) 半導体装置
JP4850029B2 (ja) 半導体装置
JP4894159B2 (ja) 半導体装置及びその製造方法
JP2005197538A (ja) 半導体装置
JP6105773B2 (ja) 半導体装置
JP5543071B2 (ja) 半導体装置およびこれを有する半導体モジュール
JP2009130074A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121203

R151 Written notification of patent or utility model registration

Ref document number: 5150578

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350