JP5194521B2 - 半導体装置の製造方法、パターン形成方法及びパターン補正装置 - Google Patents

半導体装置の製造方法、パターン形成方法及びパターン補正装置 Download PDF

Info

Publication number
JP5194521B2
JP5194521B2 JP2007094125A JP2007094125A JP5194521B2 JP 5194521 B2 JP5194521 B2 JP 5194521B2 JP 2007094125 A JP2007094125 A JP 2007094125A JP 2007094125 A JP2007094125 A JP 2007094125A JP 5194521 B2 JP5194521 B2 JP 5194521B2
Authority
JP
Japan
Prior art keywords
resist pattern
heat treatment
pattern
dimension
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007094125A
Other languages
English (en)
Other versions
JP2008251988A (ja
Inventor
智彦 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2007094125A priority Critical patent/JP5194521B2/ja
Priority to US12/059,895 priority patent/US20080241972A1/en
Publication of JP2008251988A publication Critical patent/JP2008251988A/ja
Application granted granted Critical
Publication of JP5194521B2 publication Critical patent/JP5194521B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置や液晶などの表示デバイスを製造するためのリソグラフィー工程におけるパターン形成方法及びパターン補正装置、当該パターン形成方法を適用した半導体装置の製造方法に関するものである。
近時では、半導体素子の高集積化に伴い、リソグラフィーで形成するパターンの微細化が進んでおり、そのパターンを形成するためのフォトマスクも微細化が進んでいる。それに伴い、必要となるマスクの寸法精度が益々厳しくなっている。これらのフォトマスクには光近接効果補正(OPC)が施されており、基板上で所望の寸法が得られるように、フォトマスクのマスクパターンに言わばバイアスが掛けられている。
特開2006−18095号公報
しかしながら、フォトマスクを製造するうえでは、必ず製造誤差が存在しており、この誤差を有するフォトマスクのマスクパターンを基板上に転写すれば、当初予測していた寸法とは異なる寸法にレジストパターンが形成されることになる。即ち、同じOPCが施されている別のフォトマスクを用いて転写した場合、フォトマスクの寸法誤差分だけ、転写結果に相違が生じる。例えば、量産工場等で同一製品の同一層をパターン形成するのに、2枚のフォトマスクを用いる場合に、それぞれにおいて転写結果が異なるという問題が発生する。その結果として、製品の機能や製造歩留まり、工程管理に違いが生じてしまい、デバイス製造上の大きな問題となる。
本発明は、上記の課題に鑑みてなされたものであり、リソグラフィープロセスを工夫することにより、フォトマスクにおけるマスクパターンの寸法誤差を容易且つ確実に補正し、所望のレジストパターンを正確に形成することを可能とするパターン形成方法及び装置、当該パターン形成方法を適用した半導体装置の製造方法、並びにプログラム及び記録媒体を提供することを目的とする。
本発明のパターン形成方法は、ピッチの異なる少なくとも2種類のマスクパターンを有するフォトマスクに形成された前記マスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化するに際して、前記マスクパターンの各々の寸法を計測する工程と、前記マスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記マスクパターンの各々の寸法の計測結果に基づき、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する工程とを含む。
本発明のパターン補正装置は、ピッチの異なる少なくとも2種類のマスクパターンを有するフォトマスクに形成されたマスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化する際に用いるパターン補正装置であって、前記マスクパターンの各々の寸法を計測する寸法計測手段と、前記マスクパターンの各々の寸法の計測結果に基づいて、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する熱処理温度算出手段とを含み、前記熱処理温度算出手段は、予め求められた、前記マスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を用いて、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定する
本発明の半導体装置の製造方法は、ピッチの異なる少なくとも2種類のマスクパターンを有するフォトマスクに形成された前記マスクパターンの各々の寸法を計測する工程と、
被エッチング材上に、前記フォトマスクに形成された前記マスクパターンをレジストに転写してレジストパターンを形成する工程と、前記マスクパターンに対応する各々の前記レジストパターンにおける厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記マスクパターンの各々の寸法の計測結果に基づき、前記レジストパターンを所望の寸法に厚肉化するための熱処理の温度を決定する工程と、前記レジストパターンを覆うように厚肉化材料を塗布し、決定された前記温度で熱処理を施して前記レジストパターンを厚肉化する工程と、前記厚肉化された前記レジストパターンを用いて前記被エッチング材をエッチングする工程とを含む。
本発明によれば、リソグラフィープロセスを工夫することにより、フォトマスクにおけるマスクパターンの寸法誤差を容易且つ確実に補正し、所望のレジストパターンを正確に形成することが可能となる。
−本発明の基本骨子−
本発明は、フォトマスクに形成されたマスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施した後に洗浄してレジストパターンを厚肉化する技術に適用されるものである。
レジストパターンの厚肉化技術は、コンタクトホールや多層配線を縮小化させる技術として開発され、近年実用化され始めてきている。例えば、65nm径のコンタクトホールを形成するために、第1のレジスト材料を用いて、形成するコンタクトホールに対応して例えば70nm径の開孔を有するレジストパターンを形成した後、このレジストパターンに第2のレジスト材料を塗布して熱処理し、水洗する。これにより、レジストパターンが例えば5nm程度厚肉化され、所望の65nm程度のコンタクトホールが得られる。
第1のレジスト材料と第2のレジスト材料として好適な組み合わせとしては、例えば第1のレジスト材料としては、ポリヒドロキシスチレンやアクリル樹脂を用いた化学増幅レジスト等が、第2のレジスト材料としては、ポリビニルアルコール等が挙げられる。これらのレジスト材料として適用可能な他の例としては、例えば特許文献1に開示されたものがある。
レジストパターンの厚肉化技術は、露光した時の酸の残留成分と第2のレジスト材料とがその後の熱処理によって架橋し、レジストパターンが厚肉化するというものである。レジストパターンによって酸の残留成分量が異なるため、例えば密集したレジストパターンと孤立したレジストパターンとでは、厚肉化の度合いも異なることが予想される。
本発明者は、レジストパターンの厚肉化の度合いが、塗布された第2のレジスト材料の熱処理温度により、ほぼ一意に定まる(厚肉化による寸法の変化量の決定に最も寄与するパラメータが熱処理温度である)ことを見出した。本発明では、厚肉化における、このレジストパターン寸法の変化量と熱処理温度との関係に基づき、厚肉化技術のもつ上記の特性を利用して、フォトマスクの寸法誤差をリソグラフィープロセスの最適化により除去する。
先ず、レジストパターンの厚肉化により変化する寸法と、厚肉化の工程における熱処理の温度との関係を予め求めておく。
続いて、マスクパターンの寸法を計測し、その計測結果を上記の関係に適用して、レジストパターンを所望の寸法に厚肉化するための最適な熱処理温度を決定する。
この構成を採ることにより、フォトマスクにおけるマスクパターンの寸法誤差を容易且つ確実に補正し、所望のレジストパターンを正確に形成することが可能となる。
−本発明を適用した好適な諸実施形態−
以下、本発明の諸実施形態について、図面を参照しながら詳細に説明する。なお、各実施形態において、共通する構成部材等については同符号を付す。
(第1の実施形態)
本実施形態では、レジストパターン補正装置及びこれを用いたレジストパターンの形成方法について説明する。ここでは、ピッチの異なる2種類のレジストパターン(疎レジストパターン及び密レジストパターン)を形成する場合を例示する。
図1は、第1の実施形態によるレジストパターン補正装置の概略構成を示すブロック図であり、図2は、第1の実施形態によるレジストパターンの形成方法を工程順に示す概略断面図であり、図3は、第1の実施形態によるレジストパターンの形成方法を工程順に示すフロー図である。
[レジストパターン補正装置の構成]
レジストパターン補正装置は、寸法計測部1と、差分値算出部2と、差分値判定部3と、露光量制御部4と、データベース5と、熱処理温度算出部6と、データベース7とを備えて構成されている。
寸法計測部1は、フォトマスクに形成されたマスクパターンの寸法を計測するものであって、例えば走査型電子顕微鏡(SEM)等を備えて構成されており、設置されたフォトマスクにおける、疎密度の異なるマスクパターン毎に寸法計測を行なう。ここでは、疎マスクパターン及び密マスクパターンの2種類であるとする。その各計測値は、差分値算出部2に送出される。
差分値算出部2は、疎マスクパターンの寸法計測値に対応する疎レジストパターンの寸法値の目標値(A1)からの変動量(C1)、密マスクパターンの寸法計測値に対応する密レジストパターンの寸法値の目標値(A2)からの変動量(C2)、C1とC2との差分値(C1−C2=D)、及びその大きさ(Dの絶対値:E)を算出する。ここで、C1,C2は、実際の寸法値(疎マスクパターン11及び密マスクパターン12の計測値から得られた疎レジストパターン及び密レジストパターンの各寸法値)をB1,B2として、C1=B1−A1,C2=B2−A2となる。
なお、A1,A2について、マスクパターンの寸法計測値は、これに対応してレジストに露光転写されるレジストパターンの寸法と一意に対応している。即ち、マスクパターンの寸法計測値が判れば、当該計測値からレジストパターンの寸法を得ることができる。
差分値判定部3は、差分値算出部2で算出された絶対値Eが所定値以上か否かを判定する。絶対値Eが所定値、例えば0.5nm以上である場合には、差分値Dが熱処理温度算出部6へ送出される。一方、大きさが0.5nmより小値である場合には、変動量C1,C2がそれぞれ露光量制御部4へ送出される。
データベース5には、当該レジストマスクについて、レジストパターン寸法の変化量と露光(変化)量との関係が収納されている。
露光量制御部4は、データベース5にアクセスして、差分値判定部3から送出された一方の値、例えば密レジストパターンの変動量C2から最適な露光(変化)量を求め、不図示の露光装置における露光量(露光エネルギー)を制御する。
この露光量の制御に伴い、差分値判定部3から入力した他方の値である疎レジストパターンの変動量C1も同様に変化する。レジストパターンに応じて露光マージンが異なるため、疎レジストパターンと密レジストパターンとで一律に寸法調節をすることはできない。ここでは、密レジストパターンについては、露光量の制御によりC2=0に調節されているため、この変化後の変動量C1'が差分値Dに相当する。露光量制御部4は、変化後の変動量C1'を差分値Dとして熱処理温度算出部6へ送出する。
なお、露光量制御部4は通常、露光装置の一部として設けられている。
データベース7には、予め求められた、各レジストパターンにおける厚肉化により変化する寸法の差分値と、厚肉化の工程における熱処理温度との関係が収納されている。
各レジストパターンにおける厚肉化により変化する寸法の差分値(疎密差)と、レジストパターンの厚肉化工程における熱処理温度との関係は、実験的に例えば図4のように求められる。図4では、疎レジストパターンの変化量と密レジストパターンとの変化量との差分値(IDB:nm)を縦軸に、厚肉化工程における熱処理温度(℃)を横軸に示す。ここでは、厚肉化工程における事前に定めた熱処理温度(例えば80℃)を処理温度中心(0℃)とし、当該処理温度中心からの温度変化と上記の寸法差分値との関係を実験的に求めた結果を示す。図示の例では、事前に定めた処理温度中心に対して、7.5℃の変化により2.6nmの疎密差が生じている。
この関係のデータがデータベース7に収納されている。
熱処理温度算出部6は、データベース7にアクセスして、差分値判定部3又は露光量制御部4から入力した差分値Dから、レジストパターンを所望の寸法に厚肉化するための最適な熱処理温度、ここでは疎レジストパターンと密レジストパターンとの疎密差を厚肉化により解消するための最適な熱処理温度を決定する。
[レジスト形成方法]
上記構成のレジストパターン補正装置を用いたレジスト形成方法について、図2及び図3を用いて説明する。ここでは、図5に示すように、疎マスクパターン11と密マスクパターン12とを備えたフォトマスク10を用いて、レジストパターンを形成する場合を例示する。疎マスクパターン11が疎レジストパターンに、密マスクパターン12が密レジストパターンにそれぞれ対応する。
表1,表2には、疎レジストパターン及び密レジストパターンの各寸法の目標値A1,A2、実際の寸法値(疎マスクパターン11及び密マスクパターン12の計測値から得られた疎レジストパターン及び密レジストパターンの各寸法値)B1,B2、疎レジストパターン及び密レジストパターンの寸法値のA1,A2からの各変動量C1,C2、疎レジストパターンのA値からの変動量と密レジストパターンのA値からの変動量との差分値D、差分値Dの大きさEをそれぞれ示している。
Figure 0005194521
Figure 0005194521
先ず、寸法計測部1は、フォトマスク10に形成された疎マスクパターン11及び密マスクパターン12の各寸法A1,A2を計測する(ステップS1)。寸法計測部1は、各計測値を差分値算出部2に送出する。
続いて、差分値算出部2は、疎レジストパターン及び密レジストパターンの寸法値の目標値A1,A2からの変動量C1,C2、及びC1とC2との差分値D、差分値Dの絶対値Eを算出する(ステップS2)。
続いて、差分値判定部3は、差分値算出部2で算出された絶対値Eが所定値a以上、ここでは0.5nm以上か否かを判定する(ステップS3)。
絶対値Eが所定値a以上であれば、熱処理温度算出部6により絶対値Eに対応した差分値Dに基づいて適正な熱処理温度が決定できると見なすことができる。これに対して、絶対値Eが所定値aよりも小値であれば、絶対値Eに対応した差分値Dでは、適正な熱処理温度が決定できないため、以下に説明するように、先ず露光量の制御により、一方のレジストパターン(ここでは密レジストパターン)の寸法を調節した後、改めて差分値Dを得る。
ステップS3で算出された絶対値Eが0.5nm以上である場合には、差分値Dが熱処理温度算出部6へ送出される。一方、算出された絶対値Eが0.5nmより小値である場合には、各変動量C1,C2が露光量制御部4へ送出される。
例えば、表1では絶対値Eが2.0nmであって前者の場合を、表2では絶対値Eが0nmであって後者の場合をそれぞれ示す。
ステップS3において前者の場合には、熱処理温度算出部6は、データベース7にアクセスして、差分値判定部4から入力した差分値Dから、疎レジストパターンと密レジストパターンとの疎密差を厚肉化により解消するための最適な熱処理温度を決定する(ステップS4)。
例えば表1では、差分値Dが−2.0nmであるため、図4から、最適な熱処理温度は、厚肉化工程における事前に定めた熱処理温度である80℃+5.6℃、即ち85.6℃となる。
一方、ステップS3において後者の場合には、露光量制御部4は、データベース5にアクセスして、差分値判定部3から入力した密レジストパターンの変動量C2から最適な露光(変化)量を求め、不図示の露光装置における露光量を制御する(ステップS5)。
ステップS5では、差分値判定部3から入力した他方の値である疎レジストパターンの変動量C1が、露光量の制御により変化してC1'となる。一方の値である密レジストパターンの変動量は露光量制御により0とされているため、変化量C1'を、差分値Dと見なすことができる。従って、露光量制御部4は、変化量C1'を、差分値Dとして熱処理温度算出部6へ送出する。
例えば表2では、差分値D(C1')は0.5nm(実際値B1(70.5)−目標値A(170)=0.5)となる。
ステップS5に続いて、ステップS4において、熱処理温度算出部6は、データベース7にアクセスして、露光量制御部4から入力した差分値Dから、レジストパターンを所望の寸法に厚肉化するための最適な熱処理温度を決定する。
例えば表2では、差分値Dが+0.5nmであるため、図4から、最適な熱処理温度は、厚肉化工程における事前に定めた熱処理温度である80℃−1.4℃、即ち78.6℃となる。
続いて、図2(a)に示すように、疎レジストパターン21及び密レジストパターン22を形成する(ステップS6)。
詳細には、半導体基板20上、或いは半導体基板20上の所定層上(ここでは半導体基板20上とする)にレジストを塗布し、フォトマスク10を用いて疎マスクパターン11及び密マスクパターン12をレジストに露光転写する。ここで、レジストとしては、例えばポリヒドロキシスチレンやアクリル樹脂を用いた化学増幅レジストを用いる。そして、現像等を経ることにより、半導体基板20上に、疎マスクパターン11及び密マスクパターン12に対応した疎レジストパターン21及び密レジストパターン22を形成する。
続いて、図2(b)に示すように、厚肉化技術により、疎レジストパターン21及び密レジストパターン22を厚肉化する(ステップS7)。
詳細には、疎レジストパターン21及び密レジストパターン22を覆うように厚肉化材料23を塗布する。ここでは、厚肉化材料23としては、例えばポリビニルアルコールを用いる。そして、上記したステップS1〜S5で決定された温度で半導体基板20を熱処理する。その後、半導体基板20を、例えば純水や界面活性剤入りの純水等を用いて洗浄し、不要な厚肉化材料を除去し、厚肉化材料23で疎レジストパターン21及び密レジストパターン22を厚肉化する。疎レジストパターン21及び密レジストパターン22は、上記の熱処理温度で厚肉化されているため、フォトマスク10の疎マスクパターン11及び密マスクパターン12の各寸法のズレに起因する転写パターンの寸法ズレが解消されてなる、所望の疎レジストパターン21及び密レジストパターン22が形成される。
以上説明したように、本実施形態によれば、リソグラフィープロセスを工夫することにより、フォトマスク10におけるマスクパターン11,12の寸法誤差を容易且つ確実に補正し、所望のレジストパターン21,22を正確に形成することが可能となる。
(変形例)
ここで、第1の実施形態の変形例について説明する。本例では、第1の実施形態と同様にレジストパターン補正装置及びこれを用いたレジストパターンの形成方法を例示するが、レジストパターンの形成方法のフローは若干異なる点で相違する。
図6は、第1の実施形態の変形例によるレジストパターン補正装置の概略構成を示すブロック図であり、図7は、第1の実施形態の変形例によるレジストパターンの形成方法を工程順に示すフロー図である。
本例のレジストパターン補正装置は、図1に示した第1の実施形態のレジストパターン補正装置とほぼ同様の構成であるが、差分値判定部3を有しない。即ち、本例のレジストパターン補正装置は、寸法計測部1と、差分値算出部2と、露光量制御部4と、データベース5と、熱処理温度算出部6と、データベース7とを備えて構成されている。
以下、上記構成のレジストパターン補正装置を用いたレジスト形成方法について説明する。ここでは、第1の実施形態で用いた図4及び図5を引用する。
表3には、疎レジストパターン及び密レジストパターンの各寸法の目標値A1,A2、実際の寸法値(疎マスクパターン11及び密マスクパターン12の計測値から得られた疎レジストパターン及び密レジストパターンの各寸法値)B1,B2、疎レジストパターン及び密レジストパターンの寸法値のA1,A2からの各変動量C1,C2、疎レジストパターンのA値からの変動量と密レジストパターンのA値からの変動量との差分値Dを示している。
Figure 0005194521
先ず、寸法計測部1は、フォトマスク10に形成された疎マスクパターン11及び密マスクパターン12の各寸法A1,A2を計測する(ステップS11)。寸法計測部1は、各計測値を差分値算出部2に送出する。
続いて、差分値算出部2は、疎レジストパターン及び密レジストパターンの寸法値の目標値A1,A2からの変動量C1,C2を算出する(ステップS12)。差分値算出部2は、変動量C1,C2を露光量制御部4へ送出する。
続いて、露光量制御部4は、データベース5にアクセスして、差分値判定部3から入力した変動量C1,C2のいずれか一方、ここでは密レジストパターンの変動量C2から最適な露光(変化)量を求め、不図示の露光装置における露光量を制御する(ステップS13)。
続いて、露光量制御部4は、差分値判定部3から入力した他方の値である疎レジストパターンの変動量C1が、露光量の制御により変化した値C1'を、差分値Dとして熱処理温度算出部6へ送出する。
例えば表3では、差分値D(C1')は−2.0nmとなる。
続いて、熱処理温度算出部6は、データベース7にアクセスして、差分値判定部4から入力した差分値Dから、疎レジストパターンと密レジストパターンとの疎密差を厚肉化により解消するための最適な熱処理温度を決定する(ステップS14)。
例えば表3では、差分値D(C1')が−2.0nmであるため、図4から、最適な熱処理温度は、厚肉化工程における事前に定めた熱処理温度である80℃+5.6℃、即ち85.6℃となる。
しかる後、ステップS15,S16として、第1の実施形態のステップS6,S7と同様の工程を実行し、フォトマスク10の疎マスクパターン11及び密マスクパターン12の各寸法のズレに起因する転写パターンの寸法ズレが解消されてなる、所望の疎レジストパターン21及び密レジストパターン22を形成する。
以上説明したように、本例によれば、リソグラフィープロセスを工夫することにより、フォトマスク10におけるマスクパターン11,12の寸法誤差を容易且つ確実に補正し、所望のレジストパターン21,22を正確に形成することが可能となる。
(第2の実施形態)
次に、第2の実施形態について説明する。本実施形態では、第1の実施形態で説明したレジストパターンの形成方法を用いて、半導体装置、例えばMOSトランジスタを作製する場合を例示する。
図8は、第2の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
図8(a)に示すように、ゲート層104a,104bを形成する。
詳細には、シリコンの半導体基板100に、素子分離構造101として、例えばSTI(Shallow Trench Isolation)法により素子分離構造を形成し、活性領域102a,102bをそれぞれ画定する。ここで、活性領域102aが疎な(例えば孤立状の)ゲート電極形成領域であり、活性領域102bが密な(例えば1:1のL&S状の)ゲート電極形成領域である。
次に、活性領域102a,102bの表面を例えば熱酸化して、薄いゲート絶縁膜103をそれぞれ形成する。このゲート絶縁膜103上に導電膜、例えば多結晶シリコン膜(不図示)をCVD法等により堆積する。
次に、上記したパターン形成方法のステップS1〜S7を用いて、活性領域102aには疎レジストパターン21を、活性領域102bには密レジストパターン22をそれぞれ形成する。そして、これらレジストパターン21,22をマスクとして用いたドライエッチングにより多結晶シリコン膜及びゲート絶縁膜103を加工し、活性領域102aにはレジストパターン21に倣った形状のゲート層104aを、活性領域102aにはレジストパターン22に倣った形状のゲート層104bをそれぞれ形成する。
続いて、図8(b)に示すように、ソース/ドレイン107を形成する。
詳細には、レジストパターン21,22を灰化処理等により除去した後、ゲート電極104a,104bをマスクとして活性領域102a,102bの表層に不純物(PMOSトランジスタであればホウ素(B+)等、NMOSトランジスタであればリン(P+)、砒素(As+)等)を比較的低濃度にイオン注入し、LDD領域105を形成する。
次に、ゲート電極104a,104bを覆うように全面に絶縁膜、例えばシリコン酸化膜(不図示)をCVD法等により堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)する。このエッチバックにより、ゲート電極104a,104bの両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ106を形成する。
次に、ゲート電極104a,104b及びサイドウォールスペーサ106をマスクとして、活性領域102a,102bの表層に不純物(PMOSトランジスタであればホウ素(B+)等、NMOSトランジスタであればリン(P+)、砒素(As+)等)を、LDD領域105よりも高濃度にイオン注入し、LDD領域105と一部重畳されるソース/ドレイン領域107を形成する。
しかる後、層間絶縁膜及びソース/ドレイン領域107と電気的に接続される配線層等の形成工程を経て、MOSトランジスタを完成させる。
なお、上記の例では、活性領域102a,102bの両者について、同一のLDD領域105及びソース/ドレイン領域107を形成する場合を例示したが、一方をN型、他方をP型としたり、或いは両者で不純物濃度を変えるようにしても良い。
以上説明したように、本実施形態によれば、本発明のパターン形成方法を、ゲート層104a,104bの形成に適用することにより、所望の微細幅のゲート層104a,104bを備えた微細なMOSトランジスタを精度良く作製することができる。
(その他の実施形態)
第1の実施形態における図1の差分値算出部2、差分値判定部3、露光量制御部4、及び熱処理温度算出部6の機能等や、図3のステップS1〜S7、変形例における図7のステップS11〜S16についてのプログラムコード等は、コンピュータのRAMやROMなどに記憶されたプログラムが動作することによって実現できる。このプログラム、及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明の実施形態に含まれる。
具体的に、上記のプログラムは、例えばCD−ROMのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、CD−ROM以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク(LAN、インターネットの等のWAN、無線通信ネットワーク等)システムにおける通信媒体(光ファイバ等の有線回線や無線回線等)を用いることができる。
また、コンピュータが供給されたプログラムを実行することにより上述の実施形態の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているOS(オペレーティングシステム)あるいは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合や、供給されたプログラムの処理の全てあるいは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。
例えば、図9は、パーソナルユーザ端末装置の内部構成を示す模式図である。
この図9において、1200はコンピュータPCである。PC1200は、CPU1201を備え、ROM1202またはハードディスク(HD)1211に記憶された、あるいはフレキシブルディスクドライブ(FD)1212より供給されるデバイス制御ソフトウェアを実行し、システムバス1204に接続される各デバイスを総括的に制御する。
PC1200のCPU1201、ROM1202またはハードディスク(HD)1211に記憶されたプログラムにより、本実施形態における図1の構成部材の各機能、図3,図7の各ステップ等の手順が実現される。
1203はRAMであり、CPU1201の主メモリ、ワークエリア等として機能する。1205はキーボードコントローラ(KBC)であり、キーボード(KB)1209や不図示のデバイス等からの指示入力を制御する。
1206はCRTコントローラ(CRTC)であり、CRTディスプレイ(CRT)1210の表示を制御する。1207はディスクコントローラ(DKC)であり、ブートプログラム(起動プログラム:パソコンのハードやソフトの実行(動作)を開始するプログラム)、複数のアプリケーション、編集ファイル、ユーザファイル及びネットワーク管理プログラム等を記憶するハードディスク(HD)1211や、フレキシブルディスク(FD)1212とのアクセスを制御する。
1208はネットワークインタフェースカード(NIC)であり、LAN1220を介して、ネットワークプリンタ、他のネットワーク機器、あるいは他のPCと双方向のデータのやり取りを行なう。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)フォトマスクに形成されたマスクパターンの寸法を計測する工程と、
被エッチング材上に、前記フォトマスクに形成された前記マスクパターンをレジストに転写してレジストパターンを形成する工程と、
前記マスクパターンの寸法の計測結果に基づいて、前記レジストパターンを所望の寸法に厚肉化するための熱処理の温度を決定する工程と、
前記レジストパターンを覆うように厚肉化材料を塗布し、決定された前記温度で熱処理を施して前記レジストパターンを厚肉化する工程と、
前記厚肉化された前記レジストパターンを用いて前記被エッチング材をエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
(付記2)前記レジストパターンの前記厚肉化により変化する寸法と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、
前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)前記フォトマスクは、ピッチの異なる少なくとも2種類の前記マスクパターンを有することを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)前記2種類の前記マスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、
前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記3に記載の半導体装置の製造方法。
(付記5)前記差分値の絶対値が所定値よりも小さい値である場合には、前記熱処理の前に、露光量と前記レジストパターンの変化量との関係に基づき、露光量を決定する工程を有することを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)フォトマスクに形成されたマスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化するに際して、
前記マスクパターンの寸法を計測する工程と、
前記マスクパターンの寸法の計測結果に基づいて、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する工程と
を含むことを特徴とするパターン形成方法。
(付記7)前記レジストパターンの前記厚肉化により変化する寸法と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、
前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記6に記載のパターン形成方法。
(付記8)前記フォトマスクは、ピッチの異なる少なくとも2種類の前記マスクパターンを有することを特徴とする付記6又は7に記載のパターン形成方法。
(付記9)前記2種類の前記マスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、
前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記8に記載のパターン形成方法。
(付記10)フォトマスクに形成されたマスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化する際に用いるパターン補正装置であって、
前記マスクパターンの寸法を計測する寸法計測手段と、
前記マスクパターンの寸法の計測結果に基づいて、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する熱処理温度算出手段と
を含むことを特徴とするパターン補正装置。
(付記11)前記熱処理温度算出手段は、予め求められた、前記レジストパターンの前記厚肉化により変化する寸法と、前記厚肉化の工程における熱処理の温度との関係を用いて、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記10に記載のパターン補正装置。
(付記12)前記フォトマスクは、ピッチの異なる少なくとも2種類の前記マスクパターンを有することを特徴とする付記10又は11に記載のパターン補正装置。
(付記13)前記熱処理温度算出手段は、予め求められた、前記2種類のマスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を用いて、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記12に記載のパターン補正装置。
(付記14)フォトマスクに形成されたマスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化するに際して、
前記マスクパターンの寸法を計測する工程と、
前記マスクパターンの寸法の計測結果に基づいて、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する工程と
をコンピュータに実行させるためのプログラム。
(付記15)前記レジストパターンの前記厚肉化により変化する寸法と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、
前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記14に記載のプログラム。
(付記16)前記フォトマスクは、ピッチの異なる少なくとも2種類の前記マスクパターンを有することを特徴とする付記14又は15に記載のプログラム。
(付記17)前記2種類の前記マスクパターンに対応する各レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、
前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とする付記16に記載のプログラム。
(付記18)付記14〜17のいずれか1項に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
第1の実施形態によるレジストパターン補正装置の概略構成を示すブロック図である。 第1の実施形態によるレジストパターンの形成方法を工程順に示す概略断面図である。 第1の実施形態によるレジストパターンの形成方法を工程順に示すフロー図である。 第1の実施形態で用いる、疎レジストパターンの変化量と密レジストパターンとの変化量との差分値と、厚肉化工程における熱処理温度との関係を示す特性図である。 第1の実施形態で用いるフォトマスクを示す模式図である。 第1の実施形態の変形例によるレジストパターン補正装置の概略構成を示すブロック図である。 第1の実施形態の変形例によるレジストパターンの形成方法を工程順に示すフロー図である。 第2の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。 パーソナルユーザ端末装置の内部構成を示す模式図である。
符号の説明
1 寸法計測部
2 差分値算出部
3 差分値判定部
4 露光量制御部
5 データベース
6 データベース
7 熱処理温度算出部
10 フォトマスク
11 疎マスクパターン
12 密マスクパターン
20,100 半導体基板
21 疎レジストパターン
22 密レジストパターン
101 素子分離構造
102a,102b 活性領域
103 ゲート絶縁膜
104a,104b ゲート電極
105 LDD領域
106 サイドウォールスペーサ
107 ソース/ドレイン領域

Claims (4)

  1. ピッチの異なる少なくとも2種類のマスクパターンを有するフォトマスクに形成された前記マスクパターンの各々の寸法を計測する工程と、
    被エッチング材上に、前記フォトマスクに形成された前記マスクパターンをレジストに転写してレジストパターンを形成する工程と、
    前記マスクパターンに対応する各々の前記レジストパターンにおける厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記マスクパターンの各々の寸法の計測結果に基づき、前記レジストパターンを所望の寸法に厚肉化するための熱処理の温度を決定する工程と、
    前記レジストパターンを覆うように厚肉化材料を塗布し、決定された前記温度で熱処理を施して前記レジストパターンを厚肉化する工程と、
    前記厚肉化された前記レジストパターンを用いて前記被エッチング材をエッチングする工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記差分値の絶対値が所定値よりも小さい値である場合には、前記熱処理の前に、露光量と前記レジストパターンの変化量との関係に基づき、露光量を決定する工程を有することを特徴とする請求項に記載の半導体装置の製造方法。
  3. ピッチの異なる少なくとも2種類のマスクパターンを有するフォトマスクに形成された前記マスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化するに際して、
    前記マスクパターンの各々の寸法を計測する工程と、
    前記マスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を予め求めておき、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記マスクパターンの各々の寸法の計測結果に基づき、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する工程と
    を含むことを特徴とするパターン形成方法。
  4. ピッチの異なる少なくとも2種類のマスクパターンを有するフォトマスクに形成されたマスクパターンを転写してなるレジストパターンを覆うように厚肉化材料を塗布し、熱処理を施して前記レジストパターンを厚肉化する際に用いるパターン補正装置であって、
    前記マスクパターンの各々の寸法を計測する寸法計測手段と、
    前記マスクパターンの各々の寸法の計測結果に基づいて、前記レジストパターンを所望の寸法に厚肉化するための前記熱処理の温度を決定する熱処理温度算出手段とを含み、
    前記熱処理温度算出手段は、予め求められた、前記マスクパターンに対応する各々の前記レジストパターンにおける前記厚肉化により変化する寸法の差分値と、前記厚肉化の工程における熱処理の温度との関係を用いて、前記マスクパターンの寸法の計測結果を前記関係に適用して、前記熱処理の温度を決定することを特徴とするパターン補正装置。
JP2007094125A 2007-03-30 2007-03-30 半導体装置の製造方法、パターン形成方法及びパターン補正装置 Expired - Fee Related JP5194521B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007094125A JP5194521B2 (ja) 2007-03-30 2007-03-30 半導体装置の製造方法、パターン形成方法及びパターン補正装置
US12/059,895 US20080241972A1 (en) 2007-03-30 2008-03-31 Method of manufacturing a semiconductor device, pattern correction apparatus, and computer-readable recording medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007094125A JP5194521B2 (ja) 2007-03-30 2007-03-30 半導体装置の製造方法、パターン形成方法及びパターン補正装置

Publications (2)

Publication Number Publication Date
JP2008251988A JP2008251988A (ja) 2008-10-16
JP5194521B2 true JP5194521B2 (ja) 2013-05-08

Family

ID=39795116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007094125A Expired - Fee Related JP5194521B2 (ja) 2007-03-30 2007-03-30 半導体装置の製造方法、パターン形成方法及びパターン補正装置

Country Status (2)

Country Link
US (1) US20080241972A1 (ja)
JP (1) JP5194521B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5145152B2 (ja) * 2008-07-28 2013-02-13 東京エレクトロン株式会社 回路パターンの補正方法及びその装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3071401B2 (ja) * 1996-07-05 2000-07-31 三菱電機株式会社 微細パターン形成材料及びこれを用いた半導体装置の製造方法並びに半導体装置
JP2000058506A (ja) * 1998-08-06 2000-02-25 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3858730B2 (ja) * 2002-03-05 2006-12-20 富士通株式会社 レジストパターン改善化材料およびそれを用いたパターンの製造方法
JP4198418B2 (ja) * 2002-08-14 2008-12-17 富士通株式会社 微細t型電極の製造方法
JP4212421B2 (ja) * 2003-06-26 2009-01-21 株式会社東芝 マスク、露光量調整方法及び半導体デバイスの製造方法
JP4731135B2 (ja) * 2004-07-02 2011-07-20 ルネサスエレクトロニクス株式会社 微細パターン形成材料を用いた電子デバイス装置の製造方法
JP2006060006A (ja) * 2004-08-19 2006-03-02 Fujitsu Ltd 半導体装置及びその製造方法、並びに、レジストパターンの形成方法
JP4718145B2 (ja) * 2004-08-31 2011-07-06 富士通株式会社 半導体装置及びゲート電極の製造方法
JP4676325B2 (ja) * 2005-02-18 2011-04-27 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4566862B2 (ja) * 2005-08-25 2010-10-20 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080241972A1 (en) 2008-10-02
JP2008251988A (ja) 2008-10-16

Similar Documents

Publication Publication Date Title
US8222159B2 (en) Manufacturing method of semiconductor device
JP2008060517A (ja) マスク構造物の形成方法及びこれを利用した微細パターン形成方法
US7279259B2 (en) Method for correcting pattern data and method for manufacturing semiconductor device using same
JP4874149B2 (ja) マスクパターン補正方法および半導体装置の製造方法
JP2010087300A (ja) 半導体装置の製造方法
JP2006303403A (ja) フラッシュメモリ素子の製造方法
US20040253525A1 (en) Photomask correcting method and manufacturing method of semiconductor device
JP5194521B2 (ja) 半導体装置の製造方法、パターン形成方法及びパターン補正装置
JP5160920B2 (ja) 半導体装置の製造方法、半導体装置の製造装置、及び製造プログラム
JP6050491B2 (ja) ドライエッチング方法および半導体装置の製造方法
JP2008258360A (ja) 半導体装置及びその製造方法
JP5332246B2 (ja) イオン注入用ステンシルマスクの製造方法
JP2008078527A (ja) イオン注入用ステンシルマスクの製造方法及びイオン注入用ステンシルマスク
JP2000269190A (ja) 半導体装置の製造方法
JP2011040601A (ja) 半導体装置の製造方法
JP5176902B2 (ja) 電子デバイスの製造方法及び設定装置
JP2008103386A (ja) イオン注入用ステンシルマスクの製造方法
JP2005026292A (ja) 半導体装置及びその製造方法、半導体製造装置
JP2000049076A (ja) 半導体集積回路装置の製造方法
JP5428318B2 (ja) イオン注入用ステンシルマスク及びその製造方法
TWI727049B (zh) 半導體裝置的形成方法
JP2001326287A (ja) 半導体装置の製造方法
KR20070006052A (ko) 반도체소자의 논-살리사이드 형성 방법
JP2016152283A (ja) 半導体装置の製造方法
JP2006098664A (ja) 基板及びステンシルマスク並びに露光方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees