JP6050491B2 - ドライエッチング方法および半導体装置の製造方法 - Google Patents

ドライエッチング方法および半導体装置の製造方法 Download PDF

Info

Publication number
JP6050491B2
JP6050491B2 JP2015522459A JP2015522459A JP6050491B2 JP 6050491 B2 JP6050491 B2 JP 6050491B2 JP 2015522459 A JP2015522459 A JP 2015522459A JP 2015522459 A JP2015522459 A JP 2015522459A JP 6050491 B2 JP6050491 B2 JP 6050491B2
Authority
JP
Japan
Prior art keywords
etching
dry etching
conductive film
film
aperture ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015522459A
Other languages
English (en)
Other versions
JPWO2014203400A1 (ja
Inventor
岡本　圭司
圭司 岡本
和之 大関
和之 大関
宏征 新井
宏征 新井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Application granted granted Critical
Publication of JP6050491B2 publication Critical patent/JP6050491B2/ja
Publication of JPWO2014203400A1 publication Critical patent/JPWO2014203400A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ドライエッチング方法および半導体装置の製造方法に関し、特に不揮発性メモリを有する半導体装置の製造方法に関する。
半導体装置の製造工程には、例えば、半導体基板に対する不純物導入工程、成膜工程、ホトレジストにマスクパターンを転写するリソグラフィ工程、そのマスクパターンをエッチングマスクとして用いて成膜した薄膜を加工するエッチング工程、洗浄工程などがある。
エッチング工程では、微細パターン形成の為に、ドライエッチング技術が必須である。
半導体装置は、複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）で構成されている。各ＭＩＳＦＥＴは、ソース領域、ドレイン領域およびゲート電極を有し、ゲート電極の形成には、ドライエッチング技術が用いられる。例えば、半導体基板表面に酸化膜等のゲート絶縁膜を介して形成されたポリシリコン膜上に、リソグラフィ工程で、所望のマスクパターンを有するレジストマスクを形成し、このレジストマスクから露出した部分のポリシリコン膜をドライエッチングすることにより、ゲート電極が形成される。
このドライエッチング工程においては、ゲート電極の加工寸法を制御する技術、およびオーバーエッチングによる下地の酸化膜、あるいは、半導体基板のエッチングダメージを低減するために、ドライエッチングの終点を検出する技術が用いられている。
しかしながら、ドライエッチング工程において、エッチングマスクの開口率が小さくなるにつれて、加工寸法制御および終点検出が困難になる。
特開２００９−１５２２６９号公報（特許文献１）には、開口率および局所パターンの立体角に応じて、エッチング条件を補正し、加工寸法のばらつきを制御する技術が記載されている。
特開２００９−１５２２６９号公報
開口率が小さく、終点検出が困難な場合のドライエッチング方法として、エッチングする膜の膜厚とその膜のエッチングレートから、エッチング時間を算出しておき、それを利用してエッチングを終了させる時間制御エッチングを検討した。
時間制御エッチングにおいても、使用するドライエッチング装置、エッチング条件、エッチング対象膜の膜種、膜質等が一定であれば、エッチングレートは毎回一定のはずである。したがって、前述のゲート電極の加工の場合でも、所望の加工精度の確保および下地の酸化膜、あるいは、半導体基板のエッチングダメージを低減できる。
しかしながら、本願発明者らの検討により、一定であるはずのドライエッチング装置のエッチングレートが変動してしまい、ゲート電極の加工寸法が変動してＭＩＳＦＥＴのしきい値が変動し、半導体装置の信頼性が低下するという問題が発生することが分かった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、エッチングマスク開口率とエッチング対象膜のエッチングレートとの相関関係を取得し、第１ウエハに形成した第１導電膜を第１ドライエッチングすることにより、第１導電膜の第１エッチングレートを算出する。次に、第２ウエハに形成した第２導電膜の上に第２エッチングマスクを形成して、第２導電膜を時間制御エッチングで第２ドライエッチングする際に、開口率とエッチングレートとの相関関係と、第１エッチングレートと、第２導電膜の膜厚から第２導電膜のエッチング時間を決めるものである。
一実施の形態によれば、信頼性の高い半導体装置を提供することができる。
実施の形態１に係わるドライエッチング方法を示す工程フローである。 実施の形態１に係わるドライエッチング装置における開口率とエッチングレートの相関関係を示すグラフである。 （ａ）、（ｂ）および（ｃ）は、実施の形態１に係わる半導体装置の製造工程の要部断面図である。 （ａ）および（ｂ）は、実施の形態１に係わるドライエッチング方法において、エッチングレート算出方法を説明するための要部断面図である。 実施の形態２に係わる半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 （ａ）、（ｂ）および（ｃ）は、ドライエッチング方法を説明するための要部断面図である。 実施の形態３に係わる半導体ウエハの平面図である。 実施の形態４に係わる半導体ウエハの平面図である。
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、実施の形態１に係わる半導体装置のドライエッチング方法を示す工程フローである。図２は、実施の形態１に係わるドライエッチング装置におけるエッチングマスクの開口率とエッチング対象膜のエッチングレートの相関関係の一例を示すグラフである。図３の（ａ）、（ｂ）および（ｃ）は、実施の形態１に係わる半導体装置の製造方法における主な工程の要部断面図である。図４の（ａ）および（ｂ）は、実施の形態１に係わるドライエッチング方法において、エッチングレート算出方法を説明するための要部断面図である。
本実施の形態の半導体装置は、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴを有するが、ｎチャネルＭＩＳＦＥＴを用いて、その製造工程を説明する。ｎチャネルＭＩＳＦＥＴは、ｎ型のソース領域、ｎ型のドレイン領域およびゲート電極を有している。
図３（ａ）に示すように、まずｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備し、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴを形成する。図示しないが、平面視において、活性領域は素子分離領域ＳＴによりその周囲を囲まれており、一つの活性領域内には、一つまたは複数のＭＩＳＦＥＴが形成される。半導体基板（半導体ウエハ）ＳＢには、一つの半導体装置が形成される領域（チップ領域と呼ぶ）が行列状に複数配置されている。
素子分離領域ＳＴは、半導体基板ＳＢの主面に設けた溝内に選択的に形成された酸化シリコンなどの絶縁体からなり、素子分離領域ＳＴの上面と半導体基板ＳＢの主面とは、ほぼ等しい高さとなっている。
次に、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＧＩを形成する。絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などからなり、その膜厚は、２〜３ｎｍ程度である。
次に、半導体基板ＳＢの主面の絶縁膜ＧＩ上および素子分離領域ＳＴ上にポリシリコン膜（多結晶シリコン膜）ＰＳを、例えば、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などにより、膜厚１００〜１５０ｎｍ程度形成する。
次に、フォトリソグラフィ技術を用いて、ポリシリコン膜ＰＳ上に、ゲート電極パターンに対応するパターンを有するレジストマスクＰＲを選択的に形成する。レジストマスクＰＲはホトレジスト膜からなる。
このレジストマスクＰＲは、半導体基板（半導体ウエハ）ＳＢの主面に、所定の開口率をもって形成される。ここで開口率は、チップ単位で見たときのレジストマスクＰＲから露出した領域の比率であり、開口率ＯＰＲ＝（レジストマスク等のエッチングマスクから露出した領域の面積：ＥＸＰ）/（チップ主面の面積：ＳＡ）で定義する。
図３（ｂ）に示すように、ポリシリコン膜ＰＳにドライエッチングを施す。レジストマスクＰＲで覆われていない部分のポリシリコン膜ＰＳ除去することにより、レジストマスクＰＲの下に選択的にポリシリコン膜ＰＳ残して、ゲート電極Ｇを形成する。この時のガス種としては、例えば、臭化水素（ＨＢｒ）、酸素（Ｏ２）、塩素（ｃｌ２）が用いられる。ここで、レジストマスクＰＲは、エッチングマスクとして機能している。
次に、図３（ｃ）に示すように、アッシング等により、レジストマスクＰＲを除去したのち、ゲート電極Ｇの両側の半導体基板ＳＢの表面にｎ型半導体領域であるｎ型ソース領域Ｓ、ｎ型ドレイン領域Ｄを形成することにより、ｎチャネルＭＩＳＦＥＴが形成できる。
ここで、ポリシリコン膜ＰＳのドライエッチング工程においては、ゲート電極Ｇの加工寸法を制御する技術、およびオーバーエッチングによる下地の絶縁膜ＧＩ、あるいは、半導体基板ＳＢのエッチングダメージを低減するために、ドライエッチングの終点を検出する技術が用いられている。
終点検出技術としては、エッチング対象膜であるポリシリコン膜ＰＳの表面に白色光を照射し、ポリシリコン膜ＰＳの表面からの反射光Ｌ１と、ポリシリコン膜ＰＳを透過して下地の絶縁膜ＧＩとポリシリコン膜ＰＳの界面から反射した反射光Ｌ２を検出する。そして、両反射光Ｌ１，Ｌ２の位相差に基づいて残存するポリシリコン膜ＰＳの膜厚を検出することで、ポリシリコン膜ＰＳのエッチング終点を算出する干渉波形を用いた終点検出技術を使用する。
開口率が大きい場合には、この終点検出技術を用いてドライエッチングを実施できる。しかしながら、開口率が小さい場合、特に、開口率が２０％以下の場合には、終点検出技術を用いることが難しくなる。そこで、予めエッチング時間を算出して、そのエッチング時間を利用してエッチングを終了させる時間制御エッチングを実施している。
なお、以下の説明で、開口率が大きいとは２０％より大きいこと、小さいとは２０％以下を意味する。
以下、信頼性の高い半導体装置を提供することができる、時間制御エッチングによるポリシリコン膜ＰＳのドライエッチング方法について説明する。
図１および図２を用い、開口率が小さい場合の、ポリシリコン膜ＰＳのドライエッチング方法を説明する。
まず、図１の工程Ｓ１に示すように、終点検出手段を有するドライエッチング装置を用いて、エッチング条件やエッチング対象膜などを固定した場合に、その装置に固有のエッチングレートと開口率との相関関係を取得した。
この相関関係は、ドライエッチング装置自体が有する演算・記憶部またはドライエッチング装置等の複数の製造装置が接続されたホストコンピュータにデータ保存される。以下、両者を含む意味でホストと表現し、図1で取得されるデータの記憶および演算、並びにエッチングにかかわる制御などもこのホストで行われる。
工程Ｓ１は、例えば、次のようにして行うことができる。
エッチング対象膜であるポリシリコン膜ＰＳ上に、所望の開口率を有するレジストマスクＰＲを形成したウエハを準備し、終点検出手段を用いてドライエッチングを実施する。終点検出手段により、ポリシリコン膜ＰＳのエッチング開始から終了するまでの時間を取得できるので、得られたエッチング時間と、ポリシリコン膜ＰＳの膜厚とからエッチングレートを算出する。このような処理を開口率が異なる複数のウエハに対して実行することにより、開口率とエッチングレートの相関関係を取得した。
開口率が、例えば２０％より大の場合は、所望の開口率を有する製品ウエハまたはデータ取得用ウエハを用いて、前述の方法でエッチングレートを取得した。開口率が２０％以下の場合は、データ取得用ウエハを準備してエッチングレートを取得した。この場合、例えば、データ取得用ウエハ内に干渉波形による終点検出のための専用領域（数ｃｍ×数ｃｍ）を設け、その専用領域の開口率を２０％より大とし、それ以外のチップ領域には２０％以下の開口率を有するパターンを形成したデータ取得用ウエハを用いてエッチングレートを取得した。
このようにして取得した開口率（ＯＰＲ）とエッチングレート（ＥＲ）の関係式の一例を、図２に実線（Ａ）で示す。実線（Ａ）の関係式は、エッチングレート（ＥＲ）＝ａ（開口率（ＯＰＲ））＋ｂ（ａ＝−０．０２４、ｂ＝３．５４）となった。以下の説明において、図２の実線（Ａ）を、「相関関係（Ａ）」と表現する。
この相関関係（Ａ）は、そのエッチング装置に固有であり、同一のエッチング条件で同種のエッチング対象をエッチングする場合には、この相関関係（Ａ）は維持されるものである。従って、図２の相関関係（Ａ）を利用すれば、時間制御エッチングにおいても、エッチング対象膜のエッチング後の寸法、形状をきちんと制御できるはずである。
しかしながら、本願発明者の検討により、このエッチング装置で時間制御エッチングを繰り返し実施していると、図２で取得した相関関係（Ａ）からエッチングレートがずれるものが発生することが明らかになった。本願発明者の検討の結果、エッチングレートのずれの要因としては、エッチング装置または付帯設備部品の経時劣化又は、直前のエッチング材料やエッチング条件に有ることが判明した。さらに、その他ガス流量の変動、電源系統の劣化・故障、真空リーク量の変動、圧力ずれ、ウエハ温度変動等が有り得ることが判明した。
また、エッチングレートのずれが発生しているにもかかわらず、相関関係（Ａ）のエッチングレートを使用して、開口率小のエッチングマスクでドライエッチングを実施すると、出来上がった膜の加工形状や寸法が変動してしまう不都合が生じる。ゲート電極形成用のドライエッチングの場合、ＭＩＳＦＥＴのしきい値が変動してしまう。
更には、エッチングレートのずれに気付かず、相関関係（Ａ）のエッチングレートを使用して、開口率小のエッチングマスクでドライエッチングを続けていると、大量の不良を作り込んでしまう危険性があった。
実施の形態１に示す、ドライエッチング方法および半導体装置の製造方法は、上記の課題を解決するものである。
次に、図１の工程Ｓ２に示すように第１ウエハ加工を実施する。工程Ｓ２は、図３を用いて説明したように、半導体基板ＳＢ表面に絶縁膜ＧＩを設けた第１ウエハに第１ポリシリコン膜を形成する工程Ｓ２１、その第１ポリシリコン膜の膜厚を測定する工程Ｓ２２、第１ポリシリコン膜上に第１開口率ＯＰＲ１を有する第１エッチングマスクを形成する工程Ｓ２３、第１ポリシリコン膜に終点検出手段を用いた第１ドライエッチングを施す工程Ｓ２４を含んでいる。
この第１ポリシリコン膜の膜厚ｄ１を測定する工程Ｓ２２では、公知の膜厚測定方法を用いる。例えば、上記の終点検出手段で説明した干渉波形を利用することができる。
ここで、第１開口率ＯＰＲ１は２０％より大きく、第１ドライエッチングにおいて終点検出が可能である。この終点検出手段を利用して、第１ポリシリコン膜のエッチングに要したエッチング時間Ｔ１を求める。
次に、図１の工程Ｓ３に示すように、第１ポリシリコン膜の膜厚ｄ１と第１ポリシリコン膜のエッチング時間Ｔ１から、第１ポリシリコン膜の第１エッチングレートＥＲ１を求める。これらのデータは、ドライエッチング装置、エッチング条件などと関連付けて、逐次ホストに保存される。全てのウエハ加工に対してこのようなデータが取得、保存されるので、ホストには、常に最新のエッチングレートのデータが保存されている。
次に、図１の工程Ｓ４に示すように第２ウエハ加工を実施する。ここで、第２ウエハは、前述の第１ウエハとは異なる製品である。工程Ｓ４は、図３を用いて説明したように、半導体基板ＳＢ表面に絶縁膜ＧＩを設けた第２ウエハに第２ポリシリコン膜を形成する工程Ｓ４１、その第２ポリシリコン膜の膜厚ｄ２を測定する工程Ｓ４２を含む。更に、工程Ｓ４は、第２ポリシリコン膜上に第２開口率ＯＰＲ２を有する第２エッチングマスクを形成する工程Ｓ４３、第２ポリシリコン膜に時間制御エッチングを用いた第２ドライエッチングを施す工程Ｓ４４を含んでいる。
第２ポリシリコン膜は、工程Ｓ２１の第１ポリシリコン膜と同一の成膜条件で形成され、同様の膜質を有する。
例えば、工程Ｓ４２では、工程２２と同様の方法で、第２ポリシリコン膜の膜厚ｄ２を求める。ここで、形成する第２ポリシリコン膜の膜厚バラツキが非常に小さければ、この膜厚測定工程Ｓ４２は省略でき、第２ポリシリコン膜の堆積予定膜厚を使用すれば良い。
第２ドライエッチングにおいて、第２開口率ＯＰＲ２は、第１開口率ＯＰＲ１よりも小であり、第２開口率ＯＰＲ２は、ドライエッチングにおいて終点検出手段が利用できない２０％以下であるため、第２ドライエッチング工程Ｓ４４は、時間制御エッチングを行う。その際のエッチング時間Ｔ２は、図１に示すように、開口率とエッチングレートの相関関係（Ａ）と、第２ポリシリコン膜の膜厚ｄ２と、第１ポリシリコン膜の第１エッチングレートＥＲ１を用いて決定する。具体的には、次のように決定する。
まず、工程Ｓ３で求めた第１開口率ＯＰＲ１における第１ポリシリコン膜のエッチングレートＥＲ１の、開口率とエッチングレートの相関関係（Ａ）に対する「ずれ量（Ｒ）」を求め、ずれ量（Ｒ）の程度に応じて以下のような処理をする。
例えば、ずれ量（Ｒ）が、第１の範囲内（０≦｜Ｒ｜≦｜Ｒ１｜）の場合、エッチング装置または付帯設備などに異常はなく、相関関係（Ａ）をそのまま用いて、第２開口率に対する第２エッチングレートＥＲ２を求め、そこからエッチング時間Ｔ２を算出する。
次に、ずれ量（Ｒ）が第２の範囲（｜Ｒ１｜＜｜Ｒ｜≦｜Ｒ２｜）の場合、エッチング装置または付帯設備などは正常であるものの、エッチングレートはシフトしていると判断し、補正された第２エッチングレートＥＲ２を用いる。例えば、相関関係（Ａ）をＹ軸方向に｜Ｒ｜だけシフトさせた相関関係（Ｂ）（図２に破線で示す）を用いて、第２エッチングレートＥＲ２を求める。
更に、ずれ量（Ｒ）が第３の範囲（｜Ｒ｜＞｜Ｒ２｜）の場合、エッチング装置または付帯設備などに異常ありと判断して第２ドライエッチングは実行せずに、原因の究明、対策を行う。
つまり、開口率が小のエッチングマスクを用いて、第２ウエハの第２ポリシリコン膜を時間制御エッチングで第２ドライエッチングする場合の第２エッチングレートＥＲ２を、第１ウエハに対する、開口率が大の第１ドライエッチングで得られた第１エッチングレートＥＲ１に応じて決定するものである。
従って、エッチング装置または付帯設備などに起因して、第１エッチングレートＥＲ１にわずかなずれが発生したとしても、そのずれの程度に応じて、開口率が小の第２ドライエッチングのエッチングレートＥＲ２を適切に設定できるので、エッチングされる膜の加工形状や寸法の変動を防止または低減できるという効果が有る。
また、第１エッチングレートＥＲ１が、相関関係（Ａ）から大きくずれた場合には、エッチング装置または付帯設備に異常が発生したものとして第２ドライエッチングを実行しない。その為、エッチング装置または付帯設備の変動に気付かず、大量の不良を作り込んでしまう危険性も排除できる。
工程Ｓ３で算出する第１エッチングレートＥＲ１は、第２ドライエッチングを行う前のものであれば良いが、この第１エッチングレートＥＲ１のデータが複数ある場合には、最新のデータを使用することがより望ましい。
なお、第１ドライエッチングと第２ドライエッチングは、同一のエッチング装置、同一のエッチング条件（関係性が判れば類似のエッチング条件でも良い）、同一種類のエッチング対象膜で行われる。異なって良いのは、エッチング対象膜の膜厚、エッチングマスクの開口率である。また、開口率の違いによって、エッチング終点検出技術を使用できるかどうかの相違点もある。同一装置で行われるので、第１ドライエッチングが先で、第２ドライエッチングが後である。
次に、図４（ａ）、（ｂ）を用いて、図１の工程Ｓ３である、開口率が大の場合の、第１エッチングレートＥＲ１の算出方法を説明する。この場合にも、干渉波形を用いた終点検出技術を使用する。
図４（ａ）は、第１ポリシリコン膜ＰＳのエッチングを開始してｔ１秒後の第１終点の状態を示しており、エッチングマスクＰＲに覆われていない領域に、エッチングされずに残っている第１ポリシリコン膜ＰＳの残膜厚をｒ１とする。図４（ｂ）は、その後、同じ条件でエッチングを進めていって、エッチングを開始してｔ２秒後の第２終点の状態を示しており、エッチングマスクＰＲに覆われていない領域に、エッチングされずに残っている第１ポリシリコン膜ＰＳの残膜厚をｒ２とする。
このように第１終点および第２終点における第１ポリシリコン膜ＰＳの残膜厚と、エッチング開始からの経過時間を求めるより、エッチングレートＥＲ１は、（ｒ１-ｒ２）/（ｔ２-ｔ１）で求めることができる。つまり、工程Ｓ２１で形成した第１ポリシリコン膜ＰＳの膜厚を測定することなく、エッチングレートＥＲ１を算出することができる。従って、図１の第１ポリシリコン膜の膜厚測定工程Ｓ２２を省略することができる。
エッチング対象膜としてポリシリコン膜を用いて説明したが、その他の導電膜（例えば、Ｗ膜、Ａｌ膜）でも良い。また、酸化シリコン膜（ＳｉＯ２）、窒化シリコン膜（ＳｉＮ）又はＬｏｗ−ｋ膜等の絶縁膜であっても良い。
本実施の形態のドライエッチング方法および半導体装置の製造方法によれば、第２ウエハの第２導電膜を時間制御エッチングで第２ドライエッチングする場合の第２エッチングレートＥＲ２を、第１ウエハに対する、終点検出手段を用いた第１ドライエッチングで得られた第１エッチングレートＥＲ１に応じて決定するものである。
また、開口率が小のエッチングマスクを用いて、第２ウエハの第２導電膜を第２ドライエッチングする場合の第２エッチングレートＥＲ２を、第１ウエハに対する、開口率が大の第１ドライエッチングで得られた第１エッチングレートＥＲ１に応じて決定するものである。
従って、エッチング装置または付帯設備などに起因して、第１エッチングレートＥＲ１にわずかなずれが発生したとしても、そのずれの程度に応じて、開口率が小の第２ドライエッチングのエッチングレートＥＲ２を適切に設定できるので、エッチングされる膜の加工寸法の変動を防止または低減できるという効果が有る。
また、ＭＩＳＦＥＴのしきい値の変動を防止でき、信頼性の高い半導体装置を提供することができる。
また、第１エッチングレートＥＲ１が、相関関係（Ａ）から大きくずれた場合には、エッチング装置または付帯設備に異常が発生したものとして第２ドライエッチングを実行しない。その為、エッチング装置または付帯設備の変動に気付かず、大量の不良を作り込んでしまう危険性も排除できる。
（実施の形態２）
本実施の形態は、上記実施の形態１で説明したドライエッチング方法を、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置に適用した半導体装置の製造方法である。
この半導体装置は、複数の不揮発性メモリが行列状に配置された不揮発性メモリアレイと、不揮発性メモリの読出し、書込み、消去等の動作を実行するための第1周辺回路と、不揮発性メモリとは独立して動作する第２周辺回路とを有する。第１周辺回路には、デコーダ、センスアンプ等が含まれ、第２周辺回路には、ＣＰＵ（ＣＰＵ：Central Processing Unit）コア、ＳＲＡＭ等が含まれる。
不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルをもとに説明するが、ｐチャネル型ＭＩＳＦＥＴであっても良い。不揮発性メモリセルは、後述の図１６の要部断面図に示すように、ソースまたはドレインとして機能するＳＤ１、ＳＤ２間に、制御ゲート電極ＣＧと、メモリゲート電極ＭＧという２つのゲート電極が設けられた構造となっている。
また、第１および第２周辺回路は、複数のｐチャネルＭＩＳＦＥＴと複数のｎチャネルＭＩＳＦＥＴとで構成されており、それぞれ、ソース領域、ドレイン領域およびゲート電極を有している。
図５〜図１６は、メモリセル領域ＭＣと周辺回路領域ＰＣの製造工程を示す要部断面図である。メモリセル領域ＭＣは、複数の不揮発性メモリが行列状に配置された不揮発性メモリアレイ部であるが、要部断面図ではその内の１つの不揮発性メモリを用いて製造工程を説明する。他の不揮発性メモリも同様の構造で、同様の製法で形成される。
また、周辺回路領域ＰＣは、第1および第２周辺回路を構成する複数のｐチャネルＭＩＳＦＥＴと複数のｎチャネルＭＩＳＦＥＴを形成するための領域であるが、要部断面図では、その内の１つのｎチャネルＭＩＳＦＥＴを示しているが、他のｎチャネルＭＩＳＦＥＴも基本的に同様の構造であり、同様の製法で形成される。不揮発性メモリとｎチャネルＭＩＳＦＥＴとは同一の半導体基板ＳＢの主面に形成される。
まず、図５に示す、半導体基板ＳＢの準備工程、素子分離領域ＳＴの形成工程は、実施の形態１と同様である。要部断面図では、周辺回路領域ＰＣのみに素子分離領域ＳＴを図示している。図示されていないが、メモリセル領域ＭＣにも素子分離領域ＳＴと活性領域とが存在している。
次に、図６に示すように、半導体基板ＳＢのメモリセル領域ＭＣにｐ型ウエルＰＷ１を、周辺回路領域ＰＣにｐ型ウエルＰＷ２を形成する。１つのｐ型ウエルＰＷ１内には、複数の不揮発性メモリが形成され、１つのｐ型ウエルＰＷ２内には、複数のｎチャネルＭＩＳＦＥＴが形成される。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成できる。
次に、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する。絶縁膜ＧＩは、酸化シリコン膜または酸窒化シリコン膜などにより、例えば２〜３ｎｍ程度の膜厚を有するように形成する。周辺回路領域ＰＣの絶縁膜ＧＩを、メモリセル領域ＭＣの絶縁膜ＧＩとは別の工程で形成して、周辺回路領域ＰＣの絶縁膜ＧＩを、メモリセル領域ＭＣの絶縁膜ＧＩよりも厚く又は薄く、更には、厚いものと薄いものの両方を形成しても良い。
次に、図７に示すように、半導体基板ＳＢの主面上に、制御ゲート電極ＣＧ形成用の導電膜としてポリシリコン膜ＰＳ１を、５０〜２５０ｎｍ程度の膜厚で形成する。ポリシリコン膜ＰＳ１は、周辺回路領域ＰＣにｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴのゲート電極を形成するための導電膜を兼ねている。
次に、ポリシリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術によりパターニングして、メモリセル領域ＭＣに制御ゲート電極ＣＧを形成する。まず、図７に示されるように、ポリシリコン膜ＰＳ１上にフォトリソグラフィ法を用いてレジストマスクＰＲ１を形成する。それから、このレジストマスクＰＲ１をエッチングマスクとして用いて、ポリシリコン膜ＰＳ１をドライエッチングしてパターニングする。その後、このレジストマスクＰＲ１を除去する。これにより、図８に示すように、パターニングされたポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。
この半導体装置は、不揮発性メモリの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後に、第１および第２周辺回路を構成するｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴのゲート電極を形成している。
その為、制御ゲート電極ＣＧ形成用のエッチング工程では、周辺回路領域ＰＣはレジストマスクＰＲ１で覆われており、周辺回路領域ＰＣのｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴのゲート電極は、この段階では加工されない。
また、この半導体装置に要求される不揮発性メモリの容量（ビット数）がそれ程大きくない場合があるため、1つの半導体装置の形成領域であるチップ領域における不揮発性メモリアレイの占有面積は小さい。その為、この制御ゲート電極ＣＧのエッチング工程におけるレジストマスクＰＲ１の開口率は小さく、例えば、５〜１５％であり、２０％以下となっている。従って、制御ゲート電極ＣＧのドライエッチング工程では、終点検出技術を使用できず、予めエッチング時間を算出してポリシリコン膜ＰＳ１のエッチングを終了する時間制御エッチングを実施している。
つまり、この制御ゲート電極ＣＧのエッチング工程が、実施の形態１の第２ドライエッチングに対応している。この不揮発性メモリを備えた半導体装置が第２ウエハに相当しており、図１の第１ウエハとは、この不揮発性メモリを備えた半導体装置とは全く別の半導体装置でも良いし、開口率が２０％より大のレジストマスクＰＲ１で制御ゲート電極ＣＧを加工する大容量の不揮発性メモリを備えた半導体装置であっても良い。
また、図7のポリシリコン膜ＰＳ１形成工程の後には、実際に堆積されたポリシリコン膜ＰＳ１の膜厚測定工程を有する。因みに、設定膜厚２００ｎｍに対して、測定結果は２１０ｎｍであった。ここでは、不揮発性メモリを備えた半導体装置とは全く別の製品であって、開口率が大のレジストマスクＰＲ１でドライエッチングしたポリシリコン膜のエッチングレートに応じて、制御ゲート電極ＣＧ用のポリシリコン膜ＰＳ１のエッチングレート、エッチング時間を決めて、時間制御エッチングを行い、図８における制御ゲート電極ＣＧを形成した。
次に、図９に示すように、半導体基板ＳＢの主面上と制御ゲート電極ＣＧ表面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する。周辺回路領域ＰＣでは、ポリシリコン膜ＰＳ１が残存しているので、このポリシリコン膜ＰＳ１の表面上にも絶縁膜ＭＺが形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。窒化シリコン膜ＭＺ２は、電荷蓄積機能を有し、酸化シリコン膜ＭＺ１と酸化シリコン膜ＭＺ３とは、窒化シリコン膜ＭＺ２から電荷が抜けるのを防止する機能が有る。なお、図面を見やすくするために、図１０以降では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。
次に、半導体基板ＳＢの主面上に、すなわち絶縁膜ＭＺ上に、メモリゲート電極ＭＧ形成用の導電膜としてポリシリコン膜ＰＳ２を形成し、それに異方性エッチングを施すことにより、ポリシリコン膜ＰＳ２をエッチバック（異方性エッチング）することにより、図１０に示すように、メモリゲート電極ＭＧを形成する。図１０から分かるように、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁および半導体基板ＳＢ上に絶縁膜ＭＺを介して形成される。
次に、制御ゲート電極ＣＧと一方のメモリゲート電極ＭＧを覆うレジストパターン（図示しない）を形成して、それをマスクに他方のメモリゲート電極ＭＧを除去することにより、図１１に示すように制御ゲート電極ＣＧの一方の側壁上にのみメモリゲート電極ＭＧが形成された構造とする。
次に、図１２に示すように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチングによって除去する。この際、メモリセル領域ＭＣにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存する。この時、周辺回路領域ＰＣの絶縁膜ＭＺもポリシリコン膜ＰＳ１の表面から除去される。
次に、周辺回路領域ＰＣにゲート電極ＧＥを形成する。図１３に示すように、半導体基板ＳＢの主面上に、レジストマスクＰＲ２を形成する。それから、このレジストマスクＰＲ２をエッチングマスクとして用いて、ポリシリコン膜ＰＳ１をドライエッチングしてパターニングする。その後、このレジストマスクＰＲ２を除去する。これにより、図１４に示すように、パターニングされたポリシリコン膜ＰＳ１からなるゲート電極ＧＥが形成される。
次に、図１５に示すように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスクとして用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。
次に、図１５に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上と、ゲート電極ＧＥの側壁上に、絶縁膜からなるサイドウォールスペーサＳＷを形成する。例えば、酸化シリコン膜等の絶縁膜を半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜として形成したのち、異方性エッチングを施すことにより、サイドウォールスペーサＳＷを形成することができる。
次に、図１５に示すように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する。例えば、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物が用いられる。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３は、サイドウォールスペーサＳＷをマスクにｐ型ウエルＰＷ１、ＰＷ２内に導入されるので、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３よりも制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥから離れた位置に形成される。また、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３よりも高濃度で深い位置に形成される。
次に、図１６に示すように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各上層部分（表層部分）に金属シリサイド層ＳＬを選択的に形成する。金属シリサイド層ＳＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層（白金を含有するニッケルシリサイド層）などとすることができる。
本実施の形態の不揮発性メモリでは、制御ゲート電極ＣＧの側壁にサイドウォール状のメモリゲート電極ＭＧが設けられているので、制御ゲート電極ＣＧの加工形状のバラツキが、メモリゲート電極ＭＧの加工形状に大きく影響するという特徴が有り、例えば、メモリゲート電極ＭＧのゲート長が大きく変動してしまう。
本実施の形態によれば、制御ゲート電極ＣＧを形成するためのポリシリコン膜ＰＳ１を時間制御エッチングにより加工する際に、エッチング装置または付帯設備などに起因するエッチング条件の変動に対応して、ドライエッチングのエッチングレートを設定できるので、制御ゲート電極ＣＧを高精度に加工でき、メモリゲート電極ＭＧのゲート長の変動を防止または低減できる。
図１７（ａ）、（ｂ）および（ｃ）は、実施の形態１の第２ポリシリコン膜ＰＳ２および実施の形態２の制御ゲート電極形成用のポリシリコン膜ＰＳ１のドライエッチングの変形例である。図面１７（ａ）、（ｂ）および（ｃ）では、ポリシリコン膜の符号は、便宜上ＰＳ１としている。
このエッチング方法では、３段階でポリシリコン膜ＰＳ１をエッチングするところに特徴が有る。先ず、第１段階は、図１７（ａ）に示すように、ポリシリコン膜ＰＳ１上にレジストマスクＰＲ１を形成した状態で、ドライエッチングをスタートし、図１７（ｂ）に示すようにエッチングの残膜がｄ２（例えば、５０ｎｍ程度）になるまでの段階である。第１段階では、下地のシリコン酸化膜等からなる絶縁膜ＧＩに対する選択比は小さいがエッチングレートが高い条件で高速でエッチングを行う。例えば、ＣＨ２Ｆ２/ＳＦ６／Ｎ２ガスを用いる。
次に、図１７（ｃ）に示すように、第２段階は、残った５０ｎｍ程度のポリシリコン膜ＰＳ１をエッチングする工程で、下地の絶縁膜ＧＩに対する選択比は第１段階よりも高く、エッチングレートは、第１段階よりも低い条件で、例えば、ＨＢｒ／Ｏ２ガスを用いて行う。
次に、第３段階では、半導体基板ＳＢ表面およびＳＴＩ段差部分に残ったポリシリコン膜ＰＳ１をエッチングするために、下地の絶縁膜ＧＩに対する選択比が高く、エッチングレートが第２段階よりも更に低い条件で、例えば、Ｈｅ／ＨＢｒ／Ｏ２ガスを用いて行う。
因みに、図１を用いて説明したエッチング方法は、第１段階のエッチングに適用するのが効果的である。第１段階でのエッチングレートがずれてしまうと、第２段階のための残膜の膜厚が変動してしまい、最終的な加工形状に大きく影響してしまうからである。
本実施の形態の半導体装置の製造方法によれば、前述の実施の形態１で述べた効果の他に、制御ゲート電極ＣＧの加工形状及び寸法の変動を防止または低減できるという効果がある。
また、制御ゲート電極ＣＧの側壁にサイドウォール形状に形成されるメモリゲート電極ＭＧの加工寸法、加工形状のバラツキを低減できるという効果がある。
また、制御ゲート電極とメモリゲート電極の加工寸法、加工形状のバラツキを低減できるので、不揮発性メモリのしきい値変動を低減できるという効果がある。
（実施の形態３）
本実施の形態は、開口率が小のエッチングマスクを用いたドライエッチングの際に、ウエハに工夫をして、干渉波形を用いた終点検出技術を使ってドライエッチングをする例を説明する。
図１８は、ドライエッチングが施されるウエハであり、四角部分が実施の形態１または２に示した半導体装置が形成される１つのチップ領域である。ここでは、図３（ａ）に示したように、半導体基板ＳＢ表面にポリシリコン膜ＰＳが形成されており、その上に所定のパターンを有するレジストマスクＰＲが形成されている。
図１８でＡと表示した部分が製品となるチップ領域であり、このチップ領域には各々開口率が小のエッチングマスクが設けられている。図１８でＢと表示した部分は、干渉波形を用いた終点検出を行うための専用領域であり、Ｂの部分の開口率は大（例えば、２０％より大きい）となっている。
この例は、干渉波形を用いた終点検出を行うための専用領域が大きな面積を占めてしまうので、製品取得率の面では不利であるが、製品の取得数が少なくても良い場合には、有効な方法である。
本実施の形態の半導体装置の製造方法としては、第１開口率を有する終点検出専用領域と、第２開口率を有する半導体装置形成用チップ領域とを有する半導体ウエハを準備する工程と、半導体ウエハ表面に形成された導電膜に、干渉波形を用いた終点検出手段を使ってドライエッチングを施す工程とからなり、第１開口率は第２開口率よりも大きいという特徴を有する。
（実施の形態４）
本実施の形態は、開口率が小のエッチングマスクを用いたドライエッチングの際に、ウエハに工夫をして、発光波形を用いた終点検出技術を使ってドライエッチングをする例を説明する。
実施の形態３と同様に、半導体基板ＳＢ表面にポリシリコン膜ＰＳが形成されており、その上に所定のパターンを有するレジストマスクＰＲが形成されている。
図１９でＡと表示した部分が製品となるチップ領域であり、このチップ領域には各々開口率が小のエッチングマスクが設けられている。図１９でＣと表示した部分は、ダミーチップ領域であり、ウエハ単位で見た場合の開口率を大きくするための領域であり、レジストマスクＰＲから完全に露出した領域またはレジストマスクＰＲの開口率が大の領域である。
本実施の形態の場合には、ウエハ表面全体で見た場合のエッチングマスクの開口率が大（例えば、２０％より大きい）となっている。
発光波形を用いた終点検出技術の場合、エッチングガスのラジカルやイオンおよび反応生成物のプラズマ発光を検出することで終点検出を行うので、ウエハ全体の開口率を大とすれば終点検出が可能となる。
ダミーチップ領域は、ウエハ内のどの位置に配置しても良い。ダミーチップ領域をウエハの外周部分に配置することで、製品となるチップ領域を確保できないウエハ外周部分を有効に活用することができる。
本実施の形態の半導体装置の製造方法としては、第１開口率を有するダミーチップ領域と、第２開口率を有する半導体装置形成用チップ領域とを有する半導体ウエハを準備する工程と、半導体ウエハ表面に形成された導電膜に、発光波形を用いた終点検出手段を使ってドライエッチングを施す工程とからなり、第１開口率は第２開口率よりも大きいという特徴を有する。
以上の実施の形態１から４において、エッチングマスクは、レジスト以外の材料、例えばシリコン酸化膜、シリコンナイトライド膜などのハードマスクを含んで良い。また、レジストマスク、エッチングマスクには、レジスト膜と反射防止膜（ＡＲＣ、ＢＡＲＣ）の積層構造も含まれる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
Ｄ ｎ型ドレイン領域
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
Ｇ，ＧＥ ゲート電極
ＧＩ 絶縁膜
ＭＣ メモリセル領域
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＰＣ 周辺回路領域
ＰＲ，ＰＲ１ レジストマスク
ＰＳ，ＰＳ１，ＰＳ２ ポリシリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
Ｓ ｎ型ソース領域
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ

Claims (16)

  1. ドライエッチング装置を用いて、導電膜をエッチングする場合の、エッチングマスク開口率と前記導電膜のエッチングレートとの相関関係を取得する工程と、
    第１ウエハの上に第１導電膜を形成し、前記第１導電膜の上に第１エッチングマスクを形成する工程と、
    エッチング終点検出手段を用いて、前記第１導電膜に第１ドライエッチングを施すことにより、前記第１導電膜の第１エッチングレートを算出する工程と、
    第２ウエハの上に第２導電膜を形成し、前記第２導電膜の上に第２エッチングマスクを形成する工程と、
    前記第２ウエハの上に形成された前記第２導電膜の膜厚を測定する工程と、
    前記第２導電膜に第２ドライエッチングを施し、所定のエッチング時間で前記第２ドライエッチングを終了させる工程と、
    を有し、
    前記相関関係と、前記第１エッチングレートと、前記第２導電膜の膜厚とから前記所定のエッチング時間を決め、
    前記第１エッチングマスクは第１開口率を有し、前記第２エッチングマスクは第２開口率を有し、前記第２開口率は前記第１開口率よりも小である、ドライエッチング方法。
  2. 請求項１に記載のドライエッチング方法において、
    前記第１導電膜は第１ポリシリコン膜からなり、前記第２導電膜は第２ポリシリコン膜からなる。
  3. 請求項１に記載のドライエッチング方法において、
    前記第２開口率は、２０％以下である。
  4. 請求項１に記載のドライエッチング方法において、
    前記第１エッチングマスクは第１ホトレジスト膜からなり、前記第２エッチングマスクは第２ホトレジスト膜からなる。
  5. 請求項１に記載のドライエッチング方法において、
    前記第１ドライエッチングおよび前記第２ドライエッチングは、前記ドライエッチング装置を用いて行われる。
  6. 請求項５に記載のドライエッチング方法において、
    前記第１導電膜と前記第２導電膜とは、同一の成膜条件で形成されている。
  7. 請求項１に記載のドライエッチング方法において、
    前記第１ドライエッチングは、前記エッチング終点検出手段により、前記第１導電膜の残り膜厚が第１膜厚となる第１終点と、前記第１導電膜の残り膜厚が第２膜厚となる第２終点とを検出することにより、前記第１エッチングレートを算出する。
  8. 請求項７に記載のドライエッチング方法において、
    前記第１終点および前記第２終点は、干渉波形を用いた前記エッチング終点検出手段により検出する。
  9. 第２半導体基板の上に第２導電膜を形成する工程と、
    前記第２半導体基板をドライエッチング装置に入れ、前記第２導電膜に第２ドライエッチングを施す工程と、
    を有し、
    前記第２ドライエッチングでは、前記第２導電膜の第２エッチングレートを用いて算出されたエッチング時間で第２ドライエッチングを終了させ、
    前記第２エッチングレートは、前記ドライエッチング装置に固有のエッチングマスク開口率とエッチングレートとの相関関係と、前記第２ドライエッチングより前に、第１半導体基板上の第１導電膜に対して施された第１ドライエッチングによって算出された前記第１導電膜の第１エッチングレートに応じて決定され、
    前記第２ドライエッチングの際には、前記第２導電膜の上に、第２開口率を有する第２エッチングマスクが形成されており、
    前記第１ドライエッチングの際には、前記第１導電膜の上に、第１開口率を有する第１エッチングマスクが形成されており、
    前記第２開口率は、前記第１開口率よりも小である、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第２開口率は、２０％以下である。
  11. 請求項９に記載の半導体装置の製造方法において、
    前記第１ドライエッチングでは、終点検出手段が用いられる。
  12. 請求項９に記載の半導体装置の製造方法において、
    前記第１導電膜は第１ポリシリコン膜であり、前記第２導電膜は第２ポリシリコン膜である。
  13. 請求項９に記載の半導体装置の製造方法において、
    前記第１ドライエッチングと前記第２ドライエッチングは、同一のエッチング条件で実施する。
  14. 請求項９に記載の半導体装置の製造方法において、
    前記半導体装置は、ゲート電極と、ソース領域およびドレイン領域を有するＭＩＳＦＥＴを複数有し、前記第２導電膜の前記第２ドライエッチングにより前記ゲート電極が形成される。
  15. 請求項９に記載の半導体装置の製造方法において、
    前記半導体装置は、制御ゲート電極、メモリゲート電極と第１ソース領域および第１ドレイン領域を有する不揮発性メモリからなるメモリアレイと、各々がゲート電極と、第２ソース領域および第２ドレイン領域を有する複数のＭＩＳＦＥＴを有する周辺回路領域とを有し、
    前記第２ドライエッチングの際には、前記第２導電膜の上に、第２開口率を有する第２エッチングマスクが形成されており、
    前記第２導電膜の前記第２ドライエッチングにより、前記制御ゲート電極を加工する際に、前記周辺回路領域は前記第２エッチングマスクにより覆われている。
  16. 請求項１５に記載の半導体装置の製造方法において、更に、
    前記第２導電膜の上に、第３エッチングマスクを形成して、前記第２導電膜に第３ドライエッチングを施すことにより、前記周辺回路領域の前記ゲート電極を形成する工程を有する。
JP2015522459A 2013-06-21 2013-06-21 ドライエッチング方法および半導体装置の製造方法 Active JP6050491B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/067129 WO2014203400A1 (ja) 2013-06-21 2013-06-21 ドライエッチング方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP6050491B2 true JP6050491B2 (ja) 2016-12-21
JPWO2014203400A1 JPWO2014203400A1 (ja) 2017-02-23

Family

ID=52104161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015522459A Active JP6050491B2 (ja) 2013-06-21 2013-06-21 ドライエッチング方法および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US9818657B2 (ja)
JP (1) JP6050491B2 (ja)
WO (1) WO2014203400A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102496037B1 (ko) * 2016-01-20 2023-02-06 삼성전자주식회사 플라즈마 식각 방법 및 장치
JP6883422B2 (ja) * 2016-12-28 2021-06-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6739376B2 (ja) * 2017-03-06 2020-08-12 東京エレクトロン株式会社 基板処理システム、制御装置及び基板処理方法
KR20210153804A (ko) * 2020-06-10 2021-12-20 삼성디스플레이 주식회사 개구율 계측 장치 및 이를 포함하는 표시 장치의 열화 보상 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494533A (ja) * 1990-08-10 1992-03-26 Fujitsu Ltd 被エッチング膜の膜厚検出方法、膜厚検出装置及びエッチング装置
JPH08288258A (ja) * 1995-04-18 1996-11-01 Hitachi Ltd エッチング終点判定方法並びにドライエッチング方法及びその装置
JP2004228605A (ja) * 2004-05-14 2004-08-12 Matsushita Electric Ind Co Ltd エッチング方法
JP2009152269A (ja) * 2007-12-19 2009-07-09 Sony Corp ドライエッチング装置および半導体装置の製造方法
JP2012190842A (ja) * 2011-03-08 2012-10-04 Renesas Electronics Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413867B1 (en) * 1999-12-23 2002-07-02 Applied Materials, Inc. Film thickness control using spectral interferometry
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494533A (ja) * 1990-08-10 1992-03-26 Fujitsu Ltd 被エッチング膜の膜厚検出方法、膜厚検出装置及びエッチング装置
JPH08288258A (ja) * 1995-04-18 1996-11-01 Hitachi Ltd エッチング終点判定方法並びにドライエッチング方法及びその装置
JP2004228605A (ja) * 2004-05-14 2004-08-12 Matsushita Electric Ind Co Ltd エッチング方法
JP2009152269A (ja) * 2007-12-19 2009-07-09 Sony Corp ドライエッチング装置および半導体装置の製造方法
JP2012190842A (ja) * 2011-03-08 2012-10-04 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2014203400A1 (ja) 2014-12-24
US20160148851A1 (en) 2016-05-26
US9818657B2 (en) 2017-11-14
JPWO2014203400A1 (ja) 2017-02-23

Similar Documents

Publication Publication Date Title
JP5779068B2 (ja) 半導体装置の製造方法
JP4921723B2 (ja) 半導体装置の製造方法
US10115625B2 (en) Methods for removal of hard mask
JP2001168185A (ja) 半導体装置およびその製造方法
JP6050491B2 (ja) ドライエッチング方法および半導体装置の製造方法
US8936948B2 (en) Method of fabricating semiconductor device
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
JP2010087300A (ja) 半導体装置の製造方法
JP2008066725A (ja) Ｅｅｐｒｏｍ装置及びその製造方法
JP2008016499A (ja) 半導体装置およびその製造方法
JP4398420B2 (ja) 半導体装置の製造方法
JP5176902B2 (ja) 電子デバイスの製造方法及び設定装置
US7381652B2 (en) Method of manufacturing flash memory device
TWI669786B (zh) 半導體積體電路裝置之製造方法
KR20080011541A (ko) 식각공정을 모니터링하기 위한 방법
JP2015026732A (ja) 半導体装置の製造方法
JP5524167B2 (ja) 半導体装置の製造方法
JP2010010716A (ja) 半導体装置
KR100632639B1 (ko) 플래쉬 메모리 소자의 제조 방법
JP2006210543A (ja) プラズマダメージ層の評価方法および半導体装置の製造方法
JP2011165933A (ja) 半導体装置の製造方法
JP2007134534A (ja) 半導体装置の製造方法
JP2008211027A (ja) 半導体装置の製造方法
JP2008140977A (ja) 半導体装置の製造方法
JP2010087298A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161124

R150 Certificate of patent or registration of utility model

Ref document number: 6050491

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150