JP5187341B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、マザーチップにドータチップをフリップチップ接続し、更にマザーチップを回路基板上にフリップチップ接続する半導体装置の製造方法に関し、特に、マザーチップを回路基板上にフリップチップ接続するために用いる半田ボールを効率的に形成することができる半導体装置の製造方法に関するものである。
近年、マザーチップにドータチップをフリップチップ接続したＣＯＣ（チップ・オン・チップ）構造を有し、更にマザーチップを回路基板にフリップチップ接続した半導体装置が提案されている（例えば、特許文献１参照）。この半導体装置を製造する際に、従来は、マザーチップの回路面にドータチップをフリップチップ接続した後に、マザーチップの回路面に半田ボールを形成し、この半田ボールを用いてマザーチップを回路基板上にフリップチップ接続していた。
特開２００４−１４６７２８号公報
マザーチップと回路基板を接続する半田ボールの数は多く、例えば１０００個以上である。従って、半田ボールを効率的に形成するために、ウェハ上に形成された複数のマザーチップに対して一括して実施する枚葉式の半田ボール形成方法を用いる必要がある。
このような枚葉式の半田ボール形成方法として、マザーチップの回路面にレジストを塗布し、そのレジストの開口に半田ペーストを充填させる方法と、マザーチップの回路面にメタルマスクを重ね合わせ、そのメタルマスクの開口に半田ペーストを充填する方法がある。
しかし、従来のＣＯＣ型の半導体装置の製造工程では、半田ボールを形成する際、マザーチップの表面は、ドータチップが接続されていて平坦ではない。従って、レジストを均一に塗布することができず、また、表面の凹凸に合わせて薄いメタルマスクを加工するのも困難であるため、上記の枚葉式の半田ボール形成方法を用いることができなかった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、マザーチップを回路基板上にフリップチップ接続するために用いる半田ボールを効率的に形成することができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、複数のマザーチップを有するウェハを準備する工程と、前記ウェハの状態で、前記複数のマザーチップの各々の回路面に、外部接続端子として用いられる複数の半田ボールを形成する第１工程と、前記第１工程の後に、前記ウェハの状態で、前記複数のマザーチップの各々の回路面にドータチップをフリップチップ接続する第２工程と、前記第２工程の後に、前記ウェハをダイシングにより個々に分離して、前記ドータチップ及び前記複数の半田ボールが接続された複数のマザーチップを形成する第３工程とを備え、前記複数の半田ボールを形成する工程は、前記マザーチップの回路面に、前記複数の半田ボールを形成する領域に対応する位置に開口を有するレジストを形成する工程と、前記レジストの開口に半田ペーストを充填する工程と、前記レジストを除去した後、前記マザーチップを加熱して前記半田を溶融して前記複数の半田ボールを形成する工程とを有し、前記複数のマザーチップの各々の回路面にドータチップをフリップチップ接続する工程は、前記複数の半田ボールの融点より低い第１温度で、ステージ上に前記マザーチップを設置した状態で、かつ、前記ドータチップを前記第１温度より高い第２温度にした状態で行なわれる。本発明のその他の特徴は以下に明らかにする。
本発明は、マザーチップの回路面にドータチップをフリップチップ接続する前の凹凸が少ない段階で半田ボールを形成するため、枚葉式の半田ボール形成方法を用いることができる。このため、マザーチップを回路基板上にフリップチップ接続するために用いる半田ボールを効率的に形成することができる。
本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 マザーチップの回路面に半田ボールを形成する工程を示す断面図である。 ドータチップを形成する工程を示す断面図である。 マザーチップの回路面にドータチップをフリップチップ接続する工程及びマザーチップを回路基板にフリップチップ接続する工程を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置を示す断面図である。 本発明の実施の形態５に係る半導体装置を示す断面図である。 本発明の実施の形態６に係る半導体装置を示す断面図である。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。このフローチャート及び図２〜４を参照しながら、実施の形態１に係る半導体装置の製造方法について説明する。
まず、マザーチップ１０の製造工程及び半田ボールの形成工程について説明する。図２（ａ）に示すように、基板１１上（回路面）にＡｌ電極１２を形成し、それ以外の領域を表面保護膜１３で覆う。そして、このＡｌ電極１２にプローブを当てて検査を行う（ステップＳ１）。この検査はウェハ上に形成された複数のマザーチップ１０に対してそれぞれ行い、ウェハ上の各マザーチップ１０の合否を示すウェハマップを作成する。
次に、図２（ｂ）に示すように、全面にＣｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル１４をスパッタ技術又はめっき技術等により形成する。そして、図２（ｃ）に示すように、Ａｌ電極１２の存在する領域に開口を有するレジスト１５を形成し、レジスト１５の開口にめっき技術によりＣｕ等を充填してメタルポスト１６を形成する。その後、図２（ｄ）に示すように、レジスト１５を除去し、メタルポスト１６をマスクとしてバリアメタル１４を異方性エッチングする（ステップＳ２）。なお、メタルポスト１６の厚みは１５μｍ程度、メタルポスト１６同士のピッチは２０〜１００μｍである。
次に、図２（ｅ）に示すように、半田ボール（後述）を形成する領域に開口を有するレジスト１７を形成し、レジスト１７の開口に半田ペースト１８をめっき技術により充填する（ステップＳ３）。なお、メタルポスト１６の表面に極薄い金めっきを施すと、半田ペースト１８との濡れ性を確保することができるので好ましい。
次に、レジスト１７を除去した後に、マザーチップ１０を加熱して半田ペースト１８を溶融（リフロー）して半田ボール１９を形成する（ステップＳ４）。その後、洗浄（ステップＳ５）及び外観検査（ステップＳ６）を行う。以上の工程により、マザーチップ１０の回路面に半田ボールが形成される。
次に、ドータチップ２０の製造工程について説明する。図３（ａ）に示すように、基板２１上（回路面）にＡｌ電極２２を形成し、それ以外の領域を表面保護膜２３で覆う。そして、このＡｌ電極２２にプローブを当てて検査を行う（ステップＳ７）。この検査はウェハ上に形成された複数のドータチップ２０に対してそれぞれ行い、ウェハ上の各ドータチップ２０の合否を示すウェハマップを作成する。
次に、図３（ｂ）に示すように、全面にＣｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル２４をスパッタ技術又はめっき技術等により形成する。そして、図３（ｃ）に示すように、Ａｌ電極２２の存在する領域に開口を有するレジスト２５を形成し、レジスト２５の開口にめっき技術によりＣｕ等を充填してメタルポスト２６を形成し、その上に半田等の接合部材２７を形成する。その後、図３（ｄ）に示すように、レジスト２５を除去し、メタルポスト２６及び接合部材２７をマスクとしてバリアメタル２４を異方性エッチングする（ステップＳ８）。なお、メタルポスト１６の厚みは１５μｍ程度、メタルポスト１６同士のピッチは２０〜１００μｍである。
次に、図３（ｅ）に示すように、ウェハ上に形成された複数のドータチップ２０をダイシングにより個々に分離する（ステップＳ９）。以上の工程により、ドータチップ２０が形成される。なお、ドータチップ２０としては、チップコンデンサ等の受動素子や、メモリ等の能動素子を用いることができる。
次に、マザーチップの回路面にドータチップをフリップチップ接続する工程及びマザーチップを回路基板にフリップチップ接続する工程について説明する。
まず、ステップＳ１のプローブ検査及びステップＳ６の外観検査で合格したマザーチップ１０の回路面に、ステップＳ７のプローブ検査で合格したドータチップ２０をフリップチップ接続する（ステップＳ１０）。
具体的には、まず、図４（ａ）に示すように、マザーチップ１０をステージ３１に載せ、ドータチップ２０をハンドル部３２により保持して、互いの回路面を向かい合わせる。そして、ドータチップ２０をハンドル部３２に設けられたヒータにより半田の融点（１８３℃）よりも高温、例えば３００℃に加熱して、マザーチップ１０上に設けられたメタルポスト１６とドータチップ２０上に設けられたメタルポスト２６とを接合部材２７を介して熱圧着させる。これにより、溶融しない材料で構成したメタルポスト１６，２６で挟まれた接合部材２７が大きく変化し溶融するため、接合部材２７の表面酸化膜が破壊され、フラックスレスで良好な接合が得られる。
ただし、この熱圧着の際に、ステージ３１に設けたヒータを調整して、マザーチップ１０の温度を半田ボール１９の融点よりも低く、例えば１００℃〜１５０℃にして半田ボール１９を再溶融させないようにする。これにより、再溶融による半田ボール１９の表面の酸化や、半田ボール１９同士のリンクを防ぐことができる。なお、ドータチップ２０を半田の融点よりも高温に保ったままフリップチップ接続するが、マザーチップ１０は熱伝導が良く、熱が広がり、マザーチップ１０を設置しているステージ３１は熱容量が大きいため、温度の上昇を抑制することができる。
次に、ウェハ上に形成された複数のマザーチップ１０をダイシングにより個々に分離する（ステップＳ１１）。そして、図４（ｂ）に示すように、半田ボール１９を用いて回路基板３３上にマザーチップ１０をフリップチップ接続する（ステップＳ１２）。なお、回路基板３３としては、多層有機基板、シリコンインターポーザ、チップ等を用いることができる。
その後、マザーチップ１０と回路基板３３の間に樹脂３４を注入してアンダーフィルを行う（ステップＳ１３）。また、外部接続用に回路基板３３の下面にアウターボール３５を形成する。
以上の工程により、マザーチップ１０の回路面にドータチップ２０がフリップチップ接続され、このマザーチップ１０が回路基板にフリップチップ接続された半導体装置が製造される。なお、この半導体装置において、半田ボール１９同士の間隔が２００μｍ程度、メタルポスト１６（又はメタルポスト２６）同士の間隔が２０〜１００μｍ、ドータチップ２０の厚みが５０〜３００μｍ、半田ボールの直径が１００μｍ、アウターボール３５同士の間隔が０．６〜１．８ｍｍである。
以上説明したように、マザーチップ１０の回路面にドータチップ２０をフリップチップ接続する前の凹凸が少ない段階で半田ボールを形成するため、枚葉式の半田ボール形成方法を用いることができる。このため、マザーチップ１０を回路基板上にフリップチップ接続するために用いる半田ボールを効率的に形成することができる。
なお、メタルポスト１６，２６としてＣｕを用い、接合部材２７としてＳｎを用いることができる。この場合、熱圧着により接合部材２７はＣｕＳｎ合金となる。または、メタルポスト１６としてＣｕを用い、メタルポスト２６としてＮｉを用い、接合部材２７としてＳｎＡｇ（融点２１２℃）を用いてもよい。接合部材が接合されるメタルポスト表面にはＡｕめっきを施し、濡れを確保するとよい。
また、プラズマ処理のような表面清浄化処理を実施することでもメタルポスト１６，２６を接合することができる。この場合、大きな圧力をかけた接合部材２７の変形により表面酸化膜を破壊する必要がなく、接合部材２７の量を低減しても接合でき、メタルポスト１６，２６側面への接合部材２７の漏れを減少することができ、メタルポスト１６，２６の高さを薄くすることができる。これにより、マザーチップ１０とドータチップ２０の間隔を狭くすることができるため、チップ間の樹脂の熱膨張による応力を低減することができる。
実施の形態２．
実施の形態２に係る半導体装置の製造方法は、マザーチップ１０の回路面に半田ペーストを堆積する工程が実施の形態１の図２（ｅ）とは異なる。その他の工程は、実施の形態１と同様である。
即ち、実施の形態２では、図５に示すように、マザーチップ１０の回路面に、半田ボールを形成する領域と開口が一致するようにメタルマスク３６を重ね合わせ、メタルマスク３６の開口に半田ペースト１８を印刷して充填する。その後、メタルマスク３６を取り外し、図２（ｆ）と同様に、マザーチップ１０を加熱して半田ペーストを溶融して半田ボールを形成する。
このように、マザーチップ１０の回路面に半田ボールを形成する工程において、実施の形態１のようなレジスト１７を用いる代わりにメタルマスク３６を用いても、実施の形態１と同様の効果を得ることができる。
実施の形態３．
実施の形態３に係る半導体装置の製造方法は、マザーチップ１０の回路面にドータチップ２０をフリップチップ接続する工程が実施の形態１の図４（ａ）とは異なる。その他の工程は、実施の形態１と同様である。
即ち、実施の形態３では、図６に示すように、メタルポスト１６，２６をＮｉで構成して、両者の表面にＡｕ膜３７，３８をそれぞれ形成する。または、メタルポスト１６，２６をＡｕで構成してもよい。そして、マザーチップ１０及びドータチップ２０を１５０℃に保った状態で、ドータチップ２０に超音波振動をかけて、マザーチップ１０上に設けられたメタルポストとドータチップ２０上に設けられたメタルポストとを熱圧着させる。
このように超音波振動をかけることにより、実施の形態１よりも低い温度で熱圧着ができるため、再溶融による半田ボール１９の表面の酸化や、半田ボール１９同士のリンクを防ぐことができる。
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置を示す断面図である。この半導体装置は、回路基板３３の上面に、ドータチップ２０に対応する領域に凹部３９を設けたものである。その他の構成は実施の形態１と同様である。これにより、ドータチップ２０が厚い場合でも、マザーチップ１０と回路基板３３を良好にフリップチップ接続することができる。
実施の形態５．
図８は、本発明の実施の形態５に係る半導体装置を示す断面図である。この半導体装置は、本発明をマザーチップ１０の回路面に再配線層４０を形成し、その上を表面保護膜４１で覆っている。ただし、ドータチップ２０を接続する領域には再配線層４０及び表面保護膜４１は形成しないようにする。これにより、メタルポスト１６，２６の高さを確保することができるため、アンダーフィルの際にチップ間に樹脂３４を注入しやすくなる。
実施の形態６．
図９は、本発明の実施の形態６に係る半導体装置を示す断面図である。この半導体装置は、マザーチップ１０の回路面に、ドータチップ２０の他に、チップコンデンサ４２が搭載されている。その他の構成は実施の形態１と同様である。
このようにチップコンデンサ等の受動素子と能動素子がマザーチップ１０上に混載した場合にも本発明を適用することができ、同様の効果を得ることができる。
また、マザーチップ１０に２以上のドータチップ２０をフリップチップ接続してもよい。この場合、ドータチップ２０として、例えば、フラッシュメモリとＤＲＡＭを用いることができる。
１０ マザーチップ
１７ レジスト
１６，２６ メタルポスト
１８ 半田ペースト
１９ 半田ボール
２０ ドータチップ
２７ 接合部材
３１ ステージ
３２ ハンドル部
３３ 回路基板
３９ 凹部
３６ メタルマスク
４０ 再配線層
４１ 表面保護膜
４２ チップコンデンサ

Claims (3)

  1. 複数のマザーチップを有するウェハを準備する工程と、
    前記ウェハの状態で、前記複数のマザーチップの各々の回路面に、外部接続端子として用いられる複数の半田ボールを形成する第１工程と、
    前記第１工程の後に、前記ウェハの状態で、前記複数のマザーチップの各々の回路面にドータチップをフリップチップ接続する第２工程と、
    前記第２工程の後に、前記ウェハをダイシングにより個々に分離して、前記ドータチップ及び前記複数の半田ボールが接続された複数のマザーチップを形成する第３工程とを備え、
    前記複数の半田ボールを形成する工程は、
    前記マザーチップの回路面に、前記複数の半田ボールを形成する領域に対応する位置に開口を有するレジストを形成する工程と、
    前記レジストの開口に半田ペーストを充填する工程と、
    前記レジストを除去した後、前記マザーチップを加熱して前記半田を溶融して前記複数の半田ボールを形成する工程とを有し、
    前記複数のマザーチップの各々の回路面にドータチップをフリップチップ接続する工程は、前記複数の半田ボールの融点より低い第１温度で、ステージ上に前記マザーチップを設置した状態で、かつ、前記ドータチップを前記第１温度より高い第２温度にした状態で行なわれることを特徴とする半導体装置の製造方法。
  2. 前記第１温度は、１００℃〜１５０℃であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数のマザーチップの各々の回路面にドータチップをフリップチップ接続する工程は、前記ドータチップに超音波振動を与える工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2001308258A (ja) * 2000-04-26 2001-11-02 Sony Corp 半導体パッケージ及びその製造方法
JP3850352B2 (ja) * 2002-08-01 2006-11-29 ローム株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014168175A1 (ja) * 2013-04-09 2014-10-16 昭和電工株式会社 はんだ回路基板の製造方法、はんだ回路基板及び電子部品の実装方法

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