JP2007294560A - 半導体装置およびその製造方法 - Google Patents

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chip
semiconductor
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Daisuke Ejima
大介 江島
Takeshi Kida
剛 木田
Hiroshi Yamashita
央 山下
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NEC Electronics Corp
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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    • H01L2924/01079—Gold [Au]
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    • H01L2924/014—Solder alloys
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
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Abstract

【課題】従来の半導体装置においては、高融点の半田バンプを用いるため、ベースパッケージと子パッケージとを溶融接合する際に、両パッケージに高熱負荷がかかる。
【解決手段】半導体装置１は、パッケージ・オン・パッケージ技術が用いられた半導体装置であり、互いに積層された半導体パッケージ１０および半導体パッケージ２０を備えている。これらの半導体パッケージ１０および半導体パッケージ２０は、合金３０を介して互いに接合されている。すなわち、半導体パッケージ１０の配線基板１２の面Ｓ１（第１面）上には、合金３０を介して半導体パッケージ２０（電子回路部品）が設けられている。合金３０は、第１の半田材料と金属材料とを含んでいる。合金３０の融点は、第１の半田材料の融点よりも高い。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
半導体装置内の部品接合技術としては、例えば、（１）パッケージ・オン・パッケージ技術、（２）フリップチップボンディング技術、（３）チップ・オン・チップ技術、および（４）チップコンデンサ・チップ抵抗内蔵技術が挙げられる。以下、これら４つの技術を順に説明する。
（１）パッケージ・オン・パッケージ技術に関して
高密度実装技術には、シリコン基板等の基板上で複数の機能を１つのシステムとして実現するＳｏＣ（システム・オン・チップ）という技術と、メモリやＣＰＵ（中央演算装置）等の複数の機能を１つのパッケージで実現するＳｉＰ（システム・イン・パッケージ）という技術とがある。現在、ＳｏＣの補完技術としてＳｉＰ技術が注目を集めている。パッケージ・オン・パッケージ技術は、このＳｉＰ技術の中の次世代技術であり、パッケージ同士を積層する技術のことである。
現在ＳｉＰ技術の主流となっているチップスタック（チップ積層）技術と比べたときの主なメリットとしては、以下の内容が挙げられる。
・歩留まり向上やテストの容易性等による、生産効率およびコストの改善
・不具合発生時の問題解析の容易性
・受動部品も同一実装できることによる、高速化・高密度化
・市販パッケージ品も搭載可能なことによる、適用可能なアプリケーションの多様化
・種々のモジュール形体・形状に対応できることによる、設計の柔軟性の向上
図１１は、パッケージ・オン・パッケージ技術が用いられた半導体装置の一例を示す断面図である。かかる半導体装置は、２つ以上の半導体パッケージ（本例では、半導体パッケージ１０１および半導体パッケージ１０３の２つ）を備えている。これらの半導体パッケージ１０１および半導体パッケージ１０３は、半田バンプ１０５を介して互いに接合されている。
半導体パッケージ１０１の配線基板１０７の上面には、半田バンプ１０５用のランド１０９が形成されている。また、配線基板１０７の下面には、当該半導体装置の外部電極端子として機能する半田バンプ１１３用のランド１１１が形成されている。この配線基板１０７上には、半導体チップ１１５が実装されている。これらの配線基板１０７および半導体チップ１１５は、後で詳述するフリップチップボンディング技術によって、互いに接合されている。すなわち、配線基板１０７と半導体チップ１１５とは、半導体チップ１１５の回路面が配線基板１０７に向いた状態で、金バンプまたは半田バンプ等のバンプ１１７を介して接続されている。配線基板１０７と半導体チップ１１５との間の間隙には、アンダーフィル樹脂１１９が充填されている。
半導体パッケージ１０３の配線基板１２１の下面には、上述した半田バンプ１０５用のランド１２３が形成されている。この配線基板１２１上には、半導体チップ１２５および半導体チップ１２７が順に積層されている。これらの半導体チップ１２５および半導体チップ１２７は、チップマウント接着材１２９を介して互いに接合されている。配線基板１２１と各半導体チップ１２５，１２７とは、ワイヤボンディング技術を用いて接続されている。すなわち、配線基板１２１と各半導体チップ１２５，１２７とが、ボンディングワイヤ（金属細線）１３１を介して接続されている。また、両半導体チップ１２５，１２７は、モールド樹脂１３３によって封止されている。モールド樹脂１３３による封止には、ポッティング法、トップゲート法、または印刷法等を用いることができる。
なお、配線基板と半導体チップとの間の接合技術としては、上述のフリップチップボンディング技術およびワイヤボンディング技術の他にも、半導体チップを配線基板内に埋め込む技術、および接合された半導体チップの全面を封止するために貫通電極を配置する技術等が挙げられる。
このように、パッケージ・オン・パッケージ技術においては、ベースパッケージ（配線基板１０７）上に、その上面に形成された接合部端子（ランド１０９）に合う接合部端子（ランド１２３）を持つパッケージ（半導体パッケージ１０３、以下「子パッケージ」という）を、半田ボールまたは半田ペースト等を介して載置する。そして、その状態でリフロー等を行うことにより、半田を溶融させ、両パッケージを接合する。なお、半導体チップ、チップコンデンサもしくはチップ抵抗等が実装された配線基板、または更にパッケージ等を実装する際にスペーサの役割を果たす中継基板を、子パッケージの代わりに、ベースパッケージ上に接合してもよい。
パッケージ・オン・パッケージ技術が用いられた半導体装置が開示された文献として、特許文献１が挙げられる。同文献には、互いに積層された２つの半導体パッケージを備え、下層のパッケージの電極よりも上層のパッケージの電極の方が融点が高い半導体装置が記載されている。
（２）フリップチップボンディング技術に関して
半導体装置は、シリコン基板等の基板上に多数の回路素子が形成された半導体チップを配線基板等に実装し、要求される回路動作や機能を果たすように各回路素子間を結線して構成される。
フリップチップボンディング技術は、半導体チップの回路面を配線基板に向けた状態で、半導体チップと配線基板とを接合することにより、両者間の結線を行う技術である。この技術によれば、ワイヤボンディング技術に比べて、半導体チップと配線基板との間の信号伝送距離を短くできるため、信号伝送の高速化等のメリットが得られる。かかるフリップチップボンディング技術には、半導体チップのパッド上に形成するバンプとして、金線で形成した金スタッドバンプを用いるものと、半田バンプを用いるものとがある。また、配線基板のパッド上に半田を予めプリコートしておく場合もある。近年の更なる狭ピッチ化および多ピン化に対応するためには、接合部に金のみを用いるのは技術的に困難になってきており、半田を用いざるを得ない。
図１２は、フリップチップボンディング技術が用いられた半導体装置の一例を示す断面図である。配線基板２０１上に、半田バンプ２０３を介して半導体チップ２０５が接合されている。配線基板２０１と半導体チップ２０５との間の間隙には、アンダーフィル樹脂２０７が充填されている。また、配線基板２０１の下面に形成されたランド２０９には、当該半導体装置の外部電極端子として機能する半田バンプ２１１が接続されている。
（３）チップ・オン・チップ技術に関して
この技術は基本的にはフリップチップボンディング技術と同様であるが、フリップチップボンディング技術が半導体チップと配線基板とを接合するのに対し、この技術は半導体チップ同士の回路面を向かい合わせて接合する技術である。この技術によれば、半導体チップ間の信号伝送を高速で行える等のメリットが得られる。
図１３は、チップ・オン・チップ技術が用いられた半導体装置の一例を示す断面図である。配線基板３０１上に、半導体チップ３０３および半導体チップ３０５が順に積層されている。これらの半導体チップ３０３および半導体チップ３０５は、バンプ３０７を介して互いに接合されている。半導体チップ３０３と半導体チップ３０５との間の間隙には、アンダーフィル樹脂３０９が充填されている。
ベースチップである半導体チップ３０３は、チップマウント接着材３１１を介して配線基板３０１に接合されている。この半導体チップ３０３は、半導体チップ３０５よりもチップ面積が大きい。半導体チップ３０３上の半導体チップ３０５が設けられていない領域には、ボンディングワイヤ３１３の一端が接続されている。ボンディングワイヤ３１３の他端は、配線基板３０１に接続されている。すなわち、半導体チップ３０３は、ワイヤボンディング技術により配線基板３０１に接合されている。これらの半導体チップ３０３および半導体チップ３０５は、モールド樹脂３１５によって封止されている。また、配線基板３０１の下面に形成されたランド３１７には、当該半導体装置の外部電極端子として機能する半田バンプ３１９が接続されている。
（４）チップコンデンサ・チップ抵抗内蔵技術に関して
この技術は、チップコンデンサやチップ抵抗をも、半導体チップと共に配線基板に実装し、ワンパッケージ化する技術である。この技術によれば、実装ボードの設計が容易になる、結果的に実装面積の削減につながる等のメリットが得られる。
図１４は、チップコンデンサ・チップ抵抗内蔵技術が用いられた半導体装置の一例を示す断面図である。配線基板４０１上に、半導体チップ４０３と共に、チップコンデンサ４０５が実装されている。チップコンデンサ４０５の代わりにまたはチップコンデンサ４０５と共に、チップ抵抗を実装してもよい。半導体チップ４０３およびチップコンデンサ４０５は、それぞれチップマウント接着材４０７および半田ペースト４０９を介して、配線基板４０１に接合されている。配線基板４０１と半導体チップ４０３との接合は、ボンディングワイヤ４１１を用いたワイヤボンディング技術によって行われている。半導体チップ４０３は、モールド樹脂４１３によって封止されている。また、配線基板４０１の下面に形成されたランド４１５には、当該半導体装置の外部電極端子として機能する半田バンプ４１７が接続されている。
かかる構成の半導体装置は、例えば次のようにして製造することができる。まず、配線基板のチップコンデンサを実装するランド上に、半田ペーストをスクリーン印刷機でメタルマスクを用いて印刷する。次に、実装機でチップコンデンサを実装し、リフロー装置で加熱キュアする。半田ペーストのフラックス成分から発生するフラックス残渣を洗浄した後に、半導体チップを実装する。続いて、プラズマ洗浄またはＵＶ洗浄等を行い、ワイヤボンディング法により半導体チップと配線基板との間の結線を行う。その後、更にプラズマ洗浄またはＵＶ洗浄等を行い、封入機を用いてモールド樹脂で封止する。外部電極端子として用いる半田バンプとしては、チップコンデンサの実装に用いた半田ペースト中の半田粉と同じ組成のものが用いられる。この半田バンプを、配線基板のランド上にフラックス等を介して搭載し、リフロー装置で加熱キュアする。また、フラックス成分から発生するフラックス残渣を洗浄した後、ウエハを切断し、個片に分離する。
特開２００４−２５９８８６号公報
しかしながら、パッケージ・オン・パッケージ技術に用いる半田バンプ（例えば図１１の半田バンプ１０５）に、半導体装置の実装部すなわち外部電極端子に用いる半田と同等の融点のものを使用すると、当該半導体装置を実装ボードに実装する際、上記半田バンプまで溶融し、それにより剥離やショート等の不具合が起こることがある。このことは、フリップチップボンディング技術もしくはチップ・オン・チップ技術に用いる半田バンプ（例えば、図１２の半田バンプ２０３または図１３のバンプ３０７）、またはチップコンデンサ・チップ抵抗内蔵技術に用いる半田ペースト（例えば図１４の半田ペースト４０９）中の半田粉に、実装部に用いる半田と同等の融点のものを使用する場合も同様である。以下、各技術における不具合の具体例を説明する。
（１）パッケージ・オン・パッケージ技術に関して
図１５〜図１７は、半田溶融温度での半導体装置の断面図であり、ベースパッケージ５０１が反ることにより発生する不具合を示している。図１５（ａ）、図１６（ａ）および図１７（ａ）はベースパッケージ５０１が凹反りした場合を、図１５（ｂ）、図１６（ｂ）および図１７（ｂ）はベースパッケージ５０１が凸反りした場合を示している。
これらの図においては、ベースパッケージ５０１に半導体チップ５０３を実装するのに、フリップチップ実装技術が用いられている。また、配線基板５０５の上面および下面のうち何れか一方のみに１つの半導体チップ５０３が実装されている。実際には、複数の半導体チップを配線基板の両面にフリップチップ実装する場合もあり、また、様々な接合技術を用いる場合もある。パッケージ・オン・パッケージのベースパッケージは、一般的に、子パッケージに比べて加熱時の反りが大きい。したがって、簡易的に、ベースパッケージ５０１および子パッケージ５０７のうちベースパッケージにのみ反りが発生している様子を示している。実際には、子パッケージ５０７も反り、向きも異なる場合もある。
図１５（ａ）および図１５（ｂ）においては、ベースパッケージ５０１の反りによりパッケージ間ギャップが広くなった箇所で、子パッケージ５０７の半田バンプ５０９がベースパッケージ５０１のランド５１１から剥離してしまっている。実際には、半田中で剥離する場合や、子パッケージ５０７のランド５１３から剥離する場合もある。
図１６（ａ）および図１６（ｂ）においては、ベースパッケージ５０１の反りによりパッケージ間ギャップが狭くなった箇所で、半田バンプ５０９が潰れて、ランド５１１からはみ出している。これにより、その半田バンプ５０９は球状を保てなくなり、ブリッジ不具合すなわちショートが起こってしまう。
図１７（ａ）および図１７（ｂ）においては、ベースパッケージ５０１反りによりパッケージ間ギャップが狭くなった箇所で半田バンプ５０９が潰れてランド５１１からはみ出すとともに、広くなった箇所で半田バンプ５０９が円柱状に引き伸ばされている。このまま、常温に戻ると応力のバランスが崩れ、信頼性に影響が出る。このような不具合が起きる原因は、各パッケージの構成により熱膨張率が異なることにある。したがって、良好な接合を確保するためには、設計および材料選択に制限が生じる。
（２）フリップチップボンディング技術に関して
図１８（ａ）〜図１８（ｃ）を参照しつつ、本技術における不具合を説明する。ここでは、半導体チップ６０１と配線基板６０３との接合部に半田バンプ６０５が用いられている。本技術においては、図１８（ａ）に示すように、半導体チップ６０１と配線基板６０３との接合部、つまり半導体チップ６０１の回路面と配線基板６０３との間にアンダーフィル樹脂６０７を注入硬化し、補強する。このアンダーフィル樹脂６０７がボイドなく注入硬化されており、半導体チップ６０１または配線基板６０３との間で剥離がなければ問題ない。
しかし、半導体チップ６０１の端子間にボイドまたは剥離があると、半田ボール付けや実装等の際のリフローによる加熱で、半導体チップ６０１と配線基板６０３との接合部の半田がボイド部または剥離部へ毛細管現象により吸い込まれ、それによりショートが発生してしまうことがある。図１８（ｂ）は、半導体チップ６０１の端子間でボイドが生じ、そのボイド部Ｐ１に半田バンプ６０５の半田が浸透した様子を示している。また、図１８（ｃ）は、半導体チップ６０１とアンダーフィル樹脂６０７との間、および配線基板６０３とアンダーフィル樹脂６０７との間で剥離が生じ、その剥離部Ｐ２に半田バンプ６０５の半田が浸透した様子を示している。
（３）チップ・オン・チップ技術に関して
図１９（ａ）〜図１９（ｃ）を参照しつつ、本技術における不具合を説明する。本技術においても、図１９（ａ）に示すように、フリップチップボンディング技術と同様、半導体チップ７０１，７０３同士の接合部、つまり半導体チップ７０１，７０３の回路面同士の間にアンダーフィル樹脂７０７を注入硬化し、補強する。このアンダーフィル樹脂７０７がボイドなく注入硬化されており、半導体チップ７０１と半導体チップ７０３との間で剥離がなければ問題ない。
しかし、半導体チップ７０１，７０３の端子間にボイドまたは剥離があると、半田ボール付けや実装等の際のリフローによる加熱で、半導体チップ７０１，７０３同士の接合部の半田がボイド部または剥離部へ毛細管現象により吸い込まれ、それによりショートが発生してしまうことがある。図１９（ｂ）は、半導体チップ７０１，７０３の端子間でボイドが生じ、そのボイド部Ｐ３に半田バンプ７０５の半田が浸透した様子を示している。また、図１９（ｃ）は、半導体チップ７０１とアンダーフィル樹脂７０７との間、および半導体チップ７０３とアンダーフィル樹脂７０７との間で剥離が生じ、その剥離部Ｐ４に半田バンプ７０５の半田が浸透した様子を示している。
（４）チップコンデンサ・チップ抵抗内蔵技術等について
図２０（ａ）〜図２０（ｄ）を参照しつつ、本技術における不具合を説明する。本技術においては、図２０（ａ）に示すように、チップコンデンサ（またはチップ抵抗）８０１を半田８０５で配線基板８０３に実装後、モールド樹脂８０７で封止する。このとき、ランド８０９に接合された半田８０５の周囲が、モールド樹脂８０７で完全に封止されていれば問題ない。
しかし、チップコンデンサ８０１の端子間にボイドまたは剥離があると、半田ボール付けや実装等の際のリフローによる加熱で、チップコンデンサ８０１と配線基板８０３との接合部の半田がボイド部または剥離部へ毛細管現象により吸い込まれ、それによりショートが発生してしまうことがある。図２０（ｂ）は、チップコンデンサ８０１の下部でボイドが生じ、そのボイド部Ｐ５に半田８０５が浸透した様子を示している。図２０（ｃ）は、チップコンデンサ８０１の下部で剥離が生じ、その剥離部Ｐ６に半田８０５が浸透した様子を示している。また、図２０（ｄ）は、チップコンデンサ８０１の上部で剥離が生じ、その剥離部Ｐ７に半田８０５が浸透した様子を示している。
これに対し、特許文献１には、上述のとおり、パッケージ・オン・パッケージ技術に用いる半田バンプに、半導体装置の実装部に用いる半田よりも融点が高いものを使用することが記載されている。図２１は、かかる構成の半導体装置を示す断面図である。ベースパッケージ９０１と子パッケージ９０３との接合に用いる半田バンプ９０５の融点は、当該半導体装置の外部電極端子として機能する半田バンプ９０７の融点よりも高い。これにより、当該半導体装置を実装ボードに実装する際、半田バンプ９０５が溶融するのを防ぐことができる。
しかしながら、高融点の半田バンプ９０５を用いるため、図２２に示すように、ベースパッケージ９０１と子パッケージ９０３とを溶融接合する際に、両パッケージ９０１，９０３に高熱負荷がかかる。それにより、配線基板等の熱膨張が大きくなり、反りによる初期的な接合不良が起き易くなってしまう。なお、図２２においては、ベースパッケージ９０１の半田バンプ９０５が接合される部分に半田ペースト（またはフラックス）９０９が塗布されている。この半田ペースト９０９の組成は、半田ボール９０５の組成と同一である。
本発明による半導体装置は、配線基板と、第１の半田材料と金属材料とを含む合金を介して上記配線基板の第１面上に設けられた電子回路部品と、を備え、上記合金は、上記第１の半田材料よりも融点が高いことを特徴とする。
また、本発明による半導体装置の製造方法は、配線基板の第１面上に、第１の半田材料と金属材料とを含む合金を介して、電子回路部品を接合する工程を含み、上記合金は、上記第１の半田材料よりも融点が高いことを特徴とする。
これらの半導体装置およびその製造方法においては、配線基板上での電子回路部品の実装に、第１の半田材料と金属材料とを含む合金が用いられている。そして、この合金の融点は、第１の半田材料の融点よりも高い。これにより、配線基板に半田バンプを接合する際、または当該半導体装置を実装ボードに実装する際の加熱により、上記合金が溶融するのを防ぐことができる。また、合金が形成される前に電子回路部品の実装を行うことにより、当該実装を第１の半田材料の融点で行うことが可能である。これにより、電子回路部品に高熱負荷がかかるのを防ぐことができる。
なお、上記電子回路部品としては、半導体パッケージ、半導体チップ、またはチップコンデンサもしくはチップ抵抗等の受動回路部品等が挙げられる。
本発明によれば、信頼性の高い半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、パッケージ・オン・パッケージ技術が用いられた半導体装置であり、互いに積層された半導体パッケージ１０および半導体パッケージ２０を備えている。これらの半導体パッケージ１０および半導体パッケージ２０は、合金３０を介して互いに接合されている。すなわち、半導体パッケージ１０の配線基板１２の面Ｓ１（第１面）上には、合金３０を介して半導体パッケージ２０（電子回路部品）が設けられている。
合金３０は、第１の半田材料と金属材料とを含んでいる。具体的には、合金３０は、上記金属材料からなる粉体を含んでいる。この粉体の粒径は、好ましくは１０μｍ以下であり、より好ましくは５μｍ以下である。合金３０の融点は、第１の半田材料の融点よりも高い。なお、上記金属材料としては、例えば、ＡｕまたはＢｉが挙げられる。
配線基板１２の面Ｓ２（第２面）上には、第２の半田材料によって構成された半田バンプ４０が設けられている。この半田バンプ４０は、半導体装置１の外部電極端子として機能する。合金３０の融点は、第２の半田材料の融点よりも高い。本実施形態において、第１および第２の半田材料は、同一の組成を有する。
配線基板１２上には、フリップチップボンディング技術によって、半導体チップ１４が実装されている。すなわち、配線基板１２と半導体チップ１４とは、半導体チップ１４の回路面が配線基板１２に向いた状態で、金バンプまたは半田バンプ等のバンプ１６を介して接続されている。配線基板１２と半導体チップ１４との間の間隙には、アンダーフィル樹脂１８が充填されている。
半導体パッケージ２０の配線基板２２上には、ワイヤボンディング技術によって、半導体チップ２４，２６が実装されている。すなわち、配線基板２２と各半導体チップ２４，２６とが、ボンディングワイヤ２７を介して接続されている。また、両半導体チップ２４，２６は、モールド樹脂２８によって封止されている。
図２を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。まず、第１の半田材料によって構成された半田バンプ３０ａを有する半導体パッケージ２０を準備する。次に、配線基板１２の面Ｓ１と半導体パッケージ２０の半田バンプ３０ａとの間に上記金属材料を含む膜５０を介在させた状態で、半田バンプ３０ａを溶融させることにより、半導体パッケージ２０を半導体パッケージ１０に溶融接合する。ここで、半田バンプ３０ａの溶融は、第１の半田材料の融点以上且つ合金３０の融点未満の温度で行うことが好ましい。なお、膜５０としては、例えば、ＡｕもしくはＢｉ等の金属リッチな半田ペースト、またはＡｕもしくはＢｉ等の金属粉入りのフラックスを用いることができる。
より詳細には、図３に示すように、ベースとなる接合部、具体的にはベースパッケージ（半導体パッケージ１０）上面の接合部に、印刷法やディスペンス法等により、膜５０を予め配置しておく。後述するように、本発明はフリップチップボンディング技術、チップ・オン・チップ技術およびチップコンデンサ・チップ抵抗内蔵技術等にも適用可能であるが、フリップチップボンディング技術の場合は配線基板の接合部、チップ・オン・チップ技術の場合はベースチップ上面の接合部、チップコンデンサ・チップ抵抗内蔵技術の場合は配線基板の接合部に、膜５０を予め配置しておけばよい。
そこに、初期組成の半田バンプが形成された電子回路部品、具体的には、パッケージ・オン・パッケージ技術の場合は半田バンプ（半田ボール）が形成された子パッケージ、フリップチップボンディング技術またはチップ・オン・チップ技術の場合は半田バンプが形成された半導体チップ、チップコンデンサ・チップ抵抗内蔵技術の場合はチップコンデンサやチップ抵抗を実装し、リフロー等により溶融接合する。そうすることで、半田バンプ３０ａ中に金属粉が拡散、合金化し、初期組成の半田よりも高融点化することができる。なお、溶融後に、半田の溶融温度以下で熱処理を行い、合金を均一化してもよい。また、金属粉の粒径を５μｍ以上にして拡散しにくくし、熱処理も少なくすることで、半田の外周部が高融点になるようにしてもよい。また、半田の酸化を促して外周部に酸化膜を形成することで、溶融しづらくしてもよい。
本実施形態の効果を説明する。本実施形態においては、配線基板１２上での半導体パッケージ２０の実装に、第１の半田材料と金属材料とを含む合金（合金３０）が用いられている。そして、この合金の融点は、第１の半田材料の融点よりも高い。これにより、配線基板１２に半田バンプ４０を接合する際、または半導体装置１を実装ボードに実装する際の加熱により、上記合金が溶融するのを防ぐことができる。また、合金が形成される前に半導体パッケージ２０の実装を行うことにより、当該実装を第１の半田材料の融点で行うことが可能である。実際、上述した製造方法においては、初期組成の半田（半田バンプ３０ａ）の融点で半導体パッケージ２０を溶融接合した後に、当該半田を高融点化している。
また、上記第１および第２の半田材料は、同一の組成を有している。このように同一組成の半田材料を用いることにより、半導体装置１の製造が容易となる。
上記金属材料からなる粉体の粒径が１０μｍ以下の場合、半田バンプ３０ａ中に当該粉体を均一に拡散させることができる。同粒径が５μｍ以下であれば、半田バンプ３０ａ中に当該粉体を一層均一に拡散させることができる。
（第２実施形態）
図４は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、パッケージ・オン・パッケージ技術が用いられた半導体装置であり、互いに積層された半導体パッケージ６０、半導体パッケージ７０（第１の電子回路部品）および半導体パッケージ８０（第２の電子回路部品）を備えている。半導体パッケージ６０の配線基板６２上には、合金３０を介して半導体パッケージ７０が設けられている。半導体パッケージ７０上には、合金３０を介して半導体パッケージ８０が設けられている。また、半導体パッケージ６０の配線基板６２および半導体パッケージ７０の配線基板７２上には、それぞれ半導体チップ６４および半導体チップ７４がフリップチップボンディング技術により実装されている。半導体パッケージ８０の配線基板８２上には、半導体チップ８４，８６がワイヤボンディング技術により実装されている。
図５（ａ）および図５（ｂ）を参照しつつ、半導体装置２の製造方法の一例を説明する。まず、第１の半田材料によって構成された半田バンプ３０ａを有する半導体パッケージ８０を準備する。次に、配線基板７２と半導体パッケージ８０の半田バンプ３０ａとの間に膜５０を介在させた状態で、半田バンプ３０ａを溶融させることにより、半導体パッケージ８０を半導体パッケージ７０に溶融接合する（図５（ａ））。続いて、互いに接合された半導体パッケージ７０および半導体パッケージ８０を半導体パッケージ６０に接合する。この接合も、配線基板６２と半導体パッケージ７０の半田バンプ３０ａとの間に膜５０を介在させた状態で半田バンプ３０ａを溶融させることにより行う（図５（ｂ））。これにより、図４の半導体装置２が得られる。
本実施形態によれば、第１実施形態について上述した効果に加えて、次の効果が奏される。すなわち、３つ以上の半導体パッケージが設けられた半導体装置において、ある半導体パッケージ（半導体パッケージ７０および半導体パッケージ８０）間の接合に用いられた合金３０が、その接合よりも後に行われる他の半導体パッケージ（半導体パッケージ６０および半導体パッケージ７０）間の接合の際に溶融するのを防ぐことができる。
この点、特許文献１に記載された手法を適用して、かかる効果を得ようとすると、段階的に融点の相異なる半田を用いなければならない。例えば図４で説明すると、半導体パッケージ６０と半導体パッケージ７０との接合に用いられる半田バンプの融点が、半導体パッケージ６０の下面に接続された半田バンプ（外部電極端子）の融点よりも高く、且つ半導体パッケージ７０と半導体パッケージ８０との接合に用いられる半田バンプの融点が半導体パッケージ６０と半導体パッケージ７０との接合に用いられる半田バンプの融点よりも高いことが必要となる。すると、溶融接合の際の温度も段階的に変化させなければならなくなる。つまり、半導体パッケージに一層の高熱負荷がかかることになってしまう。これに対して、本実施形態によれば、３つ以上の半導体パッケージが設けられた場合でも、通常の温度で接合することが可能である。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては膜５０をベースとなる接合部に配する例を示したが、図６に示すように、膜５０を半田バンプ３０ａ上に配してもよい。同図においては、初期組成の半田バンプ３０ａが形成されている接合部、具体的には子パッケージの外部端子部に形成された半田バンプ３０ａに、ディップ転写法等により、膜５０を配置する。フリップチップボンディング技術やチップ・オン・チップ技術の場合は半導体チップの端子に形成された半田バンプ、チップコンデンサ・チップ抵抗内蔵技術の場合はチップコンデンサ・チップ抵抗の外部端子部に形成された半田コート部に、膜５０を配置する。それを、ベースとなる接合部に実装し、リフロー等により溶融接合する。そうすることで、半田バンプ３０ａ中に金属粉が拡散、合金化し、初期組成の半田よりも高融点化することができる。
あるいは、図７に示すように、図６と同様にして半田バンプ３０ａ上に膜５０を配した後、加熱処理して初期組成の半田と膜５０とを溶融させて、初期組成の半田よりも高融点化してもよい。その後は、図３および図６で説明したフローを経てリフロー等により溶融接合する。ただし、ここでは、通常のフラックスまたは半田ペーストを用いてもよい。
図７の方法は、パッケージ・オン・パッケージ技術に用いる半田ボール、フリップチップボンディング技術もしくはチップ・オン・チップ技術に用いる半田バンプ、またはチップコンデンサ・チップ抵抗内蔵技術に用いる半田ペースト中の半田粉に、実装部に用いる半田よりも高融点のものを使用するのが困難な場合に有用である。例えば、パッケージ・オン・パッケージ技術については、子パッケージに既成品を用いる場合があり、その場合には半田ボールの組成を変更できない。フリップチップボンディング技術またはチップ・オン・チップ技術についても、半田の組成を変更することで、半田バンプ形成が困難になる場合がある。図７の方法によれば、そのような場合に、半田の組成を容易に調整することができる。
また、上記実施形態においてはパッケージ・オン・パッケージ技術を用いた半導体装置を例示したが、本発明は、フリップチップボンディング技術、チップ・オン・チップ技術およびチップコンデンサ・チップ抵抗内蔵技術の何れにも好適に適用することができる。
図８は、フリップチップボンディング技術を用いた半導体装置を示す断面図である。同図においては、配線基板９０上に、電子回路部品として半導体チップ９１がフリップチップボンディング技術により実装されている。ここで、配線基板９０と半導体チップ９１との接合には、合金３０が用いられている。配線基板９０と半導体チップ９１との間の間隙には、アンダーフィル樹脂９２が充填されている。
図９は、チップ・オン・チップ技術を用いた半導体装置を示す断面図である。同図においては、配線基板９０上に、半導体チップ９３および半導体チップ９４が、順に積層されている。半導体チップ９３はワイヤボンディング技術により実装され、半導体チップ９４はフリップチップボンディング技術により実装されている。ここで、半導体チップ９３と半導体チップ９４との接合には、合金３０が用いられている。
図１０は、チップコンデンサ・チップ抵抗内蔵技術を用いた半導体装置を示す断面図である。同図においては、配線基板９０上に、半導体チップ９５と共に、チップコンデンサ（またはチップ抵抗）９６が実装されている。ここで、チップコンデンサ９６と配線基板９０との接合には、合金３０が用いられている。
また、上記実施形態においてはＢＧＡ（Ball Grid Array）パッケージの例を示したが、チップ・オン・チップ技術もしくはチップコンデンサ・チップ抵抗内蔵技術におけるパッケージ、またはパッケージ・オン・パッケージ技術における下パッケージに、リードフレームを用いてもよい。その場合であっても、ＢＧＡパッケージの場合と同様の効果が期待できる。
本発明による半導体装置の第１実施形態を示す断面図である。 図１の半導体装置の製造方法の一例を説明するための断面図である。 図１の半導体装置の製造方法の一例を説明するための断面図である。 本発明による半導体装置の第２実施形態を示す断面図である。 図４の半導体装置の製造方法の一例を説明するための断面図である。 実施形態の一変形例に係る製造方法を説明するための断面図である。 実施形態の他の変形例に係る製造方法を説明するための断面図である。 実施形態の一変形例に係る半導体装置を示す断面図である。 実施形態の他の変形例に係る半導体装置を示す断面図である。 実施形態の他の変形例に係る半導体装置を示す断面図である。 パッケージ・オン・パッケージ技術が用いられた従来の半導体装置を示す断面図である。 フリップチップボンディング技術が用いられた従来の半導体装置を示す断面図である。 チップ・オン・チップ技術が用いられた従来の半導体装置を示す断面図である。 チップコンデンサ・チップ抵抗内蔵技術が用いられた従来の半導体装置を示す断面図である。 （ａ）および（ｂ）は、パッケージ・オン・パッケージ技術が用いられた従来の半導体装置における課題を説明するための断面図である。 （ａ）および（ｂ）は、パッケージ・オン・パッケージ技術が用いられた従来の半導体装置における課題を説明するための断面図である。 （ａ）および（ｂ）は、パッケージ・オン・パッケージ技術が用いられた従来の半導体装置における課題を説明するための断面図である。 （ａ）〜（ｃ）は、フリップチップボンディング技術が用いられた従来の半導体装置における課題を説明するための断面図である。 （ａ）〜（ｃ）は、チップ・オン・チップ技術が用いられた従来の半導体装置における課題を説明するための断面図である。 （ａ）〜（ｄ）は、チップコンデンサ・チップ抵抗内蔵技術が用いられた従来の半導体装置における課題を説明するための断面図である。 従来技術に係る半導体装置を示す断面図である。 図２１の半導体装置における課題を説明するための断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
１０ 半導体パッケージ
１２ 配線基板
１４ 半導体チップ
１６ バンプ
１８ アンダーフィル樹脂
２０ 半導体パッケージ
２２ 配線基板
２４ 半導体チップ
２６ 半導体チップ
２７ ボンディングワイヤ
２８ モールド樹脂
３０ 合金
３０ａ 半田バンプ
４０ 半田バンプ
５０ 膜
６０ 半導体パッケージ
６２ 配線基板
６４ 半導体チップ
７０ 半導体パッケージ
７２ 配線基板
７４ 半導体チップ
８０ 半導体パッケージ
８２ 配線基板
８４ 半導体チップ
８６ 半導体チップ
９０ 配線基板
９１ 半導体チップ
９２ アンダーフィル樹脂
９３ 半導体チップ
９４ 半導体チップ
９５ 半導体チップ
９６ チップコンデンサ

Claims (13)

  1. 配線基板と、
    第１の半田材料と金属材料とを含む合金を介して前記配線基板の第１面上に設けられた電子回路部品と、を備え、
    前記合金は、前記第１の半田材料よりも融点が高いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記配線基板の前記第１面と反対側の面である第２面上に設けられ、第２の半田材料によって構成された半田バンプを備え、
    前記合金は、前記第２の半田材料よりも融点が高い半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１および第２の半田材料は、同一の組成を有する半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記合金は、前記金属材料からなる粉体を含んでいる半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記粉体の粒径は、１０μｍ以下である半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記粉体の粒径は、５μｍ以下である半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記金属材料は、ＡｕまたはＢｉである半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記合金を介して、前記電子回路部品上に設けられた第２の電子回路部品を備える半導体装置。
  9. 配線基板の第１面上に、第１の半田材料と金属材料とを含む合金を介して、電子回路部品を接合する工程を含み、
    前記合金は、前記第１の半田材料よりも融点が高いことを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記電子回路部品を接合する工程は、
    前記電子回路部品として、前記第１の半田材料によって構成された半田バンプを有する電子回路部品を準備する工程と、
    前記配線基板の前記第１面と前記電子回路部品の前記半田バンプとの間に前記金属材料を含む膜を介在させた状態で前記半田バンプを溶融させることにより、当該電子回路部品を溶融接合する工程と、を含む半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記電子回路部品を溶融接合する工程においては、前記第１の半田材料の融点以上且つ前記合金の融点未満の温度で、前記半田バンプを溶融させる半導体装置の製造方法。
  12. 請求項９に記載の半導体装置の製造方法において、
    前記電子回路部品を接合する工程は、
    前記電子回路部品として、前記第１の半田材料によって構成された半田バンプを有する電子回路部品を準備する工程と、
    前記電子回路部品の前記半田バンプ上に前記金属材料を含む膜が設けられた状態で、前記半田バンプを溶融させることにより、前記合金を形成する工程と、
    前記合金が形成された前記電子回路部品を前記配線基板の前記第１面上に載置した状態で前記合金を溶融させることにより、当該電子回路部品を溶融接合する工程と、を含む半導体装置の製造方法。
  13. 請求項１０乃至１２いずれかに記載の半導体装置の製造方法において、
    前記金属材料を含む前記膜は、フラックスまたは半田ペーストである半導体装置の製造方法。
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