JP5181834B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、半導体集積回路装置に関し、特にパワー半導体素子を有する半導体集積回路装置に関する。

パワー半導体素子を有する半導体集積回路装置の用途の一つに、パワー半導体素子を自動車イグナイタ用のスイッチング半導体素子として用いたイグナイタシステムがある。図６は、従来のイグナイタシステムの構成を示す回路図である。図６に示すように、従来のイグナイタシステムは、１チップ半導体装置１、イグナイタコイル２およびバッテリー電源３により構成されている。１チップ半導体装置１は、パワー半導体素子４、しきい値回路５、プルダウン用トランジスタ６および抵抗７により構成されている。１チップ半導体装置１には、入力端子８、出力端子９および接地端子１０の３端子が設けられている。

パワー半導体素子４のコレクタ端子およびエミッタ端子は、それぞれ、出力端子９および接地端子１０に接続されている。出力端子９は、イグナイタコイル２を介してバッテリー電源３に接続されている。接地端子１０は、接地されている。パワー半導体素子４のゲート端子は、抵抗７を介して入力端子８に接続されている。入力端子８には、外部からゲート信号が入力する。

しきい値回路５は、その内部で基準電圧を生成する。しきい値回路５は、前記ゲート信号の電圧と基準電圧を比較する。しきい値回路５は、ゲート信号の電圧が基準電圧よりも低いときに、オン信号を出力し、ゲート信号の電圧が基準電圧以上であるときに、オフ信号を出力する。しきい値回路５には、電源電圧としてゲート信号の電圧が供給される。

プルダウン用トランジスタ６は、パワー半導体素子４のゲート端子と接地端子１０の間に接続されている。プルダウン用トランジスタ６は、しきい値回路５の出力信号がオン信号であるときにオン状態となる。それによって、パワー半導体素子４のゲート端子が接地され、ゲート電圧が接地電圧となるので、パワー半導体素子４がオフ状態となる。一方、プルダウン用トランジスタ６は、しきい値回路５の出力信号がオフ信号であるときにオフ状態となる。そのため、パワー半導体素子４のゲート端子に前記ゲート信号が伝わる。ゲート信号の電圧がパワー半導体素子４のしきい値を超えると、パワー半導体素子４がオン状態となる。

図７は、図６に示すイグナイタシステムにおけるゲート信号、しきい値回路の出力信号、パワー半導体素子のゲート電圧およびパワー半導体素子の出力電流を示すタイミングチャートである。図７に示すように、ゲート信号の電圧（ａ）は、時刻Ｔ０で上昇し始め、時刻Ｔ１でパワー半導体素子のしきい値に達し、時刻Ｔ２でプルダウン用トランジスタのしきい値に達し、時刻Ｔ３でゲート信号の電圧（ａ）が基準電圧に達するとする。ただし、Ｔ０＜Ｔ１＜Ｔ２＜Ｔ３である。

時刻Ｔ０〜Ｔ３では、ゲート信号の電圧（ａ）の上昇に伴って、しきい値回路の出力信号の電圧（ｂ）が上昇する。その際、しきい値回路は、電源電圧としてゲート信号の電圧を利用しているので、しきい値回路の出力信号の電圧（ｂ）は、ゲート信号の電圧と同じになる。この期間では、しきい値回路がオン信号を出力するので、プルダウン用トランジスタがオン状態となる。従って、パワー半導体素子のゲート電圧が接地電圧となり、パワー半導体素子がオフ状態となるので、出力電流が遮断される。時刻Ｔ３以降、しきい値回路がオフ信号を出力するので、プルダウン用トランジスタがオフ状態となる。従って、パワー半導体素子のゲート端子にゲート信号の電圧が印加され、パワー半導体素子がオン状態となり、出力電流が流れる。

また、従来、次のような車載イグナイタが提案されている。この車載イグナイタは、コレクタ端子とエミッタ端子とゲート端子を有する絶縁ゲート半導体素子と、絶縁ゲート半導体素子に流れる電流が一定の値を超えたときにゲート端子の電圧を制御して電流を制限する電流制御回路と、コレクタの電位を検出する電圧監視回路と、電圧監視回路の出力をうけてゲート端子に流れる電流を制御する制御電流調整回路を備える（例えば、特許文献１参照。）。

また、従来、パワー半導体素子のゲート端子への入力信号を制御する制御回路をバッテリー電圧で駆動する構成が公知である（例えば、特許文献２参照。）。また、デプレッション型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体素子が公知である（例えば、特許文献３参照。）。

特許第４０５２８１５号公報 米国特許第７２０５８２２号明細書 特許第２９８２７８５号公報

しかしながら、図６に示す従来のイグナイタシステムでは、次のような問題がある。図７に示すように、時刻Ｔ０〜Ｔ２の期間では、ゲート信号の電圧（ａ）、すなわちしきい値回路の出力信号の電圧（ｂ）は、プルダウン用トランジスタのしきい値よりも低い。従って、この期間では、プルダウン用トランジスタがオフ状態となるため、パワー半導体素子のゲート端子にゲート電圧（ｃ）としてゲート信号の電圧が印加される。時刻Ｔ１でパワー半導体素子のゲート電圧（ｃ）がパワー半導体素子のしきい値に達した後、時刻Ｔ２でプルダウン用トランジスタがオン状態に切り替わるまでの間、パワー半導体素子が一時的にオン状態となる。そのため、本来、時刻Ｔ０〜Ｔ３の期間では、パワー半導体素子の出力電流（ｄ）が遮断されなければならないが、時刻Ｔ１〜Ｔ２の期間でパワー半導体素子に微少な電流が流れてしまう。

また、通常、パワー半導体素子の面積は、プルダウン用トランジスタの面積よりも大きい。そのため、パワー半導体素子のしきい値がプルダウン用トランジスタのしきい値よりも高い場合であっても、パワー半導体素子のゲート電圧を十分に接地電圧にプルダウンすることができない場合には、サブスレショールド電流が無視できない程流れてしまうおそれがある。

この発明は、上述した従来技術による問題点を解消するため、プルダウン用半導体素子を確実に動作させてパワー半導体素子をオフ状態にすることができる半導体集積回路装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかる半導体集積回路装置は、パワー半導体素子、プルダウン用半導体素子、しきい値回路およびバッファ回路を備える。パワー半導体素子は、外部から電源電圧が印加される出力端子を備える。また、パワー半導体素子は、外部から入力するゲート信号に基づいて出力端子に出力電流を流す。プルダウン用半導体素子は、ゲート信号に基づいてパワー半導体素子のゲート電圧を、パワー半導体素子がオフ状態となるレベルにする。しきい値回路は、ゲート信号に基づいて、プルダウン用半導体素子をオン状態にするオン信号、またはプルダウン用半導体素子をオフ状態にするオフ信号を出力する。バッファ回路は、しきい値回路から出力されるオン信号のレベルを、プルダウン用半導体素子がオン状態となるレベルに変換する。このバッファ回路は、前段および後段のインバータを有し、前段のインバータはゲート信号により駆動され、後段のインバータは抵抗型素子を介して出力端子から取り出される電圧により駆動され、しきい値回路から出力されるオン信号のレベルを、プルダウン用半導体素子のしきい値よりも高い電圧に変換する。半導体集積回路装置は、抵抗型素子を備えている。この抵抗型素子は、パワー半導体素子の出力端子に接続される。そして、バッファ回路は、この抵抗型素子を介してパワー半導体素子の出力端子から取り出される電圧により駆動される。

この発明において、パワー半導体素子が横型のパワーＭＯＳトランジスタまたは横型のＩＧＢＴであってもよいし、抵抗型素子が半導体基板の表面領域に形成された拡散抵抗または半導体基板上に絶縁膜を介して形成されたポリシリコン抵抗であってもよい。あるいは、パワー半導体素子が縦型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）または縦型のパワーＭＯＳトランジスタであってもよいし、抵抗型素子がデプレッション型のＭＯＳ半導体素子であってもよい。

この発明によれば、しきい値回路から出力されるオン信号のレベルが、バッファ回路により、プルダウン用半導体素子がオン状態となるレベルに変換される。従って、ゲート信号の電圧が、プルダウン用半導体素子をオン状態にさせることができるようなレベルでなくても、プルダウン用半導体素子が確実にオン状態となる。

本発明にかかる半導体集積回路装置によれば、プルダウン用半導体素子を確実に動作させてパワー半導体素子をオフ状態にすることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。

（回路全体の説明）
図１は、本発明の実施の形態にかかる半導体集積回路装置を適用したイグナイタシステムの構成を示す回路図である。図１に示すように、半導体集積回路装置は、パワー半導体素子２４、しきい値回路２５、プルダウン用トランジスタ２６、抵抗２７、抵抗型素子２８およびバッファ回路２９が集積された１チップ半導体装置２１により構成されている。バッファ回路２９は、前段インバータ３０および後段インバータ３１により構成されている。１チップ半導体装置２１には、入力端子３８、出力端子３９および接地端子４０の３端子が設けられている。

この１チップ半導体装置２１を適用したイグナイタシステムでは、出力端子３９は、イグナイタコイル２２を介してバッテリー電源２３に接続されている。接地端子４０は、接地されている。入力端子３８には、外部からゲート信号が入力する。

パワー半導体素子２４は、例えばＩＧＢＴまたはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属−酸化膜−半導体構造の絶縁ゲート型電界効果トランジスタ）である。以下の説明では、ＩＧＢＴのコレクタ端子とＭＯＳＦＥＴのドレイン端子をまとめてコレクタ端子等と称し、ＩＧＢＴのエミッタ端子とＭＯＳＦＥＴのソース端子をまとめてエミッタ端子等と称する。パワー半導体素子２４のコレクタ端子等およびエミッタ端子等は、それぞれ、出力端子３９および接地端子４０に接続されている。パワー半導体素子２４のゲート端子は、抵抗２７を介して入力端子３８に接続されている。

しきい値回路２５は、その内部で基準電圧を生成する。しきい値回路２５は、前記ゲート信号の電圧と基準電圧を比較する。しきい値回路２５は、ゲート信号の電圧が基準電圧よりも低いときに、オン信号を出力し、ゲート信号の電圧が基準電圧以上であるときに、オフ信号を出力する。しきい値回路２５には、接地電圧と、電源電圧としてゲート信号の電圧が供給される。従って、オン信号のレベルは、ゲート信号の電圧となり、オフ信号のレベルは、接地電圧となる。

前段インバータ３０は、しきい値回路２５の出力信号の論理を反転させる。前段インバータ３０には、接地電圧と、電源電圧としてゲート信号の電圧が供給される。従って、前段インバータ３０の出力信号のレベルは、しきい値回路２５がオン信号を出力するときに接地電圧となり、しきい値回路２５がオフ信号を出力するときにゲート信号の電圧となる。

後段インバータ３１は、前段インバータ３０の出力信号の論理を反転させる。後段インバータ３１には、接地電圧と、電源電圧として、外部のバッテリー電源２３からパワー半導体素子２４のコレクタ端子等に印加される電圧（以下、コレクタ電圧等とする）が、抵抗型素子２８を介して供給される。従って、後段インバータ３１の出力信号のレベルは、前段インバータ３０の出力電圧が接地電圧であるときにコレクタ電圧等となり、前段インバータ３０の出力電圧がゲート信号の電圧であるときに接地電圧となる。結局、バッファ回路２９は、しきい値回路２５からオン信号として出力されるゲート信号の電圧をコレクタ電圧等に変換する。

プルダウン用トランジスタ２６は、例えばＮチャネルのＭＯＳＦＥＴである。プルダウン用トランジスタ２６のゲート端子、ドレイン端子およびソース端子は、それぞれ、バッファ回路２９の出力端子、パワー半導体素子２４のゲート端子および接地端子４０に接続されている。プルダウン用トランジスタ２６は、しきい値回路２５の出力信号がオン信号であるとき、すなわちバッファ回路２９の出力信号のレベルがコレクタ電圧等であるときにオン状態となる。それによって、パワー半導体素子２４のゲート端子が接地されるので、ゲート電圧が接地電圧となる。従って、パワー半導体素子２４がオフ状態となり、出力電流が遮断される。

一方、プルダウン用トランジスタ２６は、しきい値回路２５の出力信号がオフ信号であるとき、すなわちバッファ回路２９の出力信号のレベルが接地電圧であるときにオフ状態となる。それによって、パワー半導体素子２４のゲート端子に前記ゲート信号が伝わる。ゲート信号の電圧がパワー半導体素子２４のしきい値を超えると、パワー半導体素子２４がオン状態となり、出力電流が流れる。

（インバータの説明）
図２は、バッファ回路中のインバータの構成の一例を示す回路図である。図２に示すように、インバータは、例えばＮチャネルのＭＯＳＦＥＴ３２およびプルアップ用の抵抗３３により構成されている。この抵抗３３は、ＭＯＳＦＥＴ３２のドレイン端子に接続されている。ＭＯＳＦＥＴ３２のソース端子は、接地されている。ＭＯＳＦＥＴ３２のゲート端子には、図示しない前段の回路の出力信号が入力する。ＭＯＳＦＥＴ３２のドレイン端子は、図示しない後段の回路に接続される。

前段の回路の出力信号のレベルがＭＯＳＦＥＴ３２のしきい値よりも低いと、ＭＯＳＦＥＴ３２がオフ状態となる。それによって、ＭＯＳＦＥＴ３２のドレイン出力のレベルは、抵抗３３を介して電源電圧Ｖｃｃにプルアップされる。前段の回路の出力信号のレベルがＭＯＳＦＥＴ３２のしきい値に達すると、ＭＯＳＦＥＴ３２がオン状態となる。それによって、ＭＯＳＦＥＴ３２のドレイン出力のレベルは、接地電圧ＧＮＤとなる。ここで、ＭＯＳＦＥＴ３２のしきい値は、プルダウン用トランジスタのしきい値と同じである。

このインバータが前段インバータである場合には、しきい値回路の出力信号がＭＯＳＦＥＴ３２のゲート端子に入力する。ＭＯＳＦＥＴ３２のドレイン端子は、後段インバータに接続される。この場合、電源電圧Ｖｃｃは、前記ゲート信号の電圧となる。一方、このインバータが後段インバータである場合には、前段インバータの出力信号がＭＯＳＦＥＴ３２のゲート端子に入力する。ＭＯＳＦＥＴ３２のドレイン端子は、バッファ回路の出力端子として、プルダウン用トランジスタのゲート端子に接続される。この場合、電源電圧Ｖｃｃは、前記コレクタ電圧等である。

（動作タイミングの説明）
図３は、図１に示す１チップ半導体装置のゲート信号、しきい値回路の出力信号、前段インバータの出力信号、後段インバータの出力信号、パワー半導体素子のゲート電圧およびパワー半導体素子の出力電流を示すタイミングチャートである。図３に示すように、ゲート信号の電圧（ｅ）は、時刻Ｔ１０で上昇し始め、時刻Ｔ１１でパワー半導体素子のしきい値に達し、時刻Ｔ１２でプルダウン用トランジスタのしきい値に達し、時刻Ｔ１３で基準電圧に達するとする。ただし、Ｔ１０＜Ｔ１１＜Ｔ１２＜Ｔ１３である。

時刻Ｔ１０〜Ｔ１２では、ゲート信号の電圧（ｅ）の上昇に伴って、しきい値回路の出力信号の電圧（ｆ）および前段インバータの出力信号の電圧（ｇ）が上昇する。その際、しきい値回路および前段インバータは、電源電圧としてゲート信号の電圧を利用しているので、しきい値回路の出力信号の電圧（ｆ）および前段インバータの出力信号の電圧（ｇ）は、ゲート信号の電圧と同じになる。この期間では、ゲート信号の電圧（ｅ）は、プルダウン用トランジスタのしきい値よりも低い。

上述したように、後段インバータのＭＯＳＦＥＴのしきい値がプルダウン用トランジスタのしきい値と同じであるので、前段インバータの出力信号の電圧（ｇ）は、後段インバータのＭＯＳＦＥＴのしきい値よりも低くなる。つまり、後段インバータのＭＯＳＦＥＴがオフ状態となり、後段インバータの出力信号の電圧（ｈ）が前記コレクタ電圧等になる。それによって、プルダウン用トランジスタがオン状態となり、パワー半導体素子のゲート電圧（ｉ）が接地電圧となる。従って、パワー半導体素子がオフ状態となるので、出力電流が遮断される。

時刻Ｔ１２〜Ｔ１３では、ゲート信号の電圧（ｅ）がプルダウン用トランジスタのしきい値よりも高くなる。上述したように、前段インバータのＭＯＳＦＥＴのしきい値は、プルダウン用トランジスタのしきい値と同じであるので、前段インバータのＭＯＳＦＥＴがオン状態となり、前段インバータの出力信号の電圧（ｇ）が接地電圧となる。従って、後段インバータのＭＯＳＦＥＴは、オフ状態のままであるので、プルダウン用トランジスタおよびパワー半導体素子の状態は、時刻Ｔ１０〜Ｔ１２と同じ状態であり、パワー半導体素子の出力電流（ｊ）が遮断される。

時刻Ｔ１３以降、しきい値回路がオフ信号を出力するので、前段インバータの出力信号の電圧（ｇ）は、ゲート信号の電圧と同じように上昇する。このときの前段インバータの出力信号の電圧は、後段インバータのＭＯＳＦＥＴのしきい値よりも高いので、後段インバータの出力信号の電圧（ｈ）は、接地電圧となる。従って、プルダウン用トランジスタがオフ状態となり、パワー半導体素子のゲート端子にゲート信号の電圧が印加される。それによって、パワー半導体素子がオン状態となり、パワー半導体素子の出力電流（ｊ）が流れる。

（デバイス構造の説明）
次に、図１に示す１チップ半導体装置２１のデバイス構造について説明する。以下の説明および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋は、それが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、同様の構成には同一の符号を付し、重複する説明を省略する。

（横型パワー素子を用いた例）
図４は、横型パワー素子を用いた１チップ半導体装置のデバイス構造を示す断面図である。図４に示すように、Ｎ型半導体基板５１の表面領域に、第１Ｐ型半導体領域５２および第２Ｐ型半導体領域５３が設けられている。

第１Ｐ型半導体領域５２の表面領域には、Ｎ⁺型ソース領域５４およびＮ⁺型ドレイン領域５５が設けられている。第１Ｐ型半導体領域５２の、Ｎ⁺型ソース領域５４とＮ⁺型ドレイン領域５５の間の表面には、図示省略したゲート絶縁膜を介してゲート電極５６が設けられている。これら第１Ｐ型半導体領域５２、Ｎ⁺型ソース領域５４、Ｎ⁺型ドレイン領域５５、ゲート絶縁膜およびゲート電極５６からなる横型パワーＭＯＳＦＥＴは、パワー半導体素子２４を構成している。ゲート電極５６は、入力端子３８に電気的に接続されている。Ｎ⁺型ドレイン領域５５は、出力端子３９に電気的に接続されている。Ｎ⁺型ソース領域５４は、接地端子４０に電気的に接続されている。なお、Ｎ⁺型ドレイン領域５５内にＰ⁺型コレクタ領域を更に形成し、このＰ⁺型コレクタ領域をＮ⁺型ドレイン領域５５に換えて出力端子３９に接続することで横型のＩＧＢＴとすることもできる。

第２Ｐ型半導体領域５３の表面領域には、抵抗型素子２８を構成する拡散領域６１が設けられている。なお、抵抗型素子２８を拡散領域６１に換えて、第２Ｐ型半導体領域５３の表面の絶縁膜上に形成したポリシリコン抵抗としてもよい。また、第２Ｐ型半導体領域５３の表面の絶縁膜の上には、後段インバータの抵抗３３を構成する例えばポリシリコン膜６２が設けられている。

また、第２Ｐ型半導体領域５３の表面領域には、Ｎ⁺型ソース領域６３およびＮ⁺型ドレイン領域６４が設けられている。第２Ｐ型半導体領域５３の、Ｎ⁺型ソース領域６３とＮ⁺型ドレイン領域６４の間の表面には、図示省略したゲート絶縁膜を介してゲート電極６５が設けられている。これら第２Ｐ型半導体領域５３、Ｎ⁺型ソース領域６３、Ｎ⁺型ドレイン領域６４、ゲート絶縁膜およびゲート電極６５からなる横型ＭＯＳＦＥＴは、後段インバータのＭＯＳＦＥＴ３２を構成している。

また、第２Ｐ型半導体領域５３の表面領域には、Ｎ⁺型ソース領域６６およびＮ⁺型ドレイン領域６７が設けられている。第２Ｐ型半導体領域５３の、Ｎ⁺型ソース領域６６とＮ⁺型ドレイン領域６７の間の表面には、図示省略したゲート絶縁膜を介してゲート電極６８が設けられている。これら第２Ｐ型半導体領域５３、Ｎ⁺型ソース領域６６、Ｎ⁺型ドレイン領域６７、ゲート絶縁膜およびゲート電極６８からなる横型ＭＯＳＦＥＴは、プルダウン用トランジスタ２６を構成している。

拡散領域６１の一端は、出力端子３９に電気的に接続されている。拡散領域６１の他端は、ポリシリコン膜６２の一端に電気的に接続されている。ポリシリコン膜６２の他端は、後段インバータのＭＯＳＦＥＴ３２のＮ⁺型ドレイン領域６４とプルダウン用トランジスタ２６のゲート電極６８に電気的に接続されている。後段インバータのＭＯＳＦＥＴ３２のＮ⁺型ソース領域６３は、接地端子４０に電気的に接続されている。後段インバータのＭＯＳＦＥＴ３２のゲート電極６５は、図示省略した前段インバータに接続されており、この前段インバータがしきい値回路２５に接続されている。前段インバータおよびしきい値回路２５は、Ｎ型半導体基板５１に設けられている。

プルダウン用トランジスタ２６のＮ⁺型ソース領域６６は、接地端子４０に電気的に接続されている。プルダウン用トランジスタ２６のＮ⁺型ドレイン領域６７は、入力端子３８に電気的に接続されている。図４に示す構成では、出力端子３９に印加される電圧が拡散型の抵抗素子を介して後段インバータのＭＯＳＦＥＴ３２に供給される。

（縦型パワー素子を用いた例）
図５は、縦型パワー素子を用いた１チップ半導体装置のデバイス構造を示す断面図である。図５に示すように、Ｎ型半導体基板７１のおもて面側の表面領域に、第１Ｐ型半導体領域７２、第２Ｐ型半導体領域７３および第３Ｐ型半導体領域７４が設けられている。Ｎ型半導体基板７１の裏面側の表面領域に、Ｎ⁺型バッファ層７５が設けられている。Ｎ⁺型バッファ領域７５の表面には、Ｐ⁺型コレクタ層７６が設けられている。Ｐ⁺型コレクタ層７６は、出力端子３９に電気的に接続されている。

第１Ｐ型半導体領域７２の表面領域には、Ｎ⁺型エミッタ領域７７が設けられている。第１Ｐ型半導体領域７２の、Ｎ⁺型エミッタ領域７７とＮ型半導体基板７１の間の表面には、図示省略したゲート絶縁膜を介してゲート電極７８が設けられている。これら第１Ｐ型半導体領域７２、Ｎ⁺型エミッタ領域７７、ゲート絶縁膜およびゲート電極７８、並びにＮ型半導体基板７１、Ｎ⁺型バッファ層７５およびＰ⁺型コレクタ層７６からなる縦型ＩＧＢＴは、パワー半導体素子２４を構成している。ゲート電極７８は、入力端子３８に電気的に接続されている。Ｎ⁺型エミッタ領域７７および第１Ｐ型半導体領域７２は、接地端子４０に電気的に接続されている。なお、Ｐ⁺型コレクタ層７６を形成せずにＮ⁺型バッファ層７５を出力端子３９に接続した縦型のパワーＭＯＳトランジスタとしてもよい。

第２Ｐ型半導体領域７３の表面領域には、Ｎ⁺型エミッタ領域７９およびチャネル領域８０が設けられている。チャネル領域８０の表面には、図示省略したゲート絶縁膜を介してゲート電極８１が設けられている。これら第２Ｐ型半導体領域７３、Ｎ⁺型エミッタ領域７９、チャネル領域８０、ゲート絶縁膜およびゲート電極８１、並びにＮ型半導体基板７１、Ｎ⁺型バッファ層７５およびＰ⁺型コレクタ層７６からなるデプレッション型の縦型ＭＯＳ半導体素子は、抵抗型素子２８を構成している。Ｎ⁺型エミッタ領域７９およびゲート電極８１は、後段インバータの抵抗３３を構成する例えばポリシリコン膜６２の一端に電気的に接続されている。このポリシリコン膜６２は、Ｎ型半導体基板７１のおもて面側の表面の絶縁膜の上に設けられている。

後段インバータのＭＯＳＦＥＴ３２およびプルダウン用トランジスタ２６は、第３Ｐ型半導体領域７４に設けられている。後段インバータのＭＯＳＦＥＴ３２およびプルダウン用トランジスタ２６の各構成は、上述した「横型パワー素子を用いたデバイス構造」と同様である。また、前段インバータおよびしきい値回路２５についても、上述した説明と同様である。図５に示す構成では、出力端子３９に印加される電圧がデプレッション型の縦型ＭＯＳ半導体素子を介して後段インバータのＭＯＳＦＥＴ３２に供給される。

以上説明したように、実施の形態によれば、しきい値回路２５から出力されるオン信号のレベルが、バッファ回路２９により、プルダウン用トランジスタ２６のしきい値よりも高い電圧に変換される。従って、ゲート信号の電圧がプルダウン用トランジスタ２６のしきい値よりも低くても、プルダウン用トランジスタ２６を確実に動作させて、パワー半導体素子２４をオフ状態にすることができる。従って、ゲート信号のレベルが低いときにパワー半導体素子２４に流れる微少電流を確実に遮断することができる。また、パワー半導体素子２４のコレクタ端子等からバッファ回路２９の電源電圧を供給することにより、１チップ半導体装置２１に新たにバッテリー電源の供給端子を設けずに、上述した微少電流の遮断機能を実現することができる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、しきい値回路の論理を反転させた構成とし、バッファ回路を前段インバータのない構成としてもよい。また、本発明は、各半導体層および半導体領域の導電型を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体集積回路装置は、パワー半導体素子およびその制御回路が同一チップに集積された半導体集積回路装置に有用であり、特に、自動車イグナイタ用のスイッチング半導体素子に適している。

実施の形態にかかる半導体集積回路装置の構成を示す回路図である。 バッファ回路中のインバータの構成の一例を示す回路図である。 図１に示す半導体集積回路装置の動作タイミングを示すタイミングチャートである。 実施の形態にかかる半導体集積回路装置のデバイス構造の一例を示す断面図である。 実施の形態にかかる半導体集積回路装置のデバイス構造の他の例を示す断面図である。 従来のイグナイタシステムの構成を示す回路図である。 図６に示すイグナイタシステムの動作タイミングを示すタイミングチャートである。

符号の説明

２１ 半導体集積回路装置
２４ パワー半導体素子
２５ しきい値回路
２６ プルダウン用半導体素子
２８ 抵抗型素子
２９ バッファ回路

Claims (5)

1. 外部から電源電圧が印加される出力端子を備え、かつ外部から入力するゲート信号に基づいて前記出力端子に出力電流を流すパワー半導体素子と、
   前記ゲート信号に基づいて前記パワー半導体素子のゲート電圧を、前記パワー半導体素子がオフ状態となるレベルにするプルダウン用半導体素子と、
   前記ゲート信号に基づいて前記プルダウン用半導体素子をオン状態またはオフ状態にするオン信号またはオフ信号を出力するしきい値回路と、
   前記しきい値回路から出力される前記オン信号のレベルを、前記プルダウン用半導体素子がオン状態となるレベルに変換するバッファ回路と、
   前記パワー半導体素子の前記出力端子に接続された抵抗型素子と、を備え、
   前記バッファ回路は、前段および後段のインバータを有し、前段のインバータは前記ゲート信号により駆動され、後段のインバータは前記抵抗型素子を介して前記出力端子から取り出される電圧により駆動され、前記しきい値回路から出力されるオン信号のレベルを、前記プルダウン用半導体素子のしきい値よりも高い電圧に変換することを特徴とする半導体集積回路装置。
2. 前記パワー半導体素子は、横型のパワーＭＯＳトランジスタまたは横型のＩＧＢＴであることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記抵抗型素子は、半導体基板の表面領域に形成された拡散抵抗または前記半導体基板上に絶縁膜を介して形成されたポリシリコン抵抗であることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記パワー半導体素子は、縦型のＩＧＢＴまたは縦型のパワーＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
5. 前記抵抗型素子は、デプレッション型のＭＯＳ半導体素子であることを特徴とする請求項４に記載の半導体集積回路装置。

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