JP2008305926A - 薄膜半導体装置の製造方法 - Google Patents

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Abstract

【課題】良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とする薄膜半導体素子を製造する方法を提供する。
【解決手段】透明絶縁性基板１０上に結晶化半導体膜１５を形成し、その上にゲート絶縁膜２４及びゲート電極１９を形成する。得られた構造の表面に高融点金属膜２５を形成した後、前記高融点金属膜２５を介してＳｉ又はＧｅを導入して前記結晶化半導体膜１５の表面近傍を非結晶化する。前記ゲート電極１９をマスクとして前記結晶化半導体膜１５のソース及びドレイン予定領域に不純物を導入した後、熱処理して前記結晶化半導体膜１５と前記高融点金属膜２５との界面にシリサイド膜を形成する第１の熱処理工程を具備するとともに、前記導入された不純物を活性化し、前記結晶化半導体膜１５にソース領域及びドレイン領域を形成する第２の熱処理工程を具備する。
【選択図】図８

Description

本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置の製造方法に関する。
半導体薄膜技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
この薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）および結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）に分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ〜１００ｎｍ程度の厚さでアンダーコート層上に形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
このようにして、ガラス基板上に形成された薄膜半導体層にＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
現在では、以上のように多結晶質シリコンの半導体薄膜がｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、薄膜半導体装置自体にも信頼度を低下させる要因が数多く存在する。それらには、材料に起因するもの（金属配線の疲労や腐食による断線、絶縁膜の絶縁破壊、汚染（Ｎａ等）によるデバイス特性変化等）の他に、デバイス物理に起因する“ホット・キャリア現象”と呼ばれる現象がある。
すなわち、チャネル内の電界により加速された電子は、そのエネルギーがバンド・ギャップのエネルギー １．１ｅＶ を超えるとＳｉの格子と衝突して電子-正孔対を発生する（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）。この際、電子はゲート電圧ＶＧによって引き寄せられ、必ずしもＳｉ-ＳｉＯ２の電位障壁（約３．１ｅＶ）を超えるエネルギーを持たなくとも、ゲート酸化膜中に飛び込む。その一部が酸化膜中に捕獲されて電荷として残存する。これはトランジスタのＶｔｈを正方向に移動させるだけでなく、界面の質を悪化させて、相互コンダクタンスｇｍを低下させる。素子内部の電界が高い場合には、チャネル内電子が直接ゲート酸化膜中に飛び込む。このような信頼性上の問題はホット・キャリア効果（ｈｏｔ−ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）と呼ばれ、デバイスの微細化を妨げる大きな要因となっている。
ホット・キャリア効果は高い電界によって発生する。したがって、最も電界の高いドレイン近傍に濃度の低いｎ型（ｐ型）領域を設けて、電界を緩和する方法がホット・キャリア抑制に効果があることが認められている。その対策として考え出されたのが、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれる構造であり、ｐ型においても効果が見られる。
ＬＤＤは、一般的には、以下のようにして形成される。先ず、ゲート電極をマスクとして、最初に濃度の低い条件でｎ型およびｐ型不純物イオンの打ち込みをそれぞれ行い〔ｎ−層（ｐ−層）〕、その後、全面にＳｉＯ２膜を被着してから、方向性ドライ・エッチングでこの膜を全面にわたって均一にエッチングすると、ゲート側壁部にＳｉＯ２膜の側壁（サイドウォール）スペーサが残存する。このスペーサをマスクとして用いて相対的に濃度の高い条件にてイオン打ち込みを行い、ｎ＋層（ｐ＋層）を形成する。衝突電離現象は、電界強度に強く依存するので、たとえ１０％の電界強度の緩和でも耐圧が改善される。
ところが、前記注入したｎ型（ｐ型）不純物を活性化し、伝導キャリアの機能を持たせるためには、通常１０００℃以上の熱処理が必要とされる。しかし、ガラス基板への適用を考慮した場合、ガラス基板上では、耐熱性の観点からその処理温度を６００℃以下で実施せざるを得ない。このような条件（低温プロセス）では得られる特性が極端に低く（トランジスタ特性の低下）、適用できるデバイスが限定されるため、低温プロセスでも十分高い活性化能力のある代替技術の開発が望まれている。
ちなみに、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の３倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００ｃｍ２／Ｖｓｅｃ程度を必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが、例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が行われている（例えば、非特許文献２を参照）と共に、不純物の注入（ドーピング）により生じた非晶質層や欠陥を回復し、結晶性を高めることが重要であり、双方（再結晶化技術、活性化技術）から盛んに研究が行なわれている（例えば、非特許文献３を参照）。
以上のように、ガラス基板上のシリコン半導体薄膜中に注入（イオン・インプランテーションもしくは、イオンドーピング）されたｎ型（ｐ型）不純物の活性化率を高めることが薄膜トランジスタの電気的特性を決定する重要な要素であり、この活性化率が注入後の熱処理の温度と時間に強く依存することが古くから知られており、現在の薄膜トランジスタ製造工程で用いられているような不純物注入（ドーピング）と熱処理方法〔例えば、ファーネスアニール：６００℃、２時間処理や高温ガス噴射を用いた対流による急速加熱：〔擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる〕６００℃、５分間処理など〕では、その活性化率は２５％にも及ばないことが報告されている（例えば、非特許文献４を参照）。
注入された不純物の活性化率をさらに高めるためには、多結晶質シリコンの品質すなわち、出発材料の膜質（熱処理前の膜質）を高める（再結晶化技術の向上）と共に、従来方法〔例えば、ファーネスアニール：６００℃、２時間処理や高温ガス噴射を用いた対流による急速加熱：〔擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる〕６００℃５分間処理など〕の概念での温度と時間の与え方以外の方法で半導体薄膜の結晶性の向上を図ることが益々重要となってきている。
不純物の活性化率を高める方法としては、先行するＩＣ（ＬＳＩ）分野で実績があったＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）〔ＲＴＡ（Ｐａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）とも言う〕プロセスの適用が検討され、当初、タングステンのハロゲンランプを用いたＲＴＡが試みられた。しかしながら、ランプの放射スペクトルとシリコンの吸収波長の重なりが少なく、光の効果的な吸収が成されず、結果として効率的な加熱昇温が達成できなかった。
より効率的な加熱用の光源として、最近ではＩＣ（ＬＳＩ）分野でキセノンのフラッシュランプを用いた急速加熱方式が研究されている（例えば、非特許文献４を参照）。
一方、前述したように、レーザーを用いてアモルファスシリコンを多結晶質シリコンに変化させるレーザー再結晶化工程の研究が早くから取り組まれていたこともあり、レーザーを用いたレーザー活性化の検討が古くから成されている。しかしながら、この方法では実際のデバイスへの適用に際して、下地のパターンの影響やゲート電極配線の影響のため、均一な加熱という観点で難があり、実用化には至っていない。
また、サブミクロンＴＦＴ以降の微細化デバイスにおいては、Ｓｉ能動層の薄膜化ならびにコンタクトサイズの縮小などが想定される。現行のソース・ドレイン層は不純物注入を行ったＳｉを、６００℃の熱処理により活性化させて形成している。ＳＯＩ基板を用いた試作実績では、ｎ＋で１３０Ω／□、ｐ＋で５２２Ω/□のシート抵抗が得られているが、これをさらに低温化した場合、必然的に活性化率が低下するので、高抵抗化は避けられない。０．５μｍルールのＴＦＴにおいては、先行技術である半導体プロセスにおける同等サイズのトランジスタの実績から、ソースド・レイン層のシート抵抗は１００Ω/□以下、コンタクト抵抗は１×１０−６Ωｃｍ２以下が必要であると見積もられており、目標の達成にあたっては新技術の導入が不可欠となる。
低抵抗ソース・ドレインを得る技術としては、すでに半導体（ＩＣ，ＬＳＩ）の分野で応用実績のあるシリサイド化技術の応用が考えられる。本発明者らによる実験では、絶縁基板上でＴｉｘＳｉｙおよびＮｉｘＳｉｙ形成を試み、性能確認を実施した。
一方、低電圧で高速動作をさせる微小デバイスでは、コンタクトの低抵抗化も不可欠である。通常、コンタクト抵抗やソース・ドレイン部を低抵抗化するためには、それぞれの工程における材料間の組み合わせを考慮した上で、適用限界上限の高温熱処理によって対応している。
ガラス基板上にＴＦＴを形成するプロセスにおいては、ガラスの耐熱性の問題から通常６００℃以下の低温プロセスによって、ドーピング不純物の活性化に対応している。また、ソース・ドレインを構成する材料はＳｉであり、更なる低抵抗化に対して新しい材料・構造および形成方法を開発する必要がある。特に、通信用の高周波素子の一体化搭載を想定した場合には、コンタクト抵抗の低減も含めた配線の低抵抗化が必須となる。
ＩＣプロセスでは、６００℃以上の高温プロセスの適用が可能であり、ソース・ドレイン領域に高融点金属膜もしくは高融点金属シリサイド膜のような低抵抗薄膜を裏打ちする方法が一部のデバイスにおいて既に適用されている。このプロセスは、自己整合的にソース・ドレイン領域にシリサイドを裏打ちするプロセスで、サリサイドプロセス（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）と呼ばれている（例えば、非特許文献５を参照）。
サリサイドプロセスにおいて、高融点金属材料としてＴｉを用いた場合、通常安定なシリサイド層（ＴｉＳｉ２（Ｃ５４ ｐｈａｓｅ））を形成するためには、準安定状態のシリサイド （Ｔｉ５Ｓｉ３ 又は ＴｉＳｉ２（Ｃ４９ ｐｈａｓｅ））を低温（１ｓｔ ＲＴＡ）で形成した後、８５０℃以上の熱処理（２ｎｄ ＲＴＡ）が必要である（例えば、非特許文献６を参照）。また、一般にＳｉ上にシリサイドを形成する過程で、Ｓｉにドープされた不純物は再分布するため、形成プロセスでの配慮が必要である。以上の観点より、金属材料の中からＴＦＴプロセスにマッチした材料の選択とプロセスの組み立て方が最終的なデバイスの性能を左右し、極めて重要である。
また、良好なシリサイドを形成するためには、ガス中または高融点金属膜自身の中の不純物酸素を徹底的に排除しなければならない。酸化物生成の自由エネルギーから判断すると、ＴｉやＺｒを除くほとんどの材料はＳｉよりも酸化物の生成自由エネルギーが小さく熱処理中に界面にＳｉＯ２を形成し、導通不良など種々のトラブルを招くことが予測される。このように６００℃以下という制限条件下では、ＬＳＩでの経験が少なく、これらを根本的に見直したプロセス設計が必要である（例えば、非特許文献７を参照）。
P.G. LeComber, W.E. Spear and A. Ghaith "Amorphous-Silicon Field-Effect Device and Possible Application" Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979 フラットパネルディスプレイ１９９８，ｐｐ．２０６−２２２ フラットパネルディスプレイ２００３，ｐｐ．１６４−１８４ T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda, "10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing" Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398 T. Shibata, K.Hieda, M. Sato, M. Konaka, R. L. M. Dang, and H. Iizuka,Tech. Dig. Int. Electron Devices Meet., Washington, D. C., 1981(IEEE, New York, 1981) p. 647 H. Kotaki, K Mitsuhashi, J. Takagi, Y. Akagi and M. Koba,"Low Resistance and Thermally Stable Ti-Silicided Shallow Junction Formed by Advanced 2-Step Rapid Thermal Processing and Its Application to Deep Submicron Contact" Jpn. J. Appl. Phys., Vol.32, Part 1, No.1B, January 1993, pp.389-395 H. Kotaki, M. Nakano, S. Hayashida, S.Kakimoto, K Mitsuhash, and J. Takagi, "Novel Oxygen Free Titanium Silicidation (OFS) Processing for Low Resistance and Thermally Stable SALICIDE (Self-Aligned Silicide) in Deep Submicron Dual Gate CMOS (Complementary Metal-Oxide Semiconductors)" Jpn. J. Appl. Phys., Vol.34, Part 1, No.2B, February 1995, pp.776-781
例えば、フラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体薄膜の結晶性を向上させると共に、イオン注入（もしくはイオンドーピング）により一旦非晶質化した結晶性を元に回復させ、活性層に注入した不純物の活性化率を高めることが必要である。一般的には、そのために、基板の熱処理温度を高め、処理時間を十分にとることが必要となる。しかしながら、上述したガラス基板の耐熱性（現状のガラス基板の熱処理特性、特に熱収縮量が問題となり、微細化の進展に伴って、熱収縮量がフォトリソグラフィー工程に於ける合わせマージンの許容値を超えてしまう点）を考慮すると、高性能薄膜トランジスタの製造プロセスに、６００℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。なお、現状では、一般的には、耐熱性ガラス（高歪点ガラス）：例えば、コーニング１７３７やアサヒＡＮ−１００などを使用するか、使用前にアニールを施し、耐熱性を持たせているなど、高コストプロセスとなっている。
また、処理時間に関しても低温処理を行なうと処理時間が長くなり、実用的な解決とはなり得なくなっている。更に、大型基板の採用と共にバッチ処理（一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式）の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、従来方式での対応が益々困難となってきている。更に、高精細画表示のためには、画像信号の高速化すなわちソース・ドレイン、コンタクトを含む信号配線の低抵抗化が不可欠である。
本発明は、以上のような事情を考慮してなされ、良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とし、優れた特性の薄膜半導体素子を製造する方法を提供することを目的とする。
上記課題を解決するため、本発明の第１の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、前記高融点金属膜を介して前記結晶化領域にＳｉ又はＧｅを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第１の熱処理工程、未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第２の熱処理工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
本発明の第２の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、前記高融点金属膜を介して前記結晶化領域に高融点金属を導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第１の熱処理工程、未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第２の熱処理工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
以上の本発明の第２の態様に係る薄膜半導体装置の製造方法において、前記結晶化領域に導入される高融点金属として、前記高融点金属膜を構成する金属、例えば、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることができる。
本発明の第３の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、前記高融点金属膜を介して前記結晶化領域にＳｉ又はＧｅを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第１の熱処理工程、未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第２の熱処理工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
以上の本発明の第１〜第３の態様に係る薄膜半導体装置の製造方法において、前記高融点金属膜を、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種により構成することができる。
また、前記第１及び第２の熱処理を、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことができる。
また、前記ゲート電極を形成した後、前記ゲート電極をマスクとして用いて、前記結晶化領域に低濃度の不純物を導入する工程と、前記ゲート電極の側壁にスペーサーを形成する工程を更に具備し、前記ソース予定領域及びドレイン予定領域への不純物導入工程を、前記ゲート電極及びスペーサーをマスクとして行うことができる。
また、前記結晶化領域の形成は、前記非晶質半導体層にレーザー照射して溶融・固化することにより行うことができる。
本発明の第４の態様は、以上の方法により製造されたことを特徴とする薄膜半導体装置を提供する。
本発明の第５の態様は、上記薄膜半導体装置を備えることを特徴とする表示装置を提供する。
本発明によると、シリサイド形成のための高融点金属膜を形成した後に、Ｓｉ等のイオン注入を行って高融点金属膜と結晶化領域の少なくとも界面近傍をアモルファス化し、その後、２回の熱処理によりシリサイド化を完了させているため、低温で良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とする、優れた特性の薄膜半導体素子の製造方法が提供される。
以下、発明の実施形態について説明する。
本発明の一実施形態に係る薄膜半導体装置の製造方法は、ソース・ドレイン形成予定領域上にシリサイド形成のための高融点金属膜を形成した後に、Ｓｉ等のイオン注入を行って高融点金属膜と結晶化領域の少なくとも界面近傍をアモルファス化し、その後、ソース・ドレイン領域形成のための不純物の導入及び２回の熱処理によりシリサイド化を完了させることを特徴とする。
従来のプロセスでは、Ｓｉ等のイオン注入によるプリアモルファス化の後に、ソース・ドレイン領域形成のための不純物の導入、高融点金属膜の形成、熱処理による不純物の活性化及びシリサイド化を行っていたが、シリサイド化反応を制御することが困難であり、良好なシリサイド／シリコン界面を形成することが出来ず、低抵抗のコンタクトを得ることが困難であった。
本発明では、高融点金属膜を形成した後にＳｉ等のイオン注入を行って高融点金属膜と結晶化領域の少なくとも界面近傍をアモルファス化しているため、その後の２回の熱処理により、シリサイド化反応を制御することができるので、良好なシリサイド／シリコン界面を形成することが出来、その結果、低抵抗のコンタクトを得ることが可能となった。
この場合、１回目の熱処理により、準安定状態のシリサイドが形成され、２回目の熱処理により安定相のシリサイドに変換されるが、Ｓｉ等のイオン注入により高融点金属膜と結晶化領域の少なくとも界面近傍がアモルファス化されているため、低温での熱処理によりシリサイド化を行うことができる。
熱処理方式として、ファーネスアニールもしくはRTAを用いた場合には、１回目の熱処理温度は、３５０〜４５０℃であるのが好ましく、２回目の熱処理温度は、４００〜５００℃であるのが好ましい。１回目の熱処理温度は、２回目の熱処理温度よりも低いことが望ましい。
フラッシュランプアニールもしくはレーザーアニール方式においては、表面部分は１，０００℃を超える温度になるがミリ（−３）秒もしくはマイクロ（−６）秒オーダーの熱非平衡プロセスであるため、基板の温度はほぼ室温において実施可能である。
なお、高融点金属膜を形成した後、又は最初の熱処理の後に、ソース・ドレイン領域形成のための不純物が導入されるので、２回の熱処理により、不純物の活性化も併せて行なわれる。
これらの結果、良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成が可能であり、優れた特性の薄膜半導体素子を得ることができる。
高融点金属膜と半導体層の界面近傍のアモルファス化は、Ｓｉのイオン注入に限らず、Ｇｅのイオン注入によっても行うことができる。あるいはまた、高融点金属のイオン注入によっても行うことができる。イオン注入される高融点金属は、高融点金属膜を構成する金属と同一の金属であるのが好ましく、例えば、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることができる。
イオン注入のドーズ量は、５．０×１０１４〜５．０×１０１５であるのが好ましい。
高融点金属膜の膜厚は、例えば、２０ｎｍ〜１００ｎｍ程度であるのが好ましい。
熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことができる。ファーネスアニールとは、通常、複数枚の基板を石英もしくはＳｉＣの治具上に配し高温の炉の中に挿入して、周囲のヒーターからの輻射・対流熱を受けて熱せられる方式の熱処理である。
ランプアニールとは、熱源にランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からランプからの光を集光せず直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が成される。絶縁膜は、一般に半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体薄膜から熱伝導により一定の昇温が見られる。
以下、本発明の一実施形態に係るポリシリコン薄膜トランジスタ（ＴＦＴ）の製造プロセスについて、添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。
図１〜図１４は、このポリシリコンＴＦＴを製造するために順次行われる製造工程をＴＦＴ素子部の断面模式図によって示す。
図１（ａ）に示す工程では、フラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる絶縁基板１０が用意される。基板１０に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
図１（ｂ）に示す工程では、アンダーコート層１１、１２が絶縁基板１０上に形成される。このアンダーコート層１１、１２は例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される厚さ５０ｎｍおよび１００ｎｍの窒化膜系絶縁膜およびシリコン酸化膜（Ｓｉ０２）である。
図１（ｃ）に示す工程では、非晶質の半導体薄膜１３がアンダーコート層１１、１２上に形成される。この半導体薄膜１３は例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層１２のシリコン酸化膜上に堆積される例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。この後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理が行なわれることもある。
図１（ｄ）に示す工程では、半導体薄膜１３の上に光透過性絶縁膜１４が結晶化用犠牲膜として半導体薄膜１３上に形成される。この光透過性絶縁膜１４は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により堆積される厚さ１０ｎｍのシリコン酸化膜である。後述するレーザーアニール方法によっては、この光透過性絶縁膜１４を形成しない場合もある。
図２（ａ）に示す工程では、レーザアニール処理が半導体薄膜１３内のアモルファスシリコンを結晶化するために例えばＸｅＣｌやＫｒＦエキシマレーザをエネルギー光として用いて行われる。ＫｒＦエキシマレーザは光透過性絶縁膜１４を介して半導体薄膜１３に照射され、これにより半導体薄膜１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度はおよそ３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体薄膜１３内では、アモルファスシリコンが多結晶シリコンとして結晶化する。
図２（ｂ）に示す工程では、レーザーアニール処理が施された後に光透過性絶縁膜１４を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体薄膜１５が露出する。
図２（ｃ）に示す工程では、レジスト材を半導体薄膜１５に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、レジストパターン１６が形成される。その後、レジストパターン１６をマスクとして用いたドライエッチング処理により半導体薄膜１５がパターニングされる。このドライエッチング処理では、例えばＣＦ４およびＯ２が半導体薄膜１５のエッチングガスとして用いられる。
図２（ｄ）に示す工程では、ドライエッチング後、レジストパターン１６が有機剥離液浸漬処理により半導体薄膜１５上から除去される。
図３（ａ）に示す工程では、ゲート絶縁膜１７が半導体薄膜１５上に形成される。このゲート絶縁膜１７は、例えばプラズマＣＶＤ法により半導体薄膜１５上に堆積される厚さ３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
図３（ｂ）に示す工程では、半導体層１５の後にＮ型ＭＯＳおよびＰ型ＭＯＳとなる領域に対して、一括してＳｉのイオン注入（もしくはドーピング）が実施される。本工程では、後にＮ型およびＰ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−チャネル注入）された際に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえない場合に、Ｓｉイオン注入を施し、アモルファス化させることにより、結晶回復を容易にするために実施するものである。本方法は、Ｓｉイオン注入の際の注入エネルギーによって強制的にＳｉ結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Ｓｉプリアモルファス化（ＰＡＩ：Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔｓ）とも呼ばれている。このときのＰＡＩ条件は、Ｓｉ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２で実施される。
図３（ｃ）に示す工程では、ｎ型ＭＯＳトランジスタの閾値制御のためｐ型の不純物ドーピングが実施される。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成されるため、ｎ型ならびにｐ型のＴＦＴの閾値電圧Ｖｔｈを精密に制御することを目的として実施される。ここでは、先ずｎ型ＴＦＴの形成用として、閾値電圧Ｖｔｈを精密に制御するために実施するもので、ドーピング条件は、４９ＢＦ２ ＋，５０ｋｅＶ，５×１０１２／ｃｍ−２で実施される。本工程では、Ｐ型ＭＯＳトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるｐ型ＭＯＳトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図る。本工程では、イオン注入によりｎ型ＭＯＳトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも検討されている。
図４（ａ）に示す工程では、ｐ型ＭＯＳトランジスタの閾値制御のためｎ型の不純物ドーピング用のフォトマスク１８を形成した後、ｎ型の不純物ドーピングが実施される。このときのドーピング条件は、３１Ｐ＋，５０ｋｅＶ，５×１０１２／ｃｍ−２で実施される。本工程ならびに図３（ｃ）に示す工程は、閾値電圧Ｖｔｈが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、ｎ型のみもしくはｐ型のみあるいは両方の工程が省略されることがある。
図４（ｂ）に示す工程では、ｎ型およびｐ型ＭＯＳが形成される領域に所望の濃度の不純物ドーピングが完了し、フォトレジスト１８が有機剥離液浸漬処理により除去された状態である。
図４（ｃ）に示す工程は、図３（ｃ）および図４（ａ）で示した不純物ドーピングに関してＳｉ中に注入されたイオンを活性化させるための活性化熱処理工程である。活性化熱処理の方式選択によっては、本工程は削減され、後に実施する熱処理工程において一括して実施することもできる。
図５（ａ）に示す工程では、電極層１９がゲート絶縁膜１７上に形成される。この電極層１９は、例えばスパッタリングによりゲート絶縁膜１７のシリコン酸化膜上に堆積される厚さ２００ｎｍの高融点金属層ＭｏＷである。この膜は、例えば基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で、ＤＣスパッタリングにより行われる。
図５（ｂ）に示す工程では、レジスト材を電極層１９に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン２０が形成される。
図５（ｃ）に示す工程では、レジストパターン２０をマスクとして用いたドライエッチング処理により電極層１９がパターニングされ、ゲート電極１９が形成される。このドライエッチング処理では、例えばＣｌ２およびＯ２をエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングにより微細加工が実施される。
図６（ａ）に示す工程では、レジストパターン２０がゲート電極１９上でＯ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
図６（ｂ）に示す工程では、２回目のＳｉのイオン注入（もしくはドーピング）工程がｎ型ＭＯＳおよびｐ型ＭＯＳ両者に対して一括して半導体層１５に注入するようにして実施される。本工程では、後にｎ型およびｐ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−注入）と高濃度の不純物注入（ｎ＋およびｐ＋注入）時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためにＳｉイオン注入を施す工程を示したものである。このときのＰＡＩ条件は、Si＋，３５ｋｅＶ，２×１０１５／ｃｍ−２で実施される。
図６（ｃ）に示す工程では、フォトリソグラフィーによりｎ型の低濃度不純物導入のためのレジストパターン２１を形成した後、ｎ型の低濃度不純物がゲート電極１９およびレジストパターン２１をマスクとして用いて前記アモルファス化された半導体薄膜１５に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１５にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１５にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク２１により他方のポリシリコンＴＦＴの半導体薄膜１５を覆った状態で行われる。
図７（ａ）に示す工程では、前記ｎ型の低濃度不純物導入のためのレジストパターン２１を除去し、フォトリソグラフィーによりｐ型の低濃度不純物導入のためのレジストパターン２２を形成した後、ｐ型の低濃度不純物がゲート電極１９およびレジストパターン２２をマスクとして用いて前記アモルファス化された半導体薄膜１５に添加される。尚、ｎ型およびｐ型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，５×１０１３／ｃｍ−２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２ ＋，３５ｋｅＶ，５×１０１３／ｃｍ−２である。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターン２２が除去される。尚、ｐチャネル型ポリシリコンＴＦＴに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。
図７（ｂ）に示す工程では、プラズマＣＶＤ法を用いて、サイドウォールスペーサーを形成するための絶縁膜２３（サイドウォールスペーサー用犠牲膜ＳｉＯ２）が形成される。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。
図７（ｃ）に示す工程では、サイドウォールスペーサー形成の為の絶縁膜２３のドライエッチングが実施される。この場合、絶縁膜２３を図中“Ｂ”で示す膜厚分だけ均一にエッチ戻し（エッチバック）する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてＣＨＦ３ガスを用いたＲＩＥ（リアクティブイオンエッチング）方式により実施される。本工程のサイドウォールスペーサー形成においては、所望のサイドウォール幅Ｗを得るために、前記絶縁膜２３の膜厚Ｂが調整される。本実施形態では、サイドウォール幅Ｗ（図８（ａ））は絶縁膜２３の膜厚Ｂを調整することにより、０．２μｍが採用された。
図８（ａ）に示す工程は、サイドウォールスペーサー２４が形成された状態を示したものである。
図８（ｂ）に示す工程では、本実施形態の特徴に関わる高融点金属シリサイド膜を形成するための前段階として、従来通りの方法で、高融点金属薄膜２５が形成された状態を示したものである。この高融点金属薄膜２５は、通常高真空状態まで排気した後ＤＣマグネトロンスパッタリング方式により形成される。本検討においては、ＲＦパワーと真空度を調整することにより、膜厚５０ｎｍの高融点金属薄膜２５を採用した。形成された高融点金属薄膜２５は（１１１）配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるがいずれも多結晶状態には変わりがなかった。
高融点金属薄膜２５を構成する高融点金属としては、Ｔｉ、Ｃｏ、Ｎｉ，Ｗ、Ｍｏ等を用いることができる。
図８（ｃ）に示す工程では、本実施形態の特徴部分である第３回目のＳｉのイオン注入（もしくはドーピング）工程が、ｎ型ＭＯＳおよびｐ型ＭＯＳ形成用の高融点金属薄膜２５及び半導体層１５の両者に対して一括して実施される。本工程では、後にｎ型およびｐ型ＭＯＳ形成用の高濃度の不純物が注入（ｎ＋およびｐ＋注入）された際に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために実施するＳｉイオン注入を、シリサイドを形成するための高融点金属層にも施す工程を示したものである。本工程により、高融点金属層全域とＳｉ半導体層の表面層（Ｓｉ膜厚の約半分）をアモルファス化させるように条件を設定している。このときのＰＡＩ条件は、Ｓｉ＋，５５ｋｅＶ，２×１０１５／ｃｍ−２で実施される。
図９（ａ）に示す工程では、フォトリソグラフィーによりｎ型の高濃度不純物導入のためのレジストパターン２６を形成した後、ｎ型の高濃度不純物がゲート電極１９およびレジストパターン２６ならびに前記サイドウォールスペーサー２４をマスクとして前記アモルファス化された高融点金属薄膜２５および半導体薄膜１５に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１５にイオン注入される。前記低濃度不純物の場合と同様に、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジストパターン２６により他方のポリシリコンＴＦＴの高融点金属薄膜２５／半導体薄膜１５を覆った状態で行われる。ｎチャネル型ポリシリコンＴＦＴに対するイオン注入条件は、例えば、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２である。ｎチャネル型ポリシリコンＴＦＴに対するイオン注入の後、レジストパターン２６は除去される。図中、参照符号２８ａは低濃度拡散領域を、２８ｂは高濃度拡散領域をそれぞれ示す。
図９（ｂ）に示す工程では、前記ｎ型の高濃度不純物導入のためのフォトレジスト２６を除去し、フォトリソグラフィーによりｐ型の高濃度不純物導入のためのレジストパターン２７を形成した後、ｐ型の高濃度不純物がゲート電極１９およびレジストパターン２７ならびに前記サイドウォールスペーサー２４をマスクとして前記アモルファス化された高融点金属薄膜２５および半導体薄膜１５に添加される。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入条件は、例えば、４９ＢＦ２ ＋，５０ｋｅＶ，２×１０１５／ｃｍ−２である。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入の後、レジストパターン２７が除去される。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
図１０（ａ）に示す工程は、ｎ型およびｐ型ＭＯＳのソース／ドレイン領域に所望の濃度の不純物がドーピングされレジストパターン２７が除去された状態である。この状態で、シリサイド化熱処理として、イオン注入された高融点金属薄膜２５／半導体薄膜１５に対してランプアニール等の熱処理が実施される。この時の熱処理は第１回目の準安定状態のシリサイド化のための熱処理として、第２回目のシリサイド化に比べて相対的に低い温度で実施される。本実施形態では、熱処理は、タングステンのハロゲンランプを用いたＲＴＡ（ラピッドサーマルアニーリング）装置を用いて６００℃以下の温度で実施した。
図１０（ｂ）に示す工程では、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料は溶解しない溶液に浸漬し、自己整合的にソース・ドレイン領域のみに高融点金属シリサイド層２９を形成した状態（選択エッチング）を示したものである。この選択エッチング処理では、例えばＨ２ＳＯ４＋Ｈ２Ｏ２水溶液もしくはＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液が用いられる。
図１１（ａ）に示す工程では、シリサイド化のための熱処理と不純物の活性化のための熱処理がイオン注入された準安定状態のシリサイド層２９／高濃度注入された半導体薄膜２８ｂに対して一括して実施される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。この時の熱処理は、第１回目の準安定状態のシリサイド層を第２回目熱処理により、安定相のシリサイド相に変換すると共に不純物の活性化が図れるように実施する。本実施形態では、シリサイド層の界面に沿って不純物が偏析しながら移動するので、シリサイド／Ｓｉ界面は極めて平坦でかつ高い不純物濃度が維持された状態を保つことができる。
図１１（ｂ）に示す工程では、層間絶縁膜３０がゲート電極１９および高融点金属シリサイド２９／半導体膜１５上に形成される。この層間絶縁膜３０は、例えばプラズマＣＶＤ法によって高融点金属のゲート電極１９および高融点金属シリサイド層２９の上に堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度３５０℃および堆積時間２０分という条件で行われる。
図１２（ａ）に示す工程では、フォトリソグラフィーによりレジストパターン３１を形成した後、層間絶縁膜３０がレジストパターン３１をマスクとして用いたドライエッチング処理により開口され、これによりゲート電極１９、ソース領域３２およびドレイン領域３３をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。本構造では、ＳｉＯ２のエッチングの下地層が高融点金属シリサイド層２９で構成されるため、上記エッチングガスではエッチングされず、エッチングの選択比が無限大で、微細化ならびにＳｉ活性層１５の薄膜化に対してエッチングプロセスのマージンが大きく取れ、高精度なデバイス形成に有利な構造を提示する。
図１２（ｂ）に示す工程では、レジストパターン３１が層間絶縁膜３０上で除去された状態を示したものである。レジストの剥離条件としては、Ｏ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
図１３（ａ）に示す工程では、金属電極膜３４が前記層間絶縁膜３０の一部に開口されたコンタクトホールを介してゲート電極１９、ソース領域３２およびドレイン領域３３と接するようにして層間絶縁膜３０上に形成される。この金属電極膜３４は、例えばＤＣスパッタリングにより層間絶縁膜３０のシリコン酸化膜上に堆積される厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉから成る積層膜である。これらのスパッタリング条件は、先ずＴｉ：１００ｎｍ成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行なわれる。続いて、アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの条件下で行なわれる。
図１３（ｂ）に示す工程では、レジスト材を金属電極膜３４上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターン３５が形成される。
図１４（ａ）に示す工程では、金属電極膜３４がレジストパターン３５をマスクとして用いたドライエッチング処理によりパターニングされ、ソース電極３６、およびドレイン電極３７が形成される。このドライエッチング処理では、例えばＢＣｌ３およびＣｌ２がエッチングガスとして用いられ、ＢＣｌ３の流量３０ＳＣＣＭ、Ｃｌ２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Ｗの条件下で、アルミニウムおよびＴｉの積層膜が一括してエッチングされる。
図１４（ｂ）に示す工程では、レジストパターン３５がソース電極３６、およびドレイン電極３７上で除去される。上述した工程を経てポリシリコンＴＦＴが完成する。
ここで、本発明者らは、図９（ｂ）に示す工程以降の高融点金属層成膜からシリサイド化するまでの工程についての試験を行った。シリサイド化の試験は、先ず石英基板上に成膜したＳｉ膜厚１００ｎｍのＬＰＣＶＤポリシリコンを用い、ＤＨＦ＋水素水による洗浄後、Ｎｉを５０ｎｍスパッタにより堆積し、前駆体とした。熱処理はＲＴＡ装置を用い、Ｎ２雰囲気中にて一般的な処理シーケンスにて実施した。一連の試験を通して、２００℃での予備加熱を４０秒実施し、昇温速度は１０℃/ｓｅｃ、降温速度は非制御としている。処理に当たっては、Ｓｉのサセプターを使用した間接加熱で行い、温度の制御はサセプター温度をパイロメータでモニタリングして行っている。
アニール処理終了後は、Ｈ２ＳＯ４＋Ｈ２Ｏ２溶液（比率２:１）で、１００℃にて５分間のウエットエッチング処理を行い、未反応Ｎｉを除去した。生成膜の評価は、電気抵抗を四探針抵抗測定により、生成ＮｉｘＳｉｙ相の同定をＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により、表面モフォロジーおよび生成膜厚の観察をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により実施した。
先ず、得られたＮｉｘＳｉｙ薄膜のシート抵抗を測定したところ、処理温度４００℃にてシート抵抗１００Ω/□を下回る３１．４Ω/□が得られており、さらに処理温度を５００℃に上昇した場合には４．０２Ω/□と非常に低抵抗な膜が得られている。これは、先立って検討を行ったＴｉｘＳｉｙに比べて、４００℃の場合でおよそ半分、５００℃の場合であれば１／２０のシート抵抗であり、ガラス上へのサブミクロンＴＦＴ形成を考えた場合、低温で低抵抗ソース・ドレインを形成する技術として非常に有望であることを確認した。
尚、熱処理前のＴｉ膜やＮｉ膜は（１１１）配向を優先配向とした多結晶構造となっていること、Ｚｒ、ＴｉおよびＣｏを用いても同様に（１１１）配向を優先配向とした多結晶構造となっていることが別途確認されている。
Ｎｉ膜２５のＲＴＡ後の結晶状態は、第１回目の熱処理においては、モノシリサイド構造であり、第２回目の熱処理後でも相変態を伴わずモノシリサイド構造であった。
また、シリサイド／Ｓｉ界面の平坦性が悪く、この原因としてはシリサイド膜およびＳｉ膜の結晶性が多結晶構造に基づく結晶間でのシリサイド化反応速度の差や結晶粒界の影響によるものと考えられる。
本発明のプロセスでは、下地側のＳｉのプリアモルファ化によって、シリサイド化温度の低温化ならびにある程度の界面ラフネスは改善されるものの、メタル側は依然として多結晶構造であるため、完全な解決には至らなかった。
一方、シリサイド化のための高融点金属薄膜を形成した後のＳｉ注入により、高融点薄膜を含むＳｉ表面層をアモルファス化（プリアモルファス化）した場合には、平坦なシリサイド／Ｓｉ界面を得ることができた。
本実施形態で用いるフラッシュランプ光およびタングステンハロゲンランプ光とシリコンの吸収特性の相互関係を示すグラフを図１５に示す。図１５のグラフから明らかなように、シリコンの吸収帯とランプ光の重なり部分の波長の放射エネルギーが加熱源として有効に作用することがわかる。
一方、高融点金属ならびに高融点金属シリサイドについても同波長範囲において３０〜４０％程度の吸収特性が得られることを確認済みである。
尚、本発明は以上の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。例えば、上述の実施形態では、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）がエネルギー光として用いられているが、他に例えばＸｅＣｌ（λ＝３０８ｎｍ）、ＸｅＦ（λ＝３５１）、ＡｒＦ（λ＝１９３）、Qスイッチ利用ＹＡＧ固体グリーンレーザー（λ＝５３２ｎｍ）も利用可能である。この場合、光透過性絶縁膜１４は少なくともこれらエネルギー光の波長に対して透過性を有することになる。
また、以上の実施形態では、図８（ｂ）に示す工程において高融点金属層２５を形成した後に、図８（ｃ）に示す工程においてＳｉをイオン注入したが、本発明はこれに限らず、高融点金属をイオン注入してもよい。イオン注入される高融点金属としては、Ｔｉ、Ｃｏ、Ｎｉ，Ｗ、Ｍｏ等を用いることができる。なお、高融点金属層２５を構成する高融点金属と同一の高融点金属をイオン注入することが好ましい。イオン注入の条件は、例えば、Ｎｉ＋，５５ｋｅＶ，２×１０１５／ｃｍ−２で実施される。
更に、以上の実施形態では、図８（ｃ）に示す工程においてＳｉ又は高融点金属をイオン注入した後、図９（ａ）及び図９（ｂ）に示す工程で、ｎ型の高濃度不純物の導入と、ｐ型の高濃度不純物の導入を行い、その後、図１０（ａ）に示す工程でシリサイド化のための熱処理を行った。しかし、本発明はこれに限らず、Ｓｉ又は高融点金属をイオン注入した後、シリサイド化のための熱処理を行い、その後、ｎ型の高濃度不純物の導入と、ｐ型の高濃度不純物の導入を行ってもよい。
次に、上述の実施形態で得られたポリシリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モードおよび静止画表示モードを有するものである。
図１６はこの液晶表示装置の概略的な回路構成を示し、図１７はこの液晶表示装置の概略的な断面構造を示し、図１８は図１６に示す表示画素周辺の等価回路を示す。
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１０３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１０４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
尚、対向電極ＣＥは、図１６に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路１０４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。
図１８に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の一実施形態に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 フラッシュランプ光およびタングステンハロゲンランプ光とシリコンの吸収特性の相互関係を示す特性図。 図１〜図１２に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。 図１６に示す液晶表示装置の概略的な断面構造を示す図である。 図１６に示す表示画素周辺の等価回路を示す図である。
符号の説明
１０…透明絶縁性基板、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ２膜）、１３…半導体薄膜（アモルファスシリコン層）、１４…光透過性絶縁膜（ＳｉＯ２膜）、１５…結晶化された半導体薄膜（ポリシリコン層）、１６,１８,２０,２１,２２,２６,２７,３１,３５…レジストパターン、１７…ゲート絶縁膜、１９…ゲート電極膜、２３…サイドウォール形成用絶縁膜、２４…サイドウォールスペーサ、２５…高融点金属膜、２８ａ…低濃度拡散領域、２８ｂ…高濃度拡散領域、２９…シリサイド膜、３０…層間絶縁膜、３２…ソース領域、３３…ドレイン領域、３４…金属電極膜、３６…ソース電極、３７…ドレイン電極、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。

Claims (11)

  1. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    得られた構造の表面に高融点金属膜を形成する工程、
    前記高融点金属膜を介して前記結晶化領域にＳｉ又はＧｅを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、
    前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、
    熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第１の熱処理工程、
    未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び
    熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第２の熱処理工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  2. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    得られた構造の表面に高融点金属膜を形成する工程、
    前記高融点金属膜を介して前記結晶化領域に高融点金属を導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、
    前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、
    熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第１の熱処理工程、
    未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び
    熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第２の熱処理工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  3. 前記結晶化領域に導入される高融点金属は、前記高融点金属膜を構成する金属であることを特徴とする請求項２に記載の薄膜半導体装置の製造方法。
  4. 前記結晶化領域に導入される高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項３に記載の薄膜半導体装置の製造方法。
  5. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    得られた構造の表面に高融点金属膜を形成する工程、
    前記高融点金属膜を介して前記結晶化領域にＳｉ又はＧｅを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、
    熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第１の熱処理工程、
    未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、
    前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、
    熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第２の熱処理工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  6. 前記高融点金属膜は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種からなることを特徴とする請求項１〜５のいずれかに記載の薄膜半導体装置の製造方法。
  7. 前記第１及び第２の熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行われることを特徴とする請求項１〜６のいずれかに記載の薄膜半導体装置の製造方法。
  8. 前記ゲート電極を形成した後、前記ゲート電極をマスクとして用いて、前記結晶化領域に低濃度の不純物を導入する工程と、前記ゲート電極の側壁にスペーサーを形成する工程を更に具備し、前記ソース予定領域及びドレイン予定領域への不純物導入工程を、前記ゲート電極及びスペーサーをマスクとして行うことを特徴とする請求項１〜７のいずれかに記載の薄膜半導体装置の製造方法。
  9. 前記結晶化領域の形成は、前記非晶質半導体層にレーザー照射して溶融・固化することにより行われることを特徴とする請求項１〜８のいずれかに記載の薄膜半導体装置の製造方法。
  10. 請求項１〜９に記載の方法により製造されたことを特徴とする薄膜半導体装置。
  11. 請求項１０に記載の薄膜半導体装置を備えることを特徴とする表示装置。
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