JP2008305926A - 薄膜半導体装置の製造方法 - Google Patents
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Abstract
【課題】良好なシリサイド/シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とする薄膜半導体素子を製造する方法を提供する。
【解決手段】透明絶縁性基板10上に結晶化半導体膜15を形成し、その上にゲート絶縁膜24及びゲート電極19を形成する。得られた構造の表面に高融点金属膜25を形成した後、前記高融点金属膜25を介してSi又はGeを導入して前記結晶化半導体膜15の表面近傍を非結晶化する。前記ゲート電極19をマスクとして前記結晶化半導体膜15のソース及びドレイン予定領域に不純物を導入した後、熱処理して前記結晶化半導体膜15と前記高融点金属膜25との界面にシリサイド膜を形成する第1の熱処理工程を具備するとともに、前記導入された不純物を活性化し、前記結晶化半導体膜15にソース領域及びドレイン領域を形成する第2の熱処理工程を具備する。
【選択図】図8
【解決手段】透明絶縁性基板10上に結晶化半導体膜15を形成し、その上にゲート絶縁膜24及びゲート電極19を形成する。得られた構造の表面に高融点金属膜25を形成した後、前記高融点金属膜25を介してSi又はGeを導入して前記結晶化半導体膜15の表面近傍を非結晶化する。前記ゲート電極19をマスクとして前記結晶化半導体膜15のソース及びドレイン予定領域に不純物を導入した後、熱処理して前記結晶化半導体膜15と前記高融点金属膜25との界面にシリサイド膜を形成する第1の熱処理工程を具備するとともに、前記導入された不純物を活性化し、前記結晶化半導体膜15にソース領域及びドレイン領域を形成する第2の熱処理工程を具備する。
【選択図】図8
Description
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置の製造方法に関する。
半導体薄膜技術は、薄膜トランジスタ(TFT: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはMOS(MIS)構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている(例えば、非特許文献1を参照)。
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
この薄膜トランジスタの活性層(キャリア移動層)は、例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は、非晶質シリコン(アモルファスシリコン:a−Si)および結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)に分類される。多結晶質シリコンは、主に多結晶シリコン(Poly−Si)であり、微結晶シリコン(μc−Si)も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばSiGe、SiO、CdSe、Te、CdS等が挙げられる。
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の10倍から100倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびCMOSトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、EPROM、EEPROM、CCD、およびRAM等を構成する場合に必要となる。
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層(またはバッファ層)として例えばシリコン酸化膜(SiO2)がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜(a−Si)が約50nm〜100nm程度の厚さでアンダーコート層上に形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
このようにして、ガラス基板上に形成された薄膜半導体層にIC(LSI)分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
現在では、以上のように多結晶質シリコンの半導体薄膜がnチャネル型またはpチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度(電界効果による電子または正孔の移動度)がnチャネル型で100〜150cm2/Vsec程度となり、pチャネル型で100cm2/Vsec程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、薄膜半導体装置自体にも信頼度を低下させる要因が数多く存在する。それらには、材料に起因するもの(金属配線の疲労や腐食による断線、絶縁膜の絶縁破壊、汚染(Na等)によるデバイス特性変化等)の他に、デバイス物理に起因する“ホット・キャリア現象”と呼ばれる現象がある。
すなわち、チャネル内の電界により加速された電子は、そのエネルギーがバンド・ギャップのエネルギー 1.1eV を超えるとSiの格子と衝突して電子-正孔対を発生する(impact ionization)。この際、電子はゲート電圧VGによって引き寄せられ、必ずしもSi-SiO2の電位障壁(約3.1eV)を超えるエネルギーを持たなくとも、ゲート酸化膜中に飛び込む。その一部が酸化膜中に捕獲されて電荷として残存する。これはトランジスタのVthを正方向に移動させるだけでなく、界面の質を悪化させて、相互コンダクタンスgmを低下させる。素子内部の電界が高い場合には、チャネル内電子が直接ゲート酸化膜中に飛び込む。このような信頼性上の問題はホット・キャリア効果(hot−carrier effect)と呼ばれ、デバイスの微細化を妨げる大きな要因となっている。
ホット・キャリア効果は高い電界によって発生する。したがって、最も電界の高いドレイン近傍に濃度の低いn型(p型)領域を設けて、電界を緩和する方法がホット・キャリア抑制に効果があることが認められている。その対策として考え出されたのが、低濃度ドレイン(LDD:Lightly Doped Drain)と呼ばれる構造であり、p型においても効果が見られる。
LDDは、一般的には、以下のようにして形成される。先ず、ゲート電極をマスクとして、最初に濃度の低い条件でn型およびp型不純物イオンの打ち込みをそれぞれ行い〔n−層(p−層)〕、その後、全面にSiO2膜を被着してから、方向性ドライ・エッチングでこの膜を全面にわたって均一にエッチングすると、ゲート側壁部にSiO2膜の側壁(サイドウォール)スペーサが残存する。このスペーサをマスクとして用いて相対的に濃度の高い条件にてイオン打ち込みを行い、n+層(p+層)を形成する。衝突電離現象は、電界強度に強く依存するので、たとえ10%の電界強度の緩和でも耐圧が改善される。
ところが、前記注入したn型(p型)不純物を活性化し、伝導キャリアの機能を持たせるためには、通常1000℃以上の熱処理が必要とされる。しかし、ガラス基板への適用を考慮した場合、ガラス基板上では、耐熱性の観点からその処理温度を600℃以下で実施せざるを得ない。このような条件(低温プロセス)では得られる特性が極端に低く(トランジスタ特性の低下)、適用できるデバイスが限定されるため、低温プロセスでも十分高い活性化能力のある代替技術の開発が望まれている。
ちなみに、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するDA変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の3倍から5倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も300cm2/Vsec程度を必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが、例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が行われている(例えば、非特許文献2を参照)と共に、不純物の注入(ドーピング)により生じた非晶質層や欠陥を回復し、結晶性を高めることが重要であり、双方(再結晶化技術、活性化技術)から盛んに研究が行なわれている(例えば、非特許文献3を参照)。
以上のように、ガラス基板上のシリコン半導体薄膜中に注入(イオン・インプランテーションもしくは、イオンドーピング)されたn型(p型)不純物の活性化率を高めることが薄膜トランジスタの電気的特性を決定する重要な要素であり、この活性化率が注入後の熱処理の温度と時間に強く依存することが古くから知られており、現在の薄膜トランジスタ製造工程で用いられているような不純物注入(ドーピング)と熱処理方法〔例えば、ファーネスアニール:600℃、2時間処理や高温ガス噴射を用いた対流による急速加熱:〔擬似RTA(ラピッドサーマルアニール)とも呼ばれる〕600℃、5分間処理など〕では、その活性化率は25%にも及ばないことが報告されている(例えば、非特許文献4を参照)。
注入された不純物の活性化率をさらに高めるためには、多結晶質シリコンの品質すなわち、出発材料の膜質(熱処理前の膜質)を高める(再結晶化技術の向上)と共に、従来方法〔例えば、ファーネスアニール:600℃、2時間処理や高温ガス噴射を用いた対流による急速加熱:〔擬似RTA(ラピッドサーマルアニール)とも呼ばれる〕600℃5分間処理など〕の概念での温度と時間の与え方以外の方法で半導体薄膜の結晶性の向上を図ることが益々重要となってきている。
不純物の活性化率を高める方法としては、先行するIC(LSI)分野で実績があったRTP(Rapid Thermal Processing)〔RTA(Papid Thermal Annealing)とも言う〕プロセスの適用が検討され、当初、タングステンのハロゲンランプを用いたRTAが試みられた。しかしながら、ランプの放射スペクトルとシリコンの吸収波長の重なりが少なく、光の効果的な吸収が成されず、結果として効率的な加熱昇温が達成できなかった。
より効率的な加熱用の光源として、最近ではIC(LSI)分野でキセノンのフラッシュランプを用いた急速加熱方式が研究されている(例えば、非特許文献4を参照)。
一方、前述したように、レーザーを用いてアモルファスシリコンを多結晶質シリコンに変化させるレーザー再結晶化工程の研究が早くから取り組まれていたこともあり、レーザーを用いたレーザー活性化の検討が古くから成されている。しかしながら、この方法では実際のデバイスへの適用に際して、下地のパターンの影響やゲート電極配線の影響のため、均一な加熱という観点で難があり、実用化には至っていない。
また、サブミクロンTFT以降の微細化デバイスにおいては、Si能動層の薄膜化ならびにコンタクトサイズの縮小などが想定される。現行のソース・ドレイン層は不純物注入を行ったSiを、600℃の熱処理により活性化させて形成している。SOI基板を用いた試作実績では、n+で130Ω/□、p+で522Ω/□のシート抵抗が得られているが、これをさらに低温化した場合、必然的に活性化率が低下するので、高抵抗化は避けられない。0.5μmルールのTFTにおいては、先行技術である半導体プロセスにおける同等サイズのトランジスタの実績から、ソースド・レイン層のシート抵抗は100Ω/□以下、コンタクト抵抗は1×10−6Ωcm2以下が必要であると見積もられており、目標の達成にあたっては新技術の導入が不可欠となる。
低抵抗ソース・ドレインを得る技術としては、すでに半導体(IC,LSI)の分野で応用実績のあるシリサイド化技術の応用が考えられる。本発明者らによる実験では、絶縁基板上でTixSiyおよびNixSiy形成を試み、性能確認を実施した。
一方、低電圧で高速動作をさせる微小デバイスでは、コンタクトの低抵抗化も不可欠である。通常、コンタクト抵抗やソース・ドレイン部を低抵抗化するためには、それぞれの工程における材料間の組み合わせを考慮した上で、適用限界上限の高温熱処理によって対応している。
ガラス基板上にTFTを形成するプロセスにおいては、ガラスの耐熱性の問題から通常600℃以下の低温プロセスによって、ドーピング不純物の活性化に対応している。また、ソース・ドレインを構成する材料はSiであり、更なる低抵抗化に対して新しい材料・構造および形成方法を開発する必要がある。特に、通信用の高周波素子の一体化搭載を想定した場合には、コンタクト抵抗の低減も含めた配線の低抵抗化が必須となる。
ICプロセスでは、600℃以上の高温プロセスの適用が可能であり、ソース・ドレイン領域に高融点金属膜もしくは高融点金属シリサイド膜のような低抵抗薄膜を裏打ちする方法が一部のデバイスにおいて既に適用されている。このプロセスは、自己整合的にソース・ドレイン領域にシリサイドを裏打ちするプロセスで、サリサイドプロセス(SALICIDE:Self−Aligned Silicide)と呼ばれている(例えば、非特許文献5を参照)。
サリサイドプロセスにおいて、高融点金属材料としてTiを用いた場合、通常安定なシリサイド層(TiSi2(C54 phase))を形成するためには、準安定状態のシリサイド (Ti5Si3 又は TiSi2(C49 phase))を低温(1st RTA)で形成した後、850℃以上の熱処理(2nd RTA)が必要である(例えば、非特許文献6を参照)。また、一般にSi上にシリサイドを形成する過程で、Siにドープされた不純物は再分布するため、形成プロセスでの配慮が必要である。以上の観点より、金属材料の中からTFTプロセスにマッチした材料の選択とプロセスの組み立て方が最終的なデバイスの性能を左右し、極めて重要である。
また、良好なシリサイドを形成するためには、ガス中または高融点金属膜自身の中の不純物酸素を徹底的に排除しなければならない。酸化物生成の自由エネルギーから判断すると、TiやZrを除くほとんどの材料はSiよりも酸化物の生成自由エネルギーが小さく熱処理中に界面にSiO2を形成し、導通不良など種々のトラブルを招くことが予測される。このように600℃以下という制限条件下では、LSIでの経験が少なく、これらを根本的に見直したプロセス設計が必要である(例えば、非特許文献7を参照)。
P.G. LeComber, W.E. Spear and A. Ghaith "Amorphous-Silicon Field-Effect Device and Possible Application" Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979 フラットパネルディスプレイ1998,pp.206−222 フラットパネルディスプレイ2003,pp.164−184 T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda, "10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing" Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398 T. Shibata, K.Hieda, M. Sato, M. Konaka, R. L. M. Dang, and H. Iizuka,Tech. Dig. Int. Electron Devices Meet., Washington, D. C., 1981(IEEE, New York, 1981) p. 647 H. Kotaki, K Mitsuhashi, J. Takagi, Y. Akagi and M. Koba,"Low Resistance and Thermally Stable Ti-Silicided Shallow Junction Formed by Advanced 2-Step Rapid Thermal Processing and Its Application to Deep Submicron Contact" Jpn. J. Appl. Phys., Vol.32, Part 1, No.1B, January 1993, pp.389-395 H. Kotaki, M. Nakano, S. Hayashida, S.Kakimoto, K Mitsuhash, and J. Takagi, "Novel Oxygen Free Titanium Silicidation (OFS) Processing for Low Resistance and Thermally Stable SALICIDE (Self-Aligned Silicide) in Deep Submicron Dual Gate CMOS (Complementary Metal-Oxide Semiconductors)" Jpn. J. Appl. Phys., Vol.34, Part 1, No.2B, February 1995, pp.776-781
P.G. LeComber, W.E. Spear and A. Ghaith "Amorphous-Silicon Field-Effect Device and Possible Application" Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979 フラットパネルディスプレイ1998,pp.206−222 フラットパネルディスプレイ2003,pp.164−184 T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda, "10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing" Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398 T. Shibata, K.Hieda, M. Sato, M. Konaka, R. L. M. Dang, and H. Iizuka,Tech. Dig. Int. Electron Devices Meet., Washington, D. C., 1981(IEEE, New York, 1981) p. 647 H. Kotaki, K Mitsuhashi, J. Takagi, Y. Akagi and M. Koba,"Low Resistance and Thermally Stable Ti-Silicided Shallow Junction Formed by Advanced 2-Step Rapid Thermal Processing and Its Application to Deep Submicron Contact" Jpn. J. Appl. Phys., Vol.32, Part 1, No.1B, January 1993, pp.389-395 H. Kotaki, M. Nakano, S. Hayashida, S.Kakimoto, K Mitsuhash, and J. Takagi, "Novel Oxygen Free Titanium Silicidation (OFS) Processing for Low Resistance and Thermally Stable SALICIDE (Self-Aligned Silicide) in Deep Submicron Dual Gate CMOS (Complementary Metal-Oxide Semiconductors)" Jpn. J. Appl. Phys., Vol.34, Part 1, No.2B, February 1995, pp.776-781
例えば、フラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体薄膜の結晶性を向上させると共に、イオン注入(もしくはイオンドーピング)により一旦非晶質化した結晶性を元に回復させ、活性層に注入した不純物の活性化率を高めることが必要である。一般的には、そのために、基板の熱処理温度を高め、処理時間を十分にとることが必要となる。しかしながら、上述したガラス基板の耐熱性(現状のガラス基板の熱処理特性、特に熱収縮量が問題となり、微細化の進展に伴って、熱収縮量がフォトリソグラフィー工程に於ける合わせマージンの許容値を超えてしまう点)を考慮すると、高性能薄膜トランジスタの製造プロセスに、600℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。なお、現状では、一般的には、耐熱性ガラス(高歪点ガラス):例えば、コーニング1737やアサヒAN−100などを使用するか、使用前にアニールを施し、耐熱性を持たせているなど、高コストプロセスとなっている。
また、処理時間に関しても低温処理を行なうと処理時間が長くなり、実用的な解決とはなり得なくなっている。更に、大型基板の採用と共にバッチ処理(一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式)の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、従来方式での対応が益々困難となってきている。更に、高精細画表示のためには、画像信号の高速化すなわちソース・ドレイン、コンタクトを含む信号配線の低抵抗化が不可欠である。
本発明は、以上のような事情を考慮してなされ、良好なシリサイド/シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とし、優れた特性の薄膜半導体素子を製造する方法を提供することを目的とする。
上記課題を解決するため、本発明の第1の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、前記高融点金属膜を介して前記結晶化領域にSi又はGeを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第1の熱処理工程、未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第2の熱処理工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
本発明の第2の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、前記高融点金属膜を介して前記結晶化領域に高融点金属を導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第1の熱処理工程、未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第2の熱処理工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
以上の本発明の第2の態様に係る薄膜半導体装置の製造方法において、前記結晶化領域に導入される高融点金属として、前記高融点金属膜を構成する金属、例えば、Ni、Ti、Co、Mo、及びWからなる群から選ばれた1種を用いることができる。
本発明の第3の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、前記高融点金属膜を介して前記結晶化領域にSi又はGeを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第1の熱処理工程、未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第2の熱処理工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
以上の本発明の第1〜第3の態様に係る薄膜半導体装置の製造方法において、前記高融点金属膜を、Ni,Ti、Co、Mo、及びWからなる群から選ばれた1種により構成することができる。
また、前記第1及び第2の熱処理を、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことができる。
また、前記ゲート電極を形成した後、前記ゲート電極をマスクとして用いて、前記結晶化領域に低濃度の不純物を導入する工程と、前記ゲート電極の側壁にスペーサーを形成する工程を更に具備し、前記ソース予定領域及びドレイン予定領域への不純物導入工程を、前記ゲート電極及びスペーサーをマスクとして行うことができる。
また、前記結晶化領域の形成は、前記非晶質半導体層にレーザー照射して溶融・固化することにより行うことができる。
本発明の第4の態様は、以上の方法により製造されたことを特徴とする薄膜半導体装置を提供する。
本発明の第5の態様は、上記薄膜半導体装置を備えることを特徴とする表示装置を提供する。
本発明によると、シリサイド形成のための高融点金属膜を形成した後に、Si等のイオン注入を行って高融点金属膜と結晶化領域の少なくとも界面近傍をアモルファス化し、その後、2回の熱処理によりシリサイド化を完了させているため、低温で良好なシリサイド/シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とする、優れた特性の薄膜半導体素子の製造方法が提供される。
以下、発明の実施形態について説明する。
本発明の一実施形態に係る薄膜半導体装置の製造方法は、ソース・ドレイン形成予定領域上にシリサイド形成のための高融点金属膜を形成した後に、Si等のイオン注入を行って高融点金属膜と結晶化領域の少なくとも界面近傍をアモルファス化し、その後、ソース・ドレイン領域形成のための不純物の導入及び2回の熱処理によりシリサイド化を完了させることを特徴とする。
従来のプロセスでは、Si等のイオン注入によるプリアモルファス化の後に、ソース・ドレイン領域形成のための不純物の導入、高融点金属膜の形成、熱処理による不純物の活性化及びシリサイド化を行っていたが、シリサイド化反応を制御することが困難であり、良好なシリサイド/シリコン界面を形成することが出来ず、低抵抗のコンタクトを得ることが困難であった。
本発明では、高融点金属膜を形成した後にSi等のイオン注入を行って高融点金属膜と結晶化領域の少なくとも界面近傍をアモルファス化しているため、その後の2回の熱処理により、シリサイド化反応を制御することができるので、良好なシリサイド/シリコン界面を形成することが出来、その結果、低抵抗のコンタクトを得ることが可能となった。
この場合、1回目の熱処理により、準安定状態のシリサイドが形成され、2回目の熱処理により安定相のシリサイドに変換されるが、Si等のイオン注入により高融点金属膜と結晶化領域の少なくとも界面近傍がアモルファス化されているため、低温での熱処理によりシリサイド化を行うことができる。
熱処理方式として、ファーネスアニールもしくはRTAを用いた場合には、1回目の熱処理温度は、350〜450℃であるのが好ましく、2回目の熱処理温度は、400〜500℃であるのが好ましい。1回目の熱処理温度は、2回目の熱処理温度よりも低いことが望ましい。
フラッシュランプアニールもしくはレーザーアニール方式においては、表面部分は1,000℃を超える温度になるがミリ(−3)秒もしくはマイクロ(−6)秒オーダーの熱非平衡プロセスであるため、基板の温度はほぼ室温において実施可能である。
なお、高融点金属膜を形成した後、又は最初の熱処理の後に、ソース・ドレイン領域形成のための不純物が導入されるので、2回の熱処理により、不純物の活性化も併せて行なわれる。
これらの結果、良好なシリサイド/シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成が可能であり、優れた特性の薄膜半導体素子を得ることができる。
高融点金属膜と半導体層の界面近傍のアモルファス化は、Siのイオン注入に限らず、Geのイオン注入によっても行うことができる。あるいはまた、高融点金属のイオン注入によっても行うことができる。イオン注入される高融点金属は、高融点金属膜を構成する金属と同一の金属であるのが好ましく、例えば、Ni、Ti、Co、Mo、及びWからなる群から選ばれた1種を用いることができる。
イオン注入のドーズ量は、5.0×1014〜5.0×1015であるのが好ましい。
高融点金属膜の膜厚は、例えば、20nm〜100nm程度であるのが好ましい。
熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことができる。ファーネスアニールとは、通常、複数枚の基板を石英もしくはSiCの治具上に配し高温の炉の中に挿入して、周囲のヒーターからの輻射・対流熱を受けて熱せられる方式の熱処理である。
ランプアニールとは、熱源にランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からランプからの光を集光せず直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が成される。絶縁膜は、一般に半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体薄膜から熱伝導により一定の昇温が見られる。
以下、本発明の一実施形態に係るポリシリコン薄膜トランジスタ(TFT)の製造プロセスについて、添付図面を参照して説明する。このポリシリコンTFTは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはDA変換器等を構成するために用いられる。
図1〜図14は、このポリシリコンTFTを製造するために順次行われる製造工程をTFT素子部の断面模式図によって示す。
図1(a)に示す工程では、フラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる絶縁基板10が用意される。基板10に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
図1(b)に示す工程では、アンダーコート層11、12が絶縁基板10上に形成される。このアンダーコート層11、12は例えばプラズマCVD法によって絶縁基板10上に堆積される厚さ50nmおよび100nmの窒化膜系絶縁膜およびシリコン酸化膜(Si02)である。
図1(c)に示す工程では、非晶質の半導体薄膜13がアンダーコート層11、12上に形成される。この半導体薄膜13は例えばLP−CVD(Low Pressure CVD)法によりアンダーコート層12のシリコン酸化膜上に堆積される例えば厚さ100nmのアモルファスシリコン膜(a−Si)である。LP−CVDは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃、堆積時間35分という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。この後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理が行なわれることもある。
図1(d)に示す工程では、半導体薄膜13の上に光透過性絶縁膜14が結晶化用犠牲膜として半導体薄膜13上に形成される。この光透過性絶縁膜14は入射光に対して透過性を示し、例えばLP−CVD法により堆積される厚さ10nmのシリコン酸化膜である。後述するレーザーアニール方法によっては、この光透過性絶縁膜14を形成しない場合もある。
図2(a)に示す工程では、レーザアニール処理が半導体薄膜13内のアモルファスシリコンを結晶化するために例えばXeClやKrFエキシマレーザをエネルギー光として用いて行われる。KrFエキシマレーザは光透過性絶縁膜14を介して半導体薄膜13に照射され、これにより半導体薄膜13を加熱する。KrFエキシマレーザのエネルギー密度はおよそ350mJ/cm2である。こうして加熱された状態にある半導体薄膜13内では、アモルファスシリコンが多結晶シリコンとして結晶化する。
図2(b)に示す工程では、レーザーアニール処理が施された後に光透過性絶縁膜14を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体薄膜15が露出する。
図2(c)に示す工程では、レジスト材を半導体薄膜15に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンTFT用マスク領域を残してレジスト材を除去することにより、レジストパターン16が形成される。その後、レジストパターン16をマスクとして用いたドライエッチング処理により半導体薄膜15がパターニングされる。このドライエッチング処理では、例えばCF4およびO2が半導体薄膜15のエッチングガスとして用いられる。
図2(d)に示す工程では、ドライエッチング後、レジストパターン16が有機剥離液浸漬処理により半導体薄膜15上から除去される。
図3(a)に示す工程では、ゲート絶縁膜17が半導体薄膜15上に形成される。このゲート絶縁膜17は、例えばプラズマCVD法により半導体薄膜15上に堆積される厚さ30nmのシリコン酸化膜である。プラズマCVDは反応ガスとして、正珪酸四エチル:Si(OC2H5)4[略してTEOS(テトラエトキシシラン)]を用い、基板温度350℃という条件で行われる。
図3(b)に示す工程では、半導体層15の後にN型MOSおよびP型MOSとなる領域に対して、一括してSiのイオン注入(もしくはドーピング)が実施される。本工程では、後にN型およびP型MOS形成用の低濃度の不純物注入(n−およびp−チャネル注入)された際に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえない場合に、Siイオン注入を施し、アモルファス化させることにより、結晶回復を容易にするために実施するものである。本方法は、Siイオン注入の際の注入エネルギーによって強制的にSi結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Siプリアモルファス化(PAI:Pre−amorphization Implants)とも呼ばれている。このときのPAI条件は、Si+,35keV,2×1015/cm−2で実施される。
図3(c)に示す工程では、n型MOSトランジスタの閾値制御のためp型の不純物ドーピングが実施される。これは、例えばCMOSインバータのような論理回路は、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの組み合わせにより構成されるため、n型ならびにp型のTFTの閾値電圧Vthを精密に制御することを目的として実施される。ここでは、先ずn型TFTの形成用として、閾値電圧Vthを精密に制御するために実施するもので、ドーピング条件は、49BF2 +,50keV,5×1012/cm−2で実施される。本工程では、P型MOSトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化(マスク枚数の削減)のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるp型MOSトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図る。本工程では、イオン注入によりn型MOSトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも検討されている。
図4(a)に示す工程では、p型MOSトランジスタの閾値制御のためn型の不純物ドーピング用のフォトマスク18を形成した後、n型の不純物ドーピングが実施される。このときのドーピング条件は、31P+,50keV,5×1012/cm−2で実施される。本工程ならびに図3(c)に示す工程は、閾値電圧Vthが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、n型のみもしくはp型のみあるいは両方の工程が省略されることがある。
図4(b)に示す工程では、n型およびp型MOSが形成される領域に所望の濃度の不純物ドーピングが完了し、フォトレジスト18が有機剥離液浸漬処理により除去された状態である。
図4(c)に示す工程は、図3(c)および図4(a)で示した不純物ドーピングに関してSi中に注入されたイオンを活性化させるための活性化熱処理工程である。活性化熱処理の方式選択によっては、本工程は削減され、後に実施する熱処理工程において一括して実施することもできる。
図5(a)に示す工程では、電極層19がゲート絶縁膜17上に形成される。この電極層19は、例えばスパッタリングによりゲート絶縁膜17のシリコン酸化膜上に堆積される厚さ200nmの高融点金属層MoWである。この膜は、例えば基板温度100℃、Ar圧力4mTorr、供給電力2kW、放電時間60秒という条件で、DCスパッタリングにより行われる。
図5(b)に示す工程では、レジスト材を電極層19に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン20が形成される。
図5(c)に示す工程では、レジストパターン20をマスクとして用いたドライエッチング処理により電極層19がパターニングされ、ゲート電極19が形成される。このドライエッチング処理では、例えばCl2およびO2をエッチングガスとして、圧力25mTorr、マイクロ波パワー1kW、下部電極用高周波パワー25Wの高密度プラズマエッチングにより微細加工が実施される。
図6(a)に示す工程では、レジストパターン20がゲート電極19上でO2プラズマを用いたアッシング処理20分および有機剥離液浸漬処理により除去される。
図6(b)に示す工程では、2回目のSiのイオン注入(もしくはドーピング)工程がn型MOSおよびp型MOS両者に対して一括して半導体層15に注入するようにして実施される。本工程では、後にn型およびp型MOS形成用の低濃度の不純物注入(n−およびp−注入)と高濃度の不純物注入(n+およびp+注入)時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためにSiイオン注入を施す工程を示したものである。このときのPAI条件は、Si+,35keV,2×1015/cm−2で実施される。
図6(c)に示す工程では、フォトリソグラフィーによりn型の低濃度不純物導入のためのレジストパターン21を形成した後、n型の低濃度不純物がゲート電極19およびレジストパターン21をマスクとして用いて前記アモルファス化された半導体薄膜15に添加される。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体薄膜15にイオン注入(ドーピング)され、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体薄膜15にイオン注入(ドーピング)される。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク21により他方のポリシリコンTFTの半導体薄膜15を覆った状態で行われる。
図7(a)に示す工程では、前記n型の低濃度不純物導入のためのレジストパターン21を除去し、フォトリソグラフィーによりp型の低濃度不純物導入のためのレジストパターン22を形成した後、p型の低濃度不純物がゲート電極19およびレジストパターン22をマスクとして用いて前記アモルファス化された半導体薄膜15に添加される。尚、n型およびp型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,5×1013/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2 +,35keV,5×1013/cm−2である。pチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン22が除去される。尚、pチャネル型ポリシリコンTFTに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。
図7(b)に示す工程では、プラズマCVD法を用いて、サイドウォールスペーサーを形成するための絶縁膜23(サイドウォールスペーサー用犠牲膜SiO2)が形成される。このときの条件は、例えば、反応ガスとしてSiH4ガスとO2ガスを用いて、成膜温度350℃の条件で実施される。
図7(c)に示す工程では、サイドウォールスペーサー形成の為の絶縁膜23のドライエッチングが実施される。この場合、絶縁膜23を図中“B”で示す膜厚分だけ均一にエッチ戻し(エッチバック)する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてCHF3ガスを用いたRIE(リアクティブイオンエッチング)方式により実施される。本工程のサイドウォールスペーサー形成においては、所望のサイドウォール幅Wを得るために、前記絶縁膜23の膜厚Bが調整される。本実施形態では、サイドウォール幅W(図8(a))は絶縁膜23の膜厚Bを調整することにより、0.2μmが採用された。
図8(a)に示す工程は、サイドウォールスペーサー24が形成された状態を示したものである。
図8(b)に示す工程では、本実施形態の特徴に関わる高融点金属シリサイド膜を形成するための前段階として、従来通りの方法で、高融点金属薄膜25が形成された状態を示したものである。この高融点金属薄膜25は、通常高真空状態まで排気した後DCマグネトロンスパッタリング方式により形成される。本検討においては、RFパワーと真空度を調整することにより、膜厚50nmの高融点金属薄膜25を採用した。形成された高融点金属薄膜25は(111)配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるがいずれも多結晶状態には変わりがなかった。
高融点金属薄膜25を構成する高融点金属としては、Ti、Co、Ni,W、Mo等を用いることができる。
図8(c)に示す工程では、本実施形態の特徴部分である第3回目のSiのイオン注入(もしくはドーピング)工程が、n型MOSおよびp型MOS形成用の高融点金属薄膜25及び半導体層15の両者に対して一括して実施される。本工程では、後にn型およびp型MOS形成用の高濃度の不純物が注入(n+およびp+注入)された際に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために実施するSiイオン注入を、シリサイドを形成するための高融点金属層にも施す工程を示したものである。本工程により、高融点金属層全域とSi半導体層の表面層(Si膜厚の約半分)をアモルファス化させるように条件を設定している。このときのPAI条件は、Si+,55keV,2×1015/cm−2で実施される。
図9(a)に示す工程では、フォトリソグラフィーによりn型の高濃度不純物導入のためのレジストパターン26を形成した後、n型の高濃度不純物がゲート電極19およびレジストパターン26ならびに前記サイドウォールスペーサー24をマスクとして前記アモルファス化された高融点金属薄膜25および半導体薄膜15に添加される。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体薄膜15にイオン注入される。前記低濃度不純物の場合と同様に、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジストパターン26により他方のポリシリコンTFTの高融点金属薄膜25/半導体薄膜15を覆った状態で行われる。nチャネル型ポリシリコンTFTに対するイオン注入条件は、例えば、31P+,35keV,2×1015/cm−2である。nチャネル型ポリシリコンTFTに対するイオン注入の後、レジストパターン26は除去される。図中、参照符号28aは低濃度拡散領域を、28bは高濃度拡散領域をそれぞれ示す。
図9(b)に示す工程では、前記n型の高濃度不純物導入のためのフォトレジスト26を除去し、フォトリソグラフィーによりp型の高濃度不純物導入のためのレジストパターン27を形成した後、p型の高濃度不純物がゲート電極19およびレジストパターン27ならびに前記サイドウォールスペーサー24をマスクとして前記アモルファス化された高融点金属薄膜25および半導体薄膜15に添加される。pチャネル型ポリシリコンTFTに対するイオン注入条件は、例えば、49BF2 +,50keV,2×1015/cm−2である。pチャネル型ポリシリコンTFTに対するイオン注入の後、レジストパターン27が除去される。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
図10(a)に示す工程は、n型およびp型MOSのソース/ドレイン領域に所望の濃度の不純物がドーピングされレジストパターン27が除去された状態である。この状態で、シリサイド化熱処理として、イオン注入された高融点金属薄膜25/半導体薄膜15に対してランプアニール等の熱処理が実施される。この時の熱処理は第1回目の準安定状態のシリサイド化のための熱処理として、第2回目のシリサイド化に比べて相対的に低い温度で実施される。本実施形態では、熱処理は、タングステンのハロゲンランプを用いたRTA(ラピッドサーマルアニーリング)装置を用いて600℃以下の温度で実施した。
図10(b)に示す工程では、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料は溶解しない溶液に浸漬し、自己整合的にソース・ドレイン領域のみに高融点金属シリサイド層29を形成した状態(選択エッチング)を示したものである。この選択エッチング処理では、例えばH2SO4+H2O2水溶液もしくはNH4OH+H2O2水溶液が用いられる。
図11(a)に示す工程では、シリサイド化のための熱処理と不純物の活性化のための熱処理がイオン注入された準安定状態のシリサイド層29/高濃度注入された半導体薄膜28bに対して一括して実施される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。この時の熱処理は、第1回目の準安定状態のシリサイド層を第2回目熱処理により、安定相のシリサイド相に変換すると共に不純物の活性化が図れるように実施する。本実施形態では、シリサイド層の界面に沿って不純物が偏析しながら移動するので、シリサイド/Si界面は極めて平坦でかつ高い不純物濃度が維持された状態を保つことができる。
図11(b)に示す工程では、層間絶縁膜30がゲート電極19および高融点金属シリサイド29/半導体膜15上に形成される。この層間絶縁膜30は、例えばプラズマCVD法によって高融点金属のゲート電極19および高融点金属シリサイド層29の上に堆積される厚さ500nmのシリコン酸化膜である。このプラズマCVDは、基板温度350℃および堆積時間20分という条件で行われる。
図12(a)に示す工程では、フォトリソグラフィーによりレジストパターン31を形成した後、層間絶縁膜30がレジストパターン31をマスクとして用いたドライエッチング処理により開口され、これによりゲート電極19、ソース領域32およびドレイン領域33をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばCHF3がエッチングガスとして用いられる。本構造では、SiO2のエッチングの下地層が高融点金属シリサイド層29で構成されるため、上記エッチングガスではエッチングされず、エッチングの選択比が無限大で、微細化ならびにSi活性層15の薄膜化に対してエッチングプロセスのマージンが大きく取れ、高精度なデバイス形成に有利な構造を提示する。
図12(b)に示す工程では、レジストパターン31が層間絶縁膜30上で除去された状態を示したものである。レジストの剥離条件としては、O2プラズマを用いたアッシング処理20分および有機剥離液浸漬処理により除去される。
図13(a)に示す工程では、金属電極膜34が前記層間絶縁膜30の一部に開口されたコンタクトホールを介してゲート電極19、ソース領域32およびドレイン領域33と接するようにして層間絶縁膜30上に形成される。この金属電極膜34は、例えばDCスパッタリングにより層間絶縁膜30のシリコン酸化膜上に堆積される厚さ400nmおよび100nmのアルミニウムおよびTiから成る積層膜である。これらのスパッタリング条件は、先ずTi:100nm成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー2kWの条件下で行なわれる。続いて、アルミニウムの成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー10kWの条件下で行なわれる。
図13(b)に示す工程では、レジスト材を金属電極膜34上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターン35が形成される。
図14(a)に示す工程では、金属電極膜34がレジストパターン35をマスクとして用いたドライエッチング処理によりパターニングされ、ソース電極36、およびドレイン電極37が形成される。このドライエッチング処理では、例えばBCl3およびCl2がエッチングガスとして用いられ、BCl3の流量30SCCM、Cl2の流量20SCCM、圧力15mTorr、RFパワー30Wの条件下で、アルミニウムおよびTiの積層膜が一括してエッチングされる。
図14(b)に示す工程では、レジストパターン35がソース電極36、およびドレイン電極37上で除去される。上述した工程を経てポリシリコンTFTが完成する。
ここで、本発明者らは、図9(b)に示す工程以降の高融点金属層成膜からシリサイド化するまでの工程についての試験を行った。シリサイド化の試験は、先ず石英基板上に成膜したSi膜厚100nmのLPCVDポリシリコンを用い、DHF+水素水による洗浄後、Niを50nmスパッタにより堆積し、前駆体とした。熱処理はRTA装置を用い、N2雰囲気中にて一般的な処理シーケンスにて実施した。一連の試験を通して、200℃での予備加熱を40秒実施し、昇温速度は10℃/sec、降温速度は非制御としている。処理に当たっては、Siのサセプターを使用した間接加熱で行い、温度の制御はサセプター温度をパイロメータでモニタリングして行っている。
アニール処理終了後は、H2SO4+H2O2溶液(比率2:1)で、100℃にて5分間のウエットエッチング処理を行い、未反応Niを除去した。生成膜の評価は、電気抵抗を四探針抵抗測定により、生成NixSiy相の同定をXRD(X−ray Diffraction)により、表面モフォロジーおよび生成膜厚の観察をSEM(Scanning Electron Microscopy)により実施した。
先ず、得られたNixSiy薄膜のシート抵抗を測定したところ、処理温度400℃にてシート抵抗100Ω/□を下回る31.4Ω/□が得られており、さらに処理温度を500℃に上昇した場合には4.02Ω/□と非常に低抵抗な膜が得られている。これは、先立って検討を行ったTixSiyに比べて、400℃の場合でおよそ半分、500℃の場合であれば1/20のシート抵抗であり、ガラス上へのサブミクロンTFT形成を考えた場合、低温で低抵抗ソース・ドレインを形成する技術として非常に有望であることを確認した。
尚、熱処理前のTi膜やNi膜は(111)配向を優先配向とした多結晶構造となっていること、Zr、TiおよびCoを用いても同様に(111)配向を優先配向とした多結晶構造となっていることが別途確認されている。
Ni膜25のRTA後の結晶状態は、第1回目の熱処理においては、モノシリサイド構造であり、第2回目の熱処理後でも相変態を伴わずモノシリサイド構造であった。
また、シリサイド/Si界面の平坦性が悪く、この原因としてはシリサイド膜およびSi膜の結晶性が多結晶構造に基づく結晶間でのシリサイド化反応速度の差や結晶粒界の影響によるものと考えられる。
本発明のプロセスでは、下地側のSiのプリアモルファ化によって、シリサイド化温度の低温化ならびにある程度の界面ラフネスは改善されるものの、メタル側は依然として多結晶構造であるため、完全な解決には至らなかった。
一方、シリサイド化のための高融点金属薄膜を形成した後のSi注入により、高融点薄膜を含むSi表面層をアモルファス化(プリアモルファス化)した場合には、平坦なシリサイド/Si界面を得ることができた。
本実施形態で用いるフラッシュランプ光およびタングステンハロゲンランプ光とシリコンの吸収特性の相互関係を示すグラフを図15に示す。図15のグラフから明らかなように、シリコンの吸収帯とランプ光の重なり部分の波長の放射エネルギーが加熱源として有効に作用することがわかる。
一方、高融点金属ならびに高融点金属シリサイドについても同波長範囲において30〜40%程度の吸収特性が得られることを確認済みである。
尚、本発明は以上の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。例えば、上述の実施形態では、KrFエキシマレーザ(λ=248nm)がエネルギー光として用いられているが、他に例えばXeCl(λ=308nm)、XeF(λ=351)、ArF(λ=193)、Qスイッチ利用YAG固体グリーンレーザー(λ=532nm)も利用可能である。この場合、光透過性絶縁膜14は少なくともこれらエネルギー光の波長に対して透過性を有することになる。
また、以上の実施形態では、図8(b)に示す工程において高融点金属層25を形成した後に、図8(c)に示す工程においてSiをイオン注入したが、本発明はこれに限らず、高融点金属をイオン注入してもよい。イオン注入される高融点金属としては、Ti、Co、Ni,W、Mo等を用いることができる。なお、高融点金属層25を構成する高融点金属と同一の高融点金属をイオン注入することが好ましい。イオン注入の条件は、例えば、Ni+,55keV,2×1015/cm−2で実施される。
更に、以上の実施形態では、図8(c)に示す工程においてSi又は高融点金属をイオン注入した後、図9(a)及び図9(b)に示す工程で、n型の高濃度不純物の導入と、p型の高濃度不純物の導入を行い、その後、図10(a)に示す工程でシリサイド化のための熱処理を行った。しかし、本発明はこれに限らず、Si又は高融点金属をイオン注入した後、シリサイド化のための熱処理を行い、その後、n型の高濃度不純物の導入と、p型の高濃度不純物の導入を行ってもよい。
次に、上述の実施形態で得られたポリシリコンTFTを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モードおよび静止画表示モードを有するものである。
図16はこの液晶表示装置の概略的な回路構成を示し、図17はこの液晶表示装置の概略的な断面構造を示し、図18は図16に示す表示画素周辺の等価回路を示す。
この液晶表示装置は、液晶表示パネル100およびこの液晶表示パネル1100を制御する液晶コントローラ102を備える。液晶表示パネル100は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル100から独立した駆動回路基板上に配置される。
アレイ基板ARは、ガラス基板上の表示領域DSにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って形成される複数の走査線Y(Y1〜Ym)、複数の画素電極PEの列に沿って形成される複数の信号線X(X1〜Xn)、信号線X1〜Xnおよび走査線Y1〜Ymの交差位置にそれぞれ隣接して配置され各々対応走査線Yからの走査信号に応答して対応信号線Xからの映像信号Vpixを取り込み対応画素電極PEに印加する画素スイッチング素子111、走査線Y1〜Ymを駆動する走査線駆動回路103、並びに信号線X1〜Xnを駆動する信号線駆動回路104を備える。各画素スイッチング素子111は上述の実施例のようにして形成される、例えばNチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路103および信号線駆動回路104は、画素スイッチング素子111の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板AR上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板CTは、複数の画素電極PEに対向して配置され、コモン電位Vcomに設定される単一の対向電極CEおよび図示しないカラーフィルタ等を含む。
液晶コントローラ102は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Vpix、垂直走査制御信号YCTおよび水平走査制御信号XCTを発生する。垂直走査制御信号YCTは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ENAB等を含み、走査線駆動回路103に供給される。水平走査制御信号XCTは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Vpixと共に信号線駆動回路104に供給される。
走査線駆動回路103はシフトレジスタを含み、画素スイッチング素子111を導通させる走査信号を1垂直走査(フレーム)期間毎に走査線Y1〜Ymに順次供給するよう垂直走査制御信号YCTによって制御される。シフトレジスタは1垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Y1〜Ymのうちの1本を選択し、出力イネーブル信号ENABを参照して選択走査線に走査信号を出力する。出力イネーブル信号ENABは垂直走査(フレーム)期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
信号線駆動回路104はシフトレジスタおよびサンプリング出力回路を有し、各走査線Yが走査信号により駆動される1水平走査期間(1H)において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Vpixを信号線X1〜Xnにそれぞれ供給するように水平走査制御信号XCTによって制御される。
尚、対向電極CEは、図16に示すようにコモン電位Vcomに設定される。コモン電位Vcomは通常表示モードにおいて1水平走査期間(H)毎に0Vおよび5Vの一方から他方にレベル反転され、静止画表示モードにおいて1フレーム期間(F)毎に0Vおよび5Vの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように1水平走査期間(H)毎にコモン電位Vcomをレベル反転させる代わりに、例えば2H毎、あるいは1フレーム期間(F)毎にコモン電位Vcomをレベル反転させてもかまわない。
極性反転信号は、このコモン電位Vcomのレベル反転に同期して信号線駆動回路104に供給される。そして、信号線駆動回路104は、通常表示モードにおいては0Vから5Vの振幅を持つ映像信号Vpixをコモン電位Vcomに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
この液晶表示パネル100の液晶層LQは、例えば対向電極CEに設定される0Vのコモン電位Vcomに対して5Vの映像信号Vpixを画素電極PEに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Vpixおよびコモン電位Vcomの電位関係が1水平走査期間(H)毎に交互に反転されるHコモン反転駆動が採用され、静止画表示モードでは1フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素PXにより構成される。各表示画素PXは画素電極PEおよび対向電極CE、並びにこれらの間に挟持された液晶層LQの液晶材料を含む。さらに、複数のスタティックメモリ部113および複数の接続制御部114が複数の表示画素PXに対してそれぞれ設けられる。
図18に示すように、画素電極PEはこの信号線X上の映像信号Vpixを選択的に取り込む画素スイッチング素子111に接続され、さらに例えば対向電極CEのコモン電位Vcomに等しい電位Vcsに設定される補助容量線に容量結合する。画素電極PEおよび対向電極CEは液晶材料を介して液晶容量を構成し、画素電極PEおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量112を構成する。
画素スイッチング素子111は走査線Yからの走査信号によって駆動されたときに信号線X上の映像信号Vpixを表示画素PXに印加する。補助容量112は液晶容量に比べて十分大きな容量値を有し、表示画素PXに印加された映像信号Vpixにより充放電される。補助容量112がこの充放電により映像信号Vpixを保持すると、この映像信号Vpixは画素スイッチング素子111が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極PEおよび対向電極CE間の電位差が維持される。
さらに、各スタティックメモリ部113は上述の実施例のようにして形成されるPチャネルポリシリコン薄膜トランジスタQ1,Q3,Q5およびNチャネルポリシリコン薄膜トランジスタQ2,Q4を有し、画素スイッチング素子111から表示画素PXに印加された映像信号VSigを保持する。各接続制御部114はNチャネルポリシリコン薄膜トランジスタQ6およびQ7を有し、表示画素PXおよびスタティックメモリ部113間の電気的な接続を制御するだけでなくスタティックメモリ部113に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
薄膜トランジスタQ1,Q2は電源端子Vdd(=5V)および電源端子Vss(=0V)間の電源電圧で動作する第1インバータ回路INV1を構成し、薄膜トランジスタQ3,Q4は電源端子Vdd,Vss間の電源電圧で動作する第2インバータINV2を構成する。インバータ回路INV1の出力端は走査線Yを介して制御される薄膜トランジスタQ5を介してインバータ回路INV2の入力端に接続され、インバータ回路INV2の出力端はインバータ回路INV1の入力端に接続される。薄膜トランジスタQ5は、画素スイッチング素子111が走査線Yからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子111が映像信号Vpixを取り込むまで、薄膜トランジスタQ5は非導通状態に維持される。
薄膜トランジスタQ6およびQ7は静止画表示モードにおいて例えば1フレーム毎に交互に高レベルに設定される極性制御信号POL1およびPOL2によりそれぞれ制御される。薄膜トランジスタQ6は画素電極PEとインバータ回路INV2の入力端並びに薄膜トランジスタQ5を介してインバータ回路INV1の出力端との間に接続され、薄膜トランジスタQ7は画素電極PEとインバータ回路INV1の入力端並びにインバータ回路INV2の出力端との間に接続される。
この液晶表示装置では、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114を画素スイッチング素子111と同一のアレイ基板AR上に配置した駆動回路一体型となっている。ここで、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部113を設けたことにより、表示画素PXに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部113から表示画素PXに供給されることから、この状態で走査線駆動回路103および信号線駆動回路104をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
10…透明絶縁性基板、11…アンダーコート膜(SiN膜)、12…アンダーコート膜(SiO2膜)、13…半導体薄膜(アモルファスシリコン層)、14…光透過性絶縁膜(SiO2膜)、15…結晶化された半導体薄膜(ポリシリコン層)、16,18,20,21,22,26,27,31,35…レジストパターン、17…ゲート絶縁膜、19…ゲート電極膜、23…サイドウォール形成用絶縁膜、24…サイドウォールスペーサ、25…高融点金属膜、28a…低濃度拡散領域、28b…高濃度拡散領域、29…シリサイド膜、30…層間絶縁膜、32…ソース領域、33…ドレイン領域、34…金属電極膜、36…ソース電極、37…ドレイン電極、100…液晶表示パネル、102…液晶コントローラ、103…走査線駆動回路、104…信号線駆動回路、111…画素スイッチング素子、112…補助容量、113…スタティックメモリ部、114…接続制御部。
Claims (11)
- 透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
得られた構造の表面に高融点金属膜を形成する工程、
前記高融点金属膜を介して前記結晶化領域にSi又はGeを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、
前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、
熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第1の熱処理工程、
未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び
熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第2の熱処理工程
を具備することを特徴とする薄膜半導体装置の製造方法。 - 透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
得られた構造の表面に高融点金属膜を形成する工程、
前記高融点金属膜を介して前記結晶化領域に高融点金属を導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、
前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、
熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第1の熱処理工程、
未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、及び
熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第2の熱処理工程
を具備することを特徴とする薄膜半導体装置の製造方法。 - 前記結晶化領域に導入される高融点金属は、前記高融点金属膜を構成する金属であることを特徴とする請求項2に記載の薄膜半導体装置の製造方法。
- 前記結晶化領域に導入される高融点金属は、Ni,Ti、Co、Mo、及びWからなる群から選ばれた1種であることを特徴とする請求項3に記載の薄膜半導体装置の製造方法。
- 透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
得られた構造の表面に高融点金属膜を形成する工程、
前記高融点金属膜を介して前記結晶化領域にSi又はGeを導入して前記高融点金属膜と結晶化領域の少なくとも界面近傍を非結晶化するプリアモルファス化工程と、
熱処理して前記結晶化領域と高融点金属膜との界面にシリサイド膜を形成する第1の熱処理工程、
未反応の高融点金属膜を除去して、前記結晶化領域上にシリサイド膜を残す工程、
前記ゲート電極をマスクとして用いて、前記ゲート電極の両側の結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入する工程、
熱処理してシリサイド化を完了させるとともに、前記導入された不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する第2の熱処理工程
を具備することを特徴とする薄膜半導体装置の製造方法。 - 前記高融点金属膜は、Ni,Ti、Co、Mo、及びWからなる群から選ばれた1種からなることを特徴とする請求項1〜5のいずれかに記載の薄膜半導体装置の製造方法。
- 前記第1及び第2の熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行われることを特徴とする請求項1〜6のいずれかに記載の薄膜半導体装置の製造方法。
- 前記ゲート電極を形成した後、前記ゲート電極をマスクとして用いて、前記結晶化領域に低濃度の不純物を導入する工程と、前記ゲート電極の側壁にスペーサーを形成する工程を更に具備し、前記ソース予定領域及びドレイン予定領域への不純物導入工程を、前記ゲート電極及びスペーサーをマスクとして行うことを特徴とする請求項1〜7のいずれかに記載の薄膜半導体装置の製造方法。
- 前記結晶化領域の形成は、前記非晶質半導体層にレーザー照射して溶融・固化することにより行われることを特徴とする請求項1〜8のいずれかに記載の薄膜半導体装置の製造方法。
- 請求項1〜9に記載の方法により製造されたことを特徴とする薄膜半導体装置。
- 請求項10に記載の薄膜半導体装置を備えることを特徴とする表示装置。
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CN102693917B (zh) * | 2011-03-25 | 2015-07-08 | 中国科学院微电子研究所 | 热稳定性镍基硅化物源漏mosfets及其制造方法 |
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