JP5160001B2

JP5160001B2 - Manufacturing method of semiconductor device

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Publication number: JP5160001B2
Application number: JP2001103388A
Authority: JP
Inventors: 治雄中澤; 良成池田; 正信野澤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-04-02
Filing date: 2001-04-02
Publication date: 2013-03-13
Anticipated expiration: 2021-04-02
Also published as: JP2002299346A

Description

【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌｏｒＴｒａｎｓｉｓｔｏｒで、以下、ＩＧＢＴと称す）や絶縁ゲート型サイリスタなどの半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を構成するように結びつけて、１チップ上に集積して形成した集積回路（以下、ＩＣと称す）が多用されている。このようなＩＣの中で、電力用半導体素子を含むものはパワーＩＣと呼ばれている。
【０００３】
ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチィングおよび電圧駆動特性と、バイポーラ・トランジスタの低オン電圧特性をワンチップに構成した電力用半導体素子である。
ＩＧＢＴは、汎用インバータ、ＡＣサーボや無停電電源（ＵＰＳ）、スイッチング電源などの産業分野をはじめ、電子レンジ、炊飯器、ストロボなどの民生機器分野への応用が拡大してきている。さらに、次世代への開発も進んでおり、新しいチップ構造を用いた、より低オン電圧のものが開発され、応用装置の低損失化や高効率化が図られてきている。
【０００４】
ＩＧＢＴの構造としては、パンチスルー型、ノンパンチスルー型、そしてフィールドストップ型等がある。そして、現在量産されているＩＧＢＴは、一部のオーディオ・パワー・アンプ用のｐチャネル型を除いて、ほぼすべて、ｎチャネル型の縦型二重拡散構造となっている。以下に、ｎチャネル型ＩＧＢＴを例に挙げて、各構造について説明する。
【０００５】
パンチスルー型は、ｐ⁺エピタキシャル基板（ｐ⁺基板）とｎ^-層（ｎ活性層）の間にｎ⁺層（ｎバッファ層）を設け、ｎ活性層中の空乏層がｎバッファに到達する構造であり、ＩＧＢＴで主流の基板構造である。例えば、耐圧６００Ｖ系に対しては、ｎ活性層の厚さは１００μｍ程度で十分であるが、ｐ⁺基板部分を含むと総厚さは３００〜４００μｍになる。そこで、エピタキシャル基板を用いずに、安価なＦＺ基板（フローティングゾーン法で製作した半導体基板のこと）を用いて、チップの低コスト化を図った低ドーズ量の浅いｐ⁺コレクタ層を形成したノンパンチスルー型やフィールドストップ型が開発されてきている。
【０００６】
図１０は、低ドーズ量の浅いｐ⁺コレクタ層を採用したノンパンチスルー（ＮＰＴ）型ＩＧＢＴの断面構造である。低ドーズ量の浅いｐ型コレクタ層５８（低注入のｐ⁺コレクタ層）を採用したノンパンチスルー型は、エピタキシャル成長基板のようなｐ⁺基板を使わないので、基板総厚さはパンチスルー型よりも大幅に薄くなる。この構造では、ｐ型コレクタ層５８の濃度で、正孔の注入効率を制御できるので、ライフタイム制御を行わなくても高速スイッチングが可能であるが、オン電圧はｎ活性層（ｐ型ベース層５２とｐ型コレクタ層５８に挟まれたＦＺ−ｎ基板５１）の厚みと比抵抗に依存するのでやや高い値となる。但し、前述のように、高価なｐ⁺エピタキシャル基板は用いずに、安価なＦＺ基板を用いているため、チップの低コスト化が可能である。
【０００７】
尚、図中の５３はｎ型エミッタ層、５４はゲート酸化膜、５５はゲート電極、５６は層間絶縁膜、５７はエミッタ電極、５９はコレクタ電極である。
図１１は、フィールドストップ（ＦＳ）型ＩＧＢＴの断面構造である。基本構造は、パンチスルー型ＩＧＢＴと同じあるが、やはりｐ⁺エピタキシャル基板は用いずに、ＦＺ−ｎ基板５１を用いて基板の総厚さを１５０μｍ〜２００μｍとしている。パンチスルー型と同じくｎ活性層（ｐ型ベース層５２と、ｎ型フィールドストップ層６０に挟まれたＦＺ−ｎ基板１）は６００Ｖ耐圧に応じて１００μｍ程度にしてあり、空乏化させる。そのため、ｎ活性層下にはｎ⁺層（ｎ型フィールドストップ層６０で、ｎ型バッファ層と同じ働きをする）を設ける。コレクタ側は、低ドーズ量の浅いｐ⁺拡散層を低注入のｐ型コレクタ層５８として用いる。これにより、ノンパンチスルー型の場合と同様にライフタイム制御は不要である。
【０００８】
また、オン電圧の低減を目的として、チップ表面に狭く深い溝を形成し、その側面にチャネルを形成したトレンチＩＧＢＴの構造をノンパンチスルー型ＩＧＢＴやフィールドストップ型ＩＧＢＴを組み合わせた構造のものもある。
図１２は、従来のＮＰＴ−ＩＧＢＴの製造方法であり、同図（ａ）から同図（ｄ）は、主要工程の要部工程断面図である。
（１）ＦＺ−ｎ基板５１ａの表面側にゲート酸化膜５４と多結晶シリコンからなるゲート電極５５を堆積、加工し、その表面に層間絶縁膜５６を堆積、加工し、絶縁ゲート構造が作られる。
（２）ＦＺ−ｎ基板５１ａに、ｐ型ベース層５２を形成した後に、このｐ型ベース層５２内にｎ型エミッタ層５３を形成する。
（３）ｎ型エミッタ層５３に接するようにアルミ・シリコン膜からなるエミッタ電極５７を形成する。アルミ・シリコン膜は、安定した接合性を低抵抗配線を実現するために形成し、その後、熱処理をされる。さらに、図示しないが、エミッタ電極５７を覆うようにポリイミド膜からなる絶縁保護膜を形成する。
（４）次に裏面側より、所望の厚さまでＦＺ−ｎ基板をバックラップする（同図（ａ））。
（５）次に、高濃度のｐ型コレクタ層（ｐ⁺の拡散層）を形成するために、裏面６１より、通常のボロンの室温イオン注入７１を行い（同図（ｂ））、その後、熱処理を行なう（同図（ｃ））。
（６）その後、ｐ型コレクタ層５８上に、アルミニウム層、チタン層、ニッケル層および金層の４層からなる裏面電極膜でコレクタ電極５９を形成する（同図（ｄ））。最後に、図示しないが、
（７）エミッタ電極５７の表面上には、アルミワイヤが超音波ワイヤボンディング装置により固着され、もう一方のコレクタ電極５９は、半田層を介して固定部材に接続される。
【０００９】
しかし、これらのＦＺ基板を用いた薄型のＩＧＢＴ構造で所望の特性を得るためには、熱処理、拡散工程が重要な技術となる。
以下、熱処理、拡散工程に関連する上記の（３）のアルミニウム・シリコン膜と（５）の裏面イオン注入、熱処理工程について記載する。
先ず、（３）の工程に関しては、
エミッタ電極５７を形成するアルミニウム・シリコン膜（シリコン含有量が１％以下）は、スパッタ方法により基板温度を１５０℃にして、膜厚を５μｍとして成膜している。その後、熱処理は、電気炉で４２０℃、８０ｍｉｎで実施する。熱処理を５００℃を超える高温ですると、アルミニウム・シリコン中のシリコン原子が層間絶縁膜５６との間に析出し、シリコン析出粒を起点とするワイヤボンディング時の加圧力で、層間絶縁膜５５が破壊して、ゲート電極５５とエミッタ電極５７の間の耐圧劣化が発生したり、また、この耐圧劣化を防ぐために、ワイヤボンディング時の加圧力を弱めると、ワイヤとエミッタ電極５７との接着性が低下したりする不都合が生じる。
【００１０】
図１３は、５００℃を超える高温で熱処理を行なった場合のシリコン析出状態を示す。図中の７５はシリコン析出粒である。
図１４は、図１２の状態でワイヤーボンディングを実施し、層間絶縁膜にクラックが発生し、ゲート−エミッタ間の短絡が起こる場合の状態を示している図である。シリコン析出粒７５で、層間絶縁膜５５に局部的にワイヤーボンディング時の加圧力が加わり、クラック７６が発生する。
【００１１】
図１５に、シリコン析出粒径と耐圧不良率の関係、図１６に、アルミニウム・シリコン膜の熱処理温度とシリコン析出粒径の関係を示す。シリコン析出粒径をが大きくなると、耐圧不良が増加し、シリコン析出粒径を１μｍ以下とするためには、熱処理温度を５００℃以下にする必要があることがわかる。
次に、（５）の工程に関しては、
ｐ型コレクタ層５８であるｐ型拡散層（ここでは、不純物はボロン）は、正孔を効率良く注入させ、さらに（６）工程で形成するコレクタ電極５９である裏面電極との良好なコンタクトを形成させるために、浅く高濃度である必要がある。ここでは、イオン注入はドーズ量１×１０¹⁵ｃｍ^-2、加速電圧４５ｋｅＶで注入を実施し、熱処理は、電気炉で４２０℃、１ｈｒで低温拡散を実施している。この温度は、（３）の工程で決まっている。
【００１２】
図１７は、広がり抵抗法により求めたｐ型コレクタ層の濃度分布を示す。４２０℃、１ｈｒの電気炉熱処理（電気炉アニール）では、ピーク濃度も５×１０¹⁷ｃｍ^-3以下と低く、図示しない、９００℃、３０ｍｉｎで電気炉熱処理（アニール）し充分に活性化した試料（イオン活性化率８０％）と比較して、イオン活性化率は２％と非常に低い。
【００１３】
【発明が解決しようとする課題】
つぎに、前記した従来技術の問題点をまてめて説明する。
（１）アルミニウム・シリコン膜などアルミニウムを主成分として含む膜のアニール温度を、高温（＞５００℃）にすると、シリコン析出粒による耐圧劣化、またはコンタクト抵抗の増加を生じる。
（２）（１）を避けるために５００℃以下の低温アニールすると、裏面拡散層（ここでは、ｐ層）のイオン活性化率は１〜２％程度（ボロンのドーズ量が１×１０¹⁵ｃｍ^-2注入の場合）に留まって、良好な特性を有するデバイスを得ることができない。
【００１４】
この発明の目的は、前記の課題を解決して、イオン注入層のイオン活性化率を高めて低オン電圧化を図り、耐圧低下とコンタクト抵抗の増加を防止できる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板の一方の面に第１主電極を形成した後、前記半導体基板の他方の面にイオン注入層を形成し、該イオン注入層上に第２主電極を形成する半導体装置の製造方法において、
前記イオン注入層を、冷却イオン注入と、該冷却イオン注入後、低温アニールすることで形成する製造方法とする。
【００１６】
また、前記第１主電極を、アルミニウムを主成分とする金属膜で形成するものとする。
また、前記イオン注入層のドーズ量を、３×１０¹³ｃｍ^-2以上とする。
また、前記イオン注入層のドーズ量を、１×１０¹⁴ｃｍ^-2以上、１×１０¹⁵ｃｍ^-2未満とする。
【００１７】
また、前記冷却イオン注入時の半導体基板の温度を、室温より低く、液体窒素温度（−１９６℃）以上の高い温度とする。
また、前記低温アニール温度を、３００℃以上、５００℃以下とする。
また、前記イオン注入層を、ボロン（元素記号：Ｂ）もしくはＢＦ₂を冷却イオン注入することで、形成するとよい。
【００１８】
前記のように、裏面のイオン注入層の形成に冷却イオン注入を用いて、その後、低温アニールを行なう。冷却イオン注入では、イオン注入時に欠陥の少ない層を形成することができ、そこに低温アニールを施すことにより、シリコン表面側形成層に影響を与えることなく、つまり、ワイヤボンディング時の層間絶縁膜の破壊（ゲート−エミッタ間の短絡）等の問題を生じることなく、裏面拡散層の活性化を図ることができる。
【００１９】
裏面のイオン注入層の形成にボロンもしくはＢＦ₂ のイオン注入を用いて、その後、低温アニールを用いて行なう。ボロンのイオン注入では、冷却イオン注入時に連続的な非晶質層を形成することができ、そこに低温アニールを施すことにより、シリコン表面側形成層に影響を与えることなく、裏面拡散層の活性化を図ることができる。
【００２０】
また、質量の大きなＢＦ₂では室温イオン注入でも連続的な非晶質層が形成されるが、冷却イオン注入では、さらに、その非晶質層は、薄く形成される。また、ボロンの場合と比べて、ＢＦ₂の場合は、イオン注入層の厚さは薄く、イオン活性化率も高くできる。
【００２１】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は、主要工程の要部工程断面図である。この半導体装置は、ＮＰＴ−ＩＧＢＴである。
（１）バックラップする前の半導体基板（ＦＺ−ｎ基板１ａ）の表面側にゲート酸化膜４（ここでは、ＳｉＯ₂）と多結晶シリコン（ここでは、Ｐｏｌｙ−Ｓｉ）からなるゲート電極５を堆積、加工し、その表面に層間絶縁膜６（ここでは、ＢＰＳＧ：ボロンリンガラス）を堆積、加工し、絶縁ゲート構造が作られる。
（２）ＦＺ−ｎ基板１ａにｐ型ベース層２（ｐ⁺）を形成した後に、このｐ型ベース層２を形成した後にこのｐ型ベース層２内にｎ型エミッタ層３（ｎ⁺) を形成する。
（３）ｎ型エミッタ層３に接するようにアルミ・シリコン膜からなる表面電極（エミッタ電極７）を形成する。アルミ・シリコン膜は、安定した接合性を低抵抗配線を実現するために、その後、熱処理をされる。さらに、図示しないが、エミッタ電極７を覆うようにポリイミド膜からなる絶縁保護膜を形成する。
（４）次に裏面側より、所望の厚さまでＦＺ−ｎ基板１ａをバックラップする（同図（ａ））。
（５）つぎに、バックラップした半導体基板（ＦＺ−ｎ基板１）の裏面１１より、ボロンの冷却イオン注入１２を行い、イオン注入層１３を形成し（同図（ｂ））、その後で熱処理を行ない、高濃度のｐ型コレクタ層８（ｐ⁺の拡散層）を形成する。（同図（ｃ））。
【００２２】
このイオン注入は冷却イオン注入で、半導体基板（ＦＺ−ｎ基板１）の温度を液体窒素温度（−１９６℃）にしてイオン注入し、そのドーズ量は、後述するように、３×１０¹³以上とする。好ましくは、１×１０¹⁴以上で１×１０¹⁵ｃｍ^-2未満とするとよい。また、熱処理は、後述するように、電気炉アニールを行う。その温度は３００℃から５００℃の範囲で、時間は１０分から５時間の範囲でよく、さらに、好ましくは、温度は４００℃から４５０℃、時間は３０分から１．５時間がよい。
（６）その後、ｐ型コレクタ層８上に、アルミニウム層、チタン層、ニッケル層および金層の４層からなる裏面電極膜であるコレクタ電極９を形成する（同図（ｄ））。
【００２３】
最後に、図示しないが、
（７）表面電極膜（エミッタ電極７）の表面上には、アルミワイヤが超音波ワイヤボンディング装置により固着され、もう一方の裏面電極膜（コレクタ電極８）は、半田層を介して固定部材に接続される。
前記の（１）から（４）の工程と、（６）、（７）の工程は、従来技術で説明した内容と同じあるので説明は省く。前記の（５）の工程が、本発明の製造工程であり、その詳細をつぎに説明する。
【００２４】
イオン注入の工程を、通常の室温での注入で行なうのではなく、冷却状態にて行なう。そして、低温アニールは、電気炉アニール（４２０℃、１ｈｒ）を実施する。
ここでは、その液体窒素温度（−１９６℃：絶対温度＝７７Ｋ）でイオン注入（冷却イオン注入）を実施し、電気炉で４２０℃、１ｈｒアニールした場合と、室温でイオン注入（室温イオン注入）した従来例とを比較して説明する。
【００２５】
冷却イオン注入１２でボロンのイオン注入層１３（ｐ層）をドーズ量３×１０¹³ｃｍ^-2〜１×１０¹⁵ｃｍ^-2の範囲で、加速電圧４５ｋｅＶの条件で形成し、その後、電気炉アニールを４２０℃で、１ｈｒした試料を作製する。
また、通常のイオン注入（室温イオン注入）でボロンのイオン注入層（ｐ層）をドーズ量１×１０¹³ｃｍ^-2〜１×１０¹⁵ｃｍ^-2の範囲で、加速電圧４５ｋｅＶの条件で形成し、その後、電気炉アニールを４２０℃で、１ｈｒした試料を作製する。
【００２６】
これらの試料を広がり抵抗法（ＳＲ法）により濃度分布を測定する。ドーズが５×１０¹³ｃｍ^-2以上で、冷却イオン注入の方が室温イオン注入より、ピーク濃度が高くできる。また、拡散深さは、冷却イオン注入の方が室温イオン注入より、浅くできる。
図２は、ボロンのドーズ量が３×１０¹⁴ｃｍ^-2の場合の濃度分布図である。Ａは冷却イオン注入であり、Ｂは室温イオン注入である。この図は、前記したドーズ量１×１０¹³ｃｍ^-2〜１×１０¹⁵ｃｍ^-2の範囲の内、代表例として、３×１０¹⁴ｃｍ^-2の場合を挙げた。Ａのピーク濃度Ｃ_PAの方が、Ｂのピーク濃度Ｃ_PBよりも、高ピーク濃度となり、拡散深さはＡの方が浅くなることが示されている。
【００２７】
図３は、ボロンの注入ドーズ量に対するピーク濃度の関係を示す図である。Ｃは冷却イオン注入であり、Ｄは室温イオン注入である。冷却イオン注入（Ｃ）の方が、室温イオン注入（Ｄ）より、注入ドーズ量３×１０¹³ｃｍ^-2以上でピーク濃度を大きくできる。
図４は、ボロンの注入ドーズ量に対するシート抵抗の関係を示す図である。Ｃは冷却イオン注入であり、Ｄは室温イオン注入である。この図は、図３と対応しており、冷却イオン注入（Ｃ）の方が、室温イオン注入（Ｄ）より、注入ドーズ量３×１０¹³ｃｍ^-2以上で低抵抗化が図れる。
【００２８】
図５は、ボロンの注入ドーズ量に対するイオン活性化率の関係を示す図である。Ｃは冷却イオン注入であり、Ｄは室温イオン注入である。冷却イオン注入（Ｃ）の方が、室温イオン注入（Ｄ）より、注入ドーズ量３×１０¹³ｃｍ^-2以上でイオン活性化率を大きくできる。また、冷却イオン注入（Ｃ）において、ドーズ量を１×１０¹⁴ｃｍ^-2以上で、１×１０¹⁵ｃｍ^-2未満とすると、イオン活性化率を１５％以上にすることができる。
【００２９】
前記したように、冷却イオン注入法を用いることで、ｐ型コレクタ層８を形成するイオン注入層のイオン活性化率を、ドーズ量３×１０¹³ｃｍ^-2以上で、室温イオン注入法よりも高めることができる。また、ドーズ量１×１０¹⁴ｃｍ^-2以上で、１×１０¹⁵ｃｍ^-2未満とすることで、イオン活性化率を１５％以上とすることができる。
【００３０】
このように、ｐ型コレクタ層８の高い活性化により、高いピーク濃度のｐ型コレクタ層８を形成することができる。その結果、ｐ型コレクタ層８からの正孔の注入効率を高めることができて、オン電圧を低下させることができる。
また、冷却イオン注入により、高いイオン活性化率が得られ、そのため、アニール温度を下げることができるできて、エミッタ電極７を形成するアルミ・シリコン膜にシリコン析出粒が形成されず、ワイヤボンディング時の層間絶縁膜６の破壊やクラック等の発生を防止できる。
【００３１】
また、高いイオン活性化率により、少ないドーズ量で、低いアニール温度で、ＩＧＢＴのｐ型コレクタ層８とコレクタ電極９のオーミック性が改善できる。
また、従来と同一のドーズ量とした場合には、高濃度のｐ型コレクタ層８を形成することができて、ｐ型コレクタ層８からベース層（ＦＺ−ｎ基板１）への正孔の注入効率を高め、ＩＧＢＴのオン特性とスイッチング特性のトレードオフを改善することができる。
【００３２】
また、前記した電気炉アニール（熱処理）の温度は、３００℃から５００℃の範囲で、時間は１０分から５時間の間の組み合わせで決めてもよい。５００℃を超えると、コレクタ電極９にシリコン析出粒が発生して好ましくない。また、３００℃未満では、アニール効果が弱く、ｐ型コレクタ層８とコレクタ電極９との接触抵抗が高くなり（オーミック性が良くない）、好ましくない。
【００３３】
この温度と時間は、４００℃から４５０℃、時間は３０分から１．５時間の範囲で決めると、前記した高いイオン活性化率を得る点でさらに好ましい。
図６は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は主要工程の要部工程断面図である。この半導体装置は、ＦＳ−ＩＧＢＴ（フィールドストップ型ＩＧＢＴ）であり、ここで説明する内容は図１の（５）の工程である。
【００３４】
ＦＺ−ｎ基板１の裏面１１に、室温イオン注入１４で、ｎ型フィールドストップ層１０なるリンのイオン注入層１５を形成し（同図（ａ））、その後、冷却イオン注入１６で、ｐ型コレクタ層８となるボロンのイオン注入層１７を形成し（同図（ｂ））、その後、電気炉アニールして、ｎ型フィールドストップ層１０およびｐ型コレクタ層８を形成する（同図（ｃ））。これにより、ｎ型フィールドストップ層を有するＦＳ−ＩＧＢＴとすることができる。
【００３５】
つぎに、この冷却イオン注入１７の最適なドーズ量をつぎに説明する。
ＦＳ−ＩＧＢＴ（フィールドストップ型ＩＧＢＴ）に適用するために、先ず、ｎ型フィールドストップ層を形成するために、リン（ｎ層）を室温でイオン注入を、ドーズ量１×１０¹³ｃｍ^-2で、加速電圧２４０ｋｅＶ、室温（ＲＴ）で行い、その後、冷却イオン注入で、ｐ型コレクタ層を形成するために、ボロンのイオン注入層（ｐ層）をドーズ量３×１０¹³ｃｍ^-2〜１×１０¹⁵ｃｍ^-2の範囲で、加速電圧４５ｋｅＶで形成し、その後、電気炉アニールで４２０℃、１ｈｒした試料を製作する。また、同条件でリンを注入した後に、通常の室温イオン注入を実施した場合の試料を製作する。
【００３６】
両者を比較すると、冷却イオン注入の方が、室温イオン注入よりも、３×１０¹³ｃｍ^-2のドーズ量以上でボロン（ｐ層）のピーク濃度を向上させることができ、活性化することできる。
このことから、第２実施例の場合も、第１実施例の場合のドーズ量の範囲が有効である。また、冷却イオン注入温度、低温アニール温度、時間およびｐ型コレクタ層の厚さについても、第１実施例と同様の範囲が有効である。
【００３７】
図７は、ボロンのドーズ量が３×１０¹⁴ｃｍ^-2の場合の濃度分布図である。ここでは、前記したドーズ量１×１０¹³ｃｍ^-2〜１×１０¹⁵ｃｍ^-2の範囲の内、代表例として、３×１０¹⁴ｃｍ^-2の場合を挙げた。Ｅは冷却イオン注入であり、Ｆは室温イオン注入である。Ｅのピーク濃度Ｃ_PAの方が、Ｆのピーク濃度Ｃ_PBよりも、高ピーク濃度となり、拡散深さはＥの方が浅くなることが示されている。
【００３８】
前記の第１実施例および第２実施例は、イオン種がボロンの場合について、説明したが、質量の大きいＢＦ₂に代えた場合も、ドーズ量、冷却イオン注入温度、低温アニール温度、時間について、同様の範囲で、同様の効果が期待される。但し、ここではＢＦ₂はボロンより質量数が大きいため、加速エネルギーを６０ｋｅＶとしている。
【００３９】
図８は、図２の条件で、ＢＦ₂の冷却イオン注入した場合の不純物濃度と拡散深さの関係を示す図である。拡散深さは、図２に示すボロンの場合の０．４μｍに対して、０．２μｍと浅くなる。また、不純物濃度もボロンの場合より高くなり、イオン活性化率が高くなる。参考までに、室温イオン注入した場合の不純物プロフィルを点線で示す。
【００４０】
図９は、ボロンをイオン注入する場合のイオン注入層の様子を示す図で、同図（ａ）は室温イオン注入の場合、同図（ｂ）は冷却イオン注入の場合である。
ボロンの室温イオン注入２１では、イオン注入時に点欠陥が多いイオン注入層２２が深い箇所まで形成される。点欠陥が多いために、その後の低温アニールで、数％の極めて低いイオン活性化率で、不純物層が形成される。
【００４１】
一方、冷却イオン注入では、イオン注入時に点欠陥の少ない連続した非晶質層２４を形成することができ、その後の低温アニールで、連続した非晶質層２４が高いイオン活性化率で、不純物層に変化する。
この連続した非晶質層２４は、３×１０¹³ｃｍ^-2以上のドーズ量で得ることができて、特に、１×１０¹⁴ｃｍ^-2以上のドーズ量で顕著となる。
【００４２】
また、前記の非晶質層２４は、ドーズ量が多くなると、非晶質層２５のように表面層に形成される傾向があり、従って、ドーズ量が多くなるほど、不純物プロフィルの拡散深さは小さくなる。これは室温イオン注入には見られない傾向である。
質量の大きいＢＦ₂の場合は、室温イオン注入でも連続した非晶質層が形成されるが、冷却イオン注入にすると、その非晶質層は表面層に形成され、非晶質層の厚さは、室温の場合より薄くなる。低温アニールでのイオン活性化率もボロンより高く、そのため、ピーク濃度は、ボロンの場合より高くなる。これらのことは、図８に示されている。
【００４３】
前記した第１実施例および第２実施例についてまとめると、つぎのようになる。
（１）図９で説明したメカニズムによれば、室温より低い温度で、ボロンを冷却イオン注入すると、高いイオン活性化率が得られる。従って、現段階では、液体窒素温度（−１９６℃）で、顕著な効果が出ているが、−３０℃程度以下でも高い活性化率が得られる可能性がある。そのため、冷却イオン注入の温度は、室温より低く、−１９６℃以上の高い温度とする。好ましくは、−３０℃以下で、−１９６℃以上がよい。
（２）電気炉アニールの温度は３００℃以上でアニール効果が現れ、５００℃を超えるとエミッタ電極７のシリコンが析出して、耐圧が低下し始める。そのため、アニール温度は、３００℃以上で、５００℃以下とする。好ましくは、４００℃以上で、４５０℃以下がよい。
（３）アニール時間は、アニール温度が高い程短い時間に設定しないと、やはり析出による耐圧低下が起こる。そのため、アニール温度が３５０℃の場合は５時間以内がよい。また５００℃の場合で１０分未満ではアニール効果が弱く、１０分以上が必要となる。従って、アニール時間は、１０分以上で、５時間以下とする。好ましくは、３０分以上で、１．５時間以下がよい。
（４）（１）から（３）の条件の組み合わせることで、ｐ型コレクタ層８の厚さは、０．３μｍから０．５μｍが得られる。
（５）ＢＦ₂の冷却イオン注入の場合も、ボロンの冷却イオン注入の場合と同様に、（１）項から（３）項の範囲で、同様の効果が期待できる。
【００４４】
さらに、ここでは詳細な説明は省くが、電気炉アニールの代わりに、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、半値幅４９ｎｓ）、ＸｅＦエキシマレーザー（波長３５１ｎｍ、半値幅１４ｎｓ）、ＫｒＦエキシマレーザー（波長２４８、ＹＡＧの第二高調波を利用したレーザー（波長５３２ｎｍ）、ＹＡＧの第三高調波を利用したレーザー（波長３５５ｎｍ）等を用いることで、活性化率を向上させることができることは勿論である。
【００４５】
【発明の効果】
この発明によれば、３×１０¹³ｃｍ^-2以上（好ましくは１×１０¹⁴ｃｍ^-2から１×１０¹⁵ｃｍ^-2未満）のドーズ量で、ボロン（Ｂ）やＢＦ₂の冷却イオン注入を行うことで、高いイオン活性化率を得ることができる。
高いイオン活性化率により、少ないドーズ量で、低いアニール温度で、ＩＧＢＴのコレクタ層とコレクタ電極のオーミック性が改善できる。
【００４６】
また、冷却イオン注入により、アニール温度を下げることができるできて、エミッタ電極を形成するアルミ・シリコン膜にシリコン析出粒が形成されず、ワイヤボンディング時の層間絶縁膜の破壊やクラック等の発生を防止できる。
また、従来と同一のドーズ量とした場合には、高濃度のコレクタ層を形成することができて、コレクタ層からベース層への正孔の注入効率を高め、ＩＧＢＴのオン特性とスイッチング特性のトレードオフを改善することができる。
【００４７】
裏面のイオン注入層の拡散に、冷却イオン注入（と低温アニール）を施すことにより、表面側に影響を与えることなく、正孔を効率良く注入させ、かつ、コレクタ電極（裏面電極）との良好なコンタクタ形成を行なうことができる。これにより、裏面プロセスを必要とする電力用半導体素子を高い生産性で製造することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は、主要工程の要部工程断面図
【図２】ボロンのドーズ量が３×１０¹⁴ｃｍ^-2の場合の濃度分布図
【図３】ボロンの注入ドーズ量に対するピーク濃度の関係を示す図
【図４】ボロンの注入ドーズ量に対するシート抵抗の関係を示す図
【図５】ボロンの注入ドーズ量に対する活性化率の関係を示す図
【図６】この発明の第２実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は主要工程の要部工程断面図
【図７】ボロンのドーズ量が３×１０¹⁴ｃｍ^-2の場合のｐ層とｎ層を重ね合わせたときの濃度分布図
【図８】図２の条件で、ＢＦ₂の冷却イオン注入した場合の不純物濃度と拡散深さの関係を示す図
【図９】冷却イオン注入する場合のイオン注入層の様子を示す図で、（ａ）は室温イオン注入の場合、（ｂ）は冷却イオン注入の場合の図
【図１０】低ドーズ量の浅いｐ⁺コレクタ層を採用したノンパンチスルー（ＮＰＴ）型ＩＧＢＴの断面構造図
【図１１】フィールドストップ（ＦＳ）型ＩＧＢＴの断面構造図
【図１２】従来のＮＰＴ−ＩＧＢＴの製造方法であり、（ａ）から（ｄ）は、主要工程の要部工程断面図
【図１３】５００℃を超える高温で熱処理を行なった場合のシリコン析出状態図
【図１４】層間絶縁膜にクラックが発生した図
【図１５】シリコン析出粒径と耐圧不良率の関係を示す図
【図１６】アルミニウム・シリコン膜の熱処理温度とシリコン析出粒径の関係を示す図
【図１７】広がり抵抗法により求めたｐ型コレクタ層の濃度分布図
【符号の説明】
１ＦＺ−ｎ基板（バックラップ後）
１ａＦＺ−ｎ基板（バックラップ前）
２ｐ型ベース層
３ｎ型エミッタ層
４ゲート酸化膜
５ゲート電極
６層間絶縁膜
７エミッタ電極
８ｐ型コレクタ層
９コレクタ電極
１０ｎ型フィールドストップ層
１１裏面
１２冷却イオン注入
１３イオン注入層
１４室温イオン注入（リン）
１５イオン注入層（リン）
１６冷却イオン注入（ボロン）
１７イオン注入層（ボロン）
Ａ、Ｃ、Ｅ冷却イオン注入品
Ｂ、Ｄ、Ｆ室温イオン注入品[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device such as an insulated gate bipolar transistor (hereinafter referred to as IGBT) or an insulated gate thyristor.
[0002]
[Prior art]
In recent years, an integrated circuit (hereinafter referred to as an IC) formed by integrating a large number of transistors, resistors, and the like so as to form an electric circuit and being integrated on one chip is often used as an important part of a computer or communication device. ing. Among such ICs, those including power semiconductor elements are called power ICs.
[0003]
The IGBT is a power semiconductor device in which the high-speed switching and voltage driving characteristics of a MOSFET and the low on-voltage characteristics of a bipolar transistor are configured on a single chip.
IGBTs have been increasingly applied to industrial fields such as general-purpose inverters, AC servos, uninterruptible power supplies (UPS), and switching power supplies, as well as consumer devices such as microwave ovens, rice cookers, and strobes. Furthermore, development to the next generation is also progressing, and a low on-voltage type using a new chip structure has been developed, and reduction of loss and high efficiency of application devices have been attempted.
[0004]
The IGBT structure includes a punch-through type, a non-punch-through type, and a field stop type. Most IGBTs currently mass-produced have an n-channel vertical double diffusion structure except for a p-channel type for some audio power amplifiers. Each structure will be described below by taking an n-channel IGBT as an example.
[0005]
Punch-through type is p ⁺ Epitaxial substrate (p ⁺ Substrate) and n ^- N between layers (n active layers) ⁺ This is a structure in which a layer (n buffer layer) is provided and a depletion layer in the n active layer reaches the n buffer, and is a mainstream substrate structure in the IGBT. For example, for a withstand voltage of 600V, an n active layer thickness of about 100 μm is sufficient, but p ⁺ When the substrate portion is included, the total thickness is 300 to 400 μm. Therefore, a low-dose shallow p with low cost is achieved by using an inexpensive FZ substrate (a semiconductor substrate manufactured by the floating zone method) without using an epitaxial substrate. ⁺ Non-punch through types and field stop types having a collector layer have been developed.
[0006]
FIG. 10 shows a shallow p with a low dose. ⁺ It is a cross-sectional structure of a non-punch through (NPT) type IGBT employing a collector layer. A low dose shallow p-type collector layer 58 (low implantation p ⁺ The non-punch-through type that employs a collector layer) ⁺ Since no substrate is used, the total thickness of the substrate is significantly thinner than the punch-through type. In this structure, since the hole injection efficiency can be controlled by the concentration of the p-type collector layer 58, high-speed switching is possible without performing lifetime control, but the on-voltage is applied to the n active layer (p-type base layer). Since it depends on the thickness and specific resistance of the FZ-n substrate 51) sandwiched between the p-type collector layer 58 and the p-type collector layer 58, the value is slightly higher. However, as mentioned above, expensive p ⁺ Since an inexpensive FZ substrate is used without using an epitaxial substrate, the cost of the chip can be reduced.
[0007]
In the figure, 53 is an n-type emitter layer, 54 is a gate oxide film, 55 is a gate electrode, 56 is an interlayer insulating film, 57 is an emitter electrode, and 59 is a collector electrode.
FIG. 11 shows a cross-sectional structure of a field stop (FS) type IGBT. The basic structure is the same as punch-through IGBT, but p ⁺ The total thickness of the substrate is set to 150 μm to 200 μm using the FZ-n substrate 51 without using the epitaxial substrate. As in the punch-through type, the n active layer (p-type base layer 52 and FZ-n substrate 1 sandwiched between the n-type field stop layer 60) is about 100 μm in accordance with the 600V breakdown voltage and is depleted. Therefore, n n layers under the n active layer ⁺ A layer (n-type field stop layer 60, which functions in the same manner as the n-type buffer layer) is provided. The collector side is a shallow p with a low dose. ⁺ The diffusion layer is used as a low injection p-type collector layer 58. This eliminates the need for lifetime control as in the non-punch through type.
[0008]
For the purpose of reducing the on-voltage, there is a structure in which a trench IGBT having a narrow and deep groove formed on the chip surface and a channel formed on the side surface is combined with a non-punch-through IGBT or a field stop IGBT. .
FIG. 12 shows a conventional method for manufacturing an NPT-IGBT, and FIG. 12 (a) to FIG.
(1) A gate oxide film 54 and a gate electrode 55 made of polycrystalline silicon are deposited and processed on the surface side of the FZ-n substrate 51a, and an interlayer insulating film 56 is deposited and processed on the surface, thereby forming an insulated gate structure. .
(2) A p-type base is formed on the FZ-n substrate 51a. The After forming the layer 52, an n-type emitter layer 53 is formed in the p-type base layer 52.
(3) An emitter electrode 57 made of an aluminum / silicon film is formed in contact with the n-type emitter layer 53. The aluminum / silicon film is formed in order to realize stable resistance and low resistance wiring, and then heat-treated. Further, although not shown, an insulating protective film made of a polyimide film is formed so as to cover the emitter electrode 57.
(4) Next, the FZ-n substrate is back-wrapped from the back surface side to a desired thickness ((a) in the figure).
(5) Next, a high concentration p-type collector layer (p ⁺ In order to form the (diffusion layer), normal boron room temperature ion implantation 71 is performed from the back surface 61 (FIG. 5B), and then heat treatment is performed (FIG. 5C).
(6) Thereafter, a collector electrode 59 is formed on the p-type collector layer 58 with a back electrode film comprising four layers of an aluminum layer, a titanium layer, a nickel layer, and a gold layer ((d) in the figure). Finally, although not shown,
(7) An aluminum wire is fixed on the surface of the emitter electrode 57 by an ultrasonic wire bonding apparatus, and the other collector electrode 59 is connected to a fixing member via a solder layer.
[0009]
However, in order to obtain desired characteristics with a thin IGBT structure using these FZ substrates, a heat treatment and a diffusion process are important techniques.
Hereinafter, the aluminum / silicon film (3) and the back surface ion implantation (5) related to the heat treatment and diffusion steps will be described.
First, regarding step (3),
The aluminum / silicon film (silicon content is 1% or less) forming the emitter electrode 57 is formed by sputtering at a substrate temperature of 150 ° C. and a film thickness of 5 μm. Thereafter, the heat treatment is performed in an electric furnace at 420 ° C. for 80 minutes. When the heat treatment is performed at a high temperature exceeding 500 ° C., silicon atoms in aluminum / silicon are deposited between the interlayer insulating film 56 and the interlayer insulating film 55 is destroyed by the pressure applied during wire bonding starting from the silicon precipitate grains. As a result, the breakdown voltage between the gate electrode 55 and the emitter electrode 57 is deteriorated, or the adhesion between the wire and the emitter electrode 57 is reduced when the pressure applied during wire bonding is reduced to prevent this breakdown voltage deterioration. Inconvenience occurs.
[0010]
FIG. 13 shows a silicon deposition state when heat treatment is performed at a high temperature exceeding 500 ° C. In the figure, reference numeral 75 denotes silicon precipitate grains.
FIG. 14 is a diagram showing a state in which wire bonding is performed in the state of FIG. 12, a crack is generated in the interlayer insulating film, and a short circuit between the gate and the emitter occurs. The silicon precipitate grains 75 locally apply a pressing force at the time of wire bonding to the interlayer insulating film 55, thereby generating a crack 76.
[0011]
FIG. 15 shows the relationship between the silicon precipitation particle size and the breakdown voltage failure rate, and FIG. 16 shows the relationship between the heat treatment temperature of the aluminum / silicon film and the silicon precipitation particle size. It can be seen that when the silicon precipitation particle size is increased, the pressure resistance is increased and the heat treatment temperature needs to be 500 ° C. or less in order to make the silicon precipitation particle size 1 μm or less.
Next, regarding step (5),
The p-type diffusion layer (here, the impurity is boron), which is the p-type collector layer 58, efficiently injects holes, and has good contact with the back electrode, which is the collector electrode 59 formed in the step (6). In order to form it, it needs to be shallow and highly concentrated. Here, the ion implantation is performed at a dose amount of 1 × 10. ¹⁵ cm ^-2 Implantation is performed at an acceleration voltage of 45 keV, and heat treatment is performed by low-temperature diffusion in an electric furnace at 420 ° C. for 1 hour. This temperature is determined in the step (3).
[0012]
FIG. 17 shows the concentration distribution of the p-type collector layer obtained by the spreading resistance method. In electric furnace heat treatment (electric furnace annealing) at 420 ° C. for 1 hr, the peak concentration is also 5 × 10 ¹⁷ cm ^-3 The ion activation rate is as low as 2% compared to a sample (not shown) that is sufficiently activated by annealing in an electric furnace (annealing) at 900 ° C. for 30 minutes (80% ion activation rate).
[0013]
[Problems to be solved by the invention]
Next, the problems of the prior art described above will be described.
(1) When the annealing temperature of a film containing aluminum as a main component, such as an aluminum / silicon film, is set to a high temperature (> 500 ° C.), breakdown voltage deterioration due to silicon precipitate grains or increase in contact resistance occurs.
(2) When annealing at a low temperature of 500 ° C. or lower to avoid (1), the ion activation rate of the back diffusion layer (here, p layer) is about 1 to 2% (the dose of boron is 1 × 10 ¹⁵ cm ^-2 In the case of implantation) it is not possible to obtain a device with good properties.
[0014]
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that solves the above-described problems and increases the ion activation rate of the ion implantation layer to reduce the on-voltage, thereby preventing a decrease in breakdown voltage and an increase in contact resistance. There is.
[0015]
[Means for Solving the Problems]
To achieve the above object, after forming a first main electrode on one surface of a semiconductor substrate, an ion implantation layer is formed on the other surface of the semiconductor substrate, and a second main electrode is formed on the ion implantation layer. In the manufacturing method of the semiconductor device forming
In the manufacturing method, the ion-implanted layer is formed by cooling ion implantation and annealing at a low temperature after the cooling ion implantation.
[0016]
The first main electrode is formed of a metal film mainly composed of aluminum.
The dose of the ion implantation layer is 3 × 10 ¹³ cm ^-2 That's it.
The dose of the ion implantation layer is 1 × 10 ¹⁴ cm ^-2 1 × 10 ¹⁵ cm ^-2 Less than.
[0017]
Further, the temperature of the semiconductor substrate during the cooling ion implantation is set to a temperature lower than room temperature and higher than the liquid nitrogen temperature (−196 ° C.).
The low-temperature annealing temperature is set to 300 ° C. or more and 500 ° C. or less.
The ion-implanted layer is made of boron (element symbol: B) or BF. ₂ May be formed by cooling ion implantation.
[0018]
As described above, cooling ion implantation is used to form the ion implantation layer on the back surface, and then low-temperature annealing is performed. In cooling ion implantation, a layer with few defects can be formed at the time of ion implantation, and by performing low-temperature annealing on the layer, there is no influence on the silicon surface side formation layer, that is, the interlayer insulating film at the time of wire bonding. The back diffusion layer can be activated without causing problems such as destruction (short circuit between the gate and the emitter).
[0019]
Boron or BF is used to form the ion implantation layer on the back side ₂ Ion implantation, followed by low-temperature annealing. In boron ion implantation, a continuous amorphous layer can be formed during cooling ion implantation, and by applying low-temperature annealing thereto, the activity of the back surface diffusion layer is not affected without affecting the silicon surface side formation layer. Can be achieved.
[0020]
Also, BF with large mass ₂ Then, a continuous amorphous layer is formed even at room temperature ion implantation, but the amorphous layer is further thinned by cooling ion implantation. Compared with boron, BF ₂ In this case, the thickness of the ion implantation layer is thin and the ion activation rate can be increased.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a method of manufacturing a semiconductor device according to a first embodiment of the present invention. FIGS. 1A to 1D are cross-sectional views showing main steps of main steps. This semiconductor device is an NPT-IGBT.
(1) The gate oxide film 4 (here, SiO 2) is formed on the surface side of the semiconductor substrate (FZ-n substrate 1a) before the back wrap. ₂ ) And polycrystalline silicon (here, Poly-Si) are deposited and processed, and an interlayer insulating film 6 (here, BPSG: boron phosphorous glass) is deposited and processed on the surface to produce an insulated gate structure Is made.
(2) The p-type base is applied to the FZ-n substrate 1a. The Layer 2 (p ⁺ ), The p-type base layer 2 and the n-type emitter layer 3 (n ⁺ ).
(3) A surface electrode (emitter electrode 7) made of an aluminum / silicon film is formed so as to be in contact with the n-type emitter layer 3. The aluminum / silicon film is then heat-treated in order to achieve stable bonding and low resistance wiring. Further, although not shown, an insulating protective film made of a polyimide film is formed so as to cover the emitter electrode 7.
(4) Next, the FZ-n substrate 1a is back-wrapped from the back surface side to a desired thickness ((a) in the figure).
(5) Next, boron cooling ion implantation 12 is performed from the back surface 11 of the back-wrapped semiconductor substrate (FZ-n substrate 1) to form an ion-implanted layer 13 (FIG. 5B), and then heat treatment is performed. P-type collector layer 8 (p ⁺ A diffusion layer). (FIG. (C)).
[0022]
This ion implantation is cooling ion implantation, and the temperature of the semiconductor substrate (FZ-n substrate 1) is set to the liquid nitrogen temperature (−196 ° C.), and the dose is 3 × 10 3 as described later. ¹³ That's it. Preferably 1 × 10 ¹⁴ 1x10 above ¹⁵ cm ^-2 It should be less than. In addition, as will be described later, electric furnace annealing is performed for the heat treatment. The temperature may range from 300 ° C. to 500 ° C., the time may range from 10 minutes to 5 hours, and more preferably the temperature ranges from 400 ° C. to 450 ° C. and the time ranges from 30 minutes to 1.5 hours.
(6) Thereafter, on the p-type collector layer 8, a collector electrode 9 which is a back electrode film composed of four layers of an aluminum layer, a titanium layer, a nickel layer, and a gold layer is formed (FIG. 4D).
[0023]
Finally, although not shown,
(7) On the surface of the surface electrode film (emitter electrode 7), an aluminum wire is fixed by an ultrasonic wire bonding apparatus, and the other back electrode film (collector electrode 8) is fixed to a fixing member via a solder layer. Connected.
Since the steps (1) to (4) and the steps (6) and (7) are the same as those described in the prior art, description thereof will be omitted. The process (5) is the production process of the present invention, and details thereof will be described below.
[0024]
The ion implantation step is performed not in normal room temperature implantation but in a cooled state. And low temperature annealing implements electric furnace annealing (420 degreeC, 1 hr).
Here, ion implantation (cooling ion implantation) is performed at the liquid nitrogen temperature (−196 ° C .: absolute temperature = 77 K), and annealing is performed at 420 ° C. for 1 hour in an electric furnace, and ion implantation at room temperature (room temperature ion implantation). This will be described in comparison with the conventional example.
[0025]
With the cooling ion implantation 12, the boron ion implantation layer 13 (p layer) is dosed by 3 × 10. ¹³ cm ^-2 ~ 1x10 ¹⁵ cm ^-2 In this range, a sample is formed under the condition of an acceleration voltage of 45 keV, and thereafter subjected to electric furnace annealing at 420 ° C. for 1 hour.
Further, a boron ion implantation layer (p layer) is dosed by a normal ion implantation (room temperature ion implantation) at a dose of 1 × 10. ¹³ cm ^-2 ~ 1x10 ¹⁵ cm ^-2 In this range, a sample is formed under the condition of an acceleration voltage of 45 keV, and thereafter subjected to electric furnace annealing at 420 ° C. for 1 hour.
[0026]
These samples are spread and the concentration distribution is measured by the resistance method (SR method). Dose is 5 × 10 ¹³ cm ^-2 As described above, the peak concentration can be higher in the cooling ion implantation than in the room temperature ion implantation. Further, the diffusion depth can be made shallower in the cooling ion implantation than in the room temperature ion implantation.
FIG. 2 shows that the boron dose is 3 × 10. ¹⁴ cm ^-2 FIG. A is cooling ion implantation and B is room temperature ion implantation. This figure shows the aforementioned dose amount of 1 × 10 ¹³ cm ^-2 ~ 1x10 ¹⁵ cm ^-2 As a representative example, 3 × 10 ¹⁴ cm ^-2 The case of. A peak concentration C _PA B is the peak concentration C of B _PB It is shown that the concentration becomes higher and the diffusion depth becomes shallower than A.
[0027]
FIG. 3 is a graph showing the relationship between the peak concentration and the boron implantation dose. C is cooling ion implantation, and D is room temperature ion implantation. The cooling ion implantation (C) has an implantation dose of 3 × 10 than the room temperature ion implantation (D). ¹³ cm ^-2 The peak concentration can be increased as described above.
FIG. 4 is a graph showing the relationship between the sheet resistance and the boron implantation dose. C is cooling ion implantation, and D is room temperature ion implantation. This figure corresponds to FIG. 3, and the cooling ion implantation (C) has an implantation dose amount of 3 × 10 3 than the room temperature ion implantation (D). ¹³ cm ^-2 The resistance can be reduced as described above.
[0028]
FIG. 5 is a graph showing the relationship between the ion activation rate and the boron implantation dose. C is cooling ion implantation, and D is room temperature ion implantation. The cooling ion implantation (C) has an implantation dose of 3 × 10 than the room temperature ion implantation (D). ¹³ cm ^-2 Thus, the ion activation rate can be increased. In the cooling ion implantation (C), the dose is set to 1 × 10. ¹⁴ cm ^-2 1 × 10 ¹⁵ cm ^-2 If it is less, the ion activation rate can be made 15% or more.
[0029]
As described above, by using the cooling ion implantation method, the ion activation rate of the ion implantation layer that forms the p-type collector layer 8 is set to a dose amount of 3 × 10. ¹³ cm ^-2 As described above, the temperature can be improved as compared with the room temperature ion implantation method. Also, dose amount 1 × 10 ¹⁴ cm ^-2 1 × 10 ¹⁵ cm ^-2 By making it less than, the ion activation rate can be made 15% or more.
[0030]
Thus, the p-type collector layer 8 having a high peak concentration can be formed by the high activation of the p-type collector layer 8. As a result, the efficiency of hole injection from the p-type collector layer 8 can be increased, and the on-voltage can be lowered.
In addition, a high ion activation rate can be obtained by cooling ion implantation, so that the annealing temperature can be lowered, and no silicon precipitates are formed on the aluminum / silicon film forming the emitter electrode 7, so that the wire bonding can be performed. It is possible to prevent the interlayer insulating film 6 from being broken or cracked.
[0031]
Further, the high ion activation rate can improve the ohmic properties of the p-type collector layer 8 and the collector electrode 9 of the IGBT with a small dose and a low annealing temperature.
In addition, when the dose amount is the same as the conventional one, a high-concentration p-type collector layer 8 can be formed, and holes from the p-type collector layer 8 to the base layer (FZ-n substrate 1) can be formed. The injection efficiency can be increased, and the trade-off between the on characteristics and switching characteristics of the IGBT can be improved.
[0032]
Further, the temperature of the electric furnace annealing (heat treatment) described above may be determined in the range of 300 ° C. to 500 ° C., and the time may be determined by a combination of 10 minutes to 5 hours. If the temperature exceeds 500 ° C., silicon precipitates are generated on the collector electrode 9, which is not preferable. If it is less than 300 ° C., the annealing effect is weak, and the contact resistance between the p-type collector layer 8 and the collector electrode 9 is high (the ohmic property is not good), which is not preferable.
[0033]
If the temperature and time are determined in the range of 400 ° C. to 450 ° C. and the time is in the range of 30 minutes to 1.5 hours, it is more preferable in terms of obtaining the high ion activation rate.
FIG. 6 shows a method of manufacturing a semiconductor device according to the second embodiment of the present invention. FIGS. 6A to 6C are cross-sectional views showing main steps of main processes. This semiconductor device is an FS-IGBT (Field Stop IGBT), and the contents described here are the process (5) in FIG.
[0034]
A phosphorus ion implantation layer 15 which is an n-type field stop layer 10 is formed on the back surface 11 of the FZ-n substrate 1 by room temperature ion implantation 14 (FIG. 1A), and then a cooling ion implantation 16 is performed to form p-type. A boron ion-implanted layer 17 to be the collector layer 8 is formed (FIG. 2B), and thereafter, electric furnace annealing is performed to form the n-type field stop layer 10 and the p-type collector layer 8 (FIG. 2C). )). Thereby, it can be set as FS-IGBT which has an n-type field stop layer.
[0035]
Next, the optimum dose amount of the cooling ion implantation 17 will be described next.
In order to apply to FS-IGBT (field stop type IGBT), first, in order to form an n type field stop layer, phosphorus (n layer) is ion-implanted at room temperature, and the dose amount is 1 × 10. ¹³ cm ^-2 Then, in order to form a p-type collector layer by cooling ion implantation at a accelerating voltage of 240 keV and room temperature (RT), a boron ion implantation layer (p layer) is dosed at 3 × 10. ¹³ cm ^-2 ~ 1x10 ¹⁵ cm ^-2 In this range, a sample is formed at an acceleration voltage of 45 keV and then subjected to an electric furnace annealing at 420 ° C. for 1 hour. In addition, after implanting phosphorus under the same conditions, a sample is prepared when normal room temperature ion implantation is performed.
[0036]
Comparing the two, cooling ion implantation is 3 × 10 3 than room temperature ion implantation. ¹³ cm ^-2 Doe The Above the amount, the peak concentration of boron (p layer) can be improved and activated.
Therefore, also in the case of the second embodiment, the dose range in the case of the first embodiment is effective. The same ranges as in the first embodiment are also effective for the cooling ion implantation temperature, the low-temperature annealing temperature, the time, and the thickness of the p-type collector layer.
[0037]
FIG. 7 shows that the boron dose is 3 × 10. ¹⁴ cm ^-2 FIG. Here, the aforementioned dose amount is 1 × 10 ¹³ cm ^-2 ~ 1x10 ¹⁵ cm ^-2 As a representative example, 3 × 10 ¹⁴ cm ^-2 The case of. E is cooling ion implantation, and F is room temperature ion implantation. E peak concentration C _PA Is the peak concentration C of F _PB It is shown that the peak concentration is higher than that, and the diffusion depth is shallower in E.
[0038]
In the first and second embodiments, the case where the ion species is boron has been described. ₂ In the case of replacing with, the same effect is expected in the same range with respect to the dose, the cooling ion implantation temperature, the low temperature annealing temperature, and the time. However, here BF ₂ Has a mass number larger than that of boron, so the acceleration energy is set to 60 keV.
[0039]
FIG. 8 shows the condition of FIG. ₂ It is a figure which shows the relationship between the impurity concentration at the time of carrying out cooling ion implantation of this, and diffusion depth. The diffusion depth is as shallow as 0.2 μm compared to 0.4 μm in the case of boron shown in FIG. Also, the impurity concentration is higher than in the case of boron, and the ion activation rate is increased. For reference, the impurity profile when room temperature ion implantation is performed is indicated by a dotted line.
[0040]
FIGS. 9A and 9B are views showing the state of the ion implantation layer when boron is ion-implanted. FIG. 9A shows the case of room temperature ion implantation, and FIG. 9B shows the case of cooling ion implantation.
In the room temperature ion implantation 21 of boron, the ion implantation layer 22 having many point defects is formed up to a deep portion at the time of ion implantation. Since there are many point defects, an impurity layer is formed with a very low ion activation rate of several percent by subsequent low-temperature annealing.
[0041]
On the other hand, in cooling ion implantation, a continuous amorphous layer 24 with few point defects can be formed at the time of ion implantation, and the continuous amorphous layer 24 can be doped with impurities at a high ion activation rate by subsequent low-temperature annealing. Change to layer.
This continuous amorphous layer 24 is 3 × 10 ¹³ cm ^-2 It can be obtained with the above dose, especially 1 × 10 ¹⁴ cm ^-2 The above dose becomes significant.
[0042]
The amorphous layer 24 tends to be formed on the surface layer like the amorphous layer 25 when the dose is increased. Therefore, as the dose is increased, the diffusion depth of the impurity profile is increased. Get smaller. This is a tendency not seen in room temperature ion implantation.
BF with large mass ₂ In this case, a continuous amorphous layer is formed even at room temperature ion implantation, but when cooled ion implantation is performed, the amorphous layer is formed on the surface layer, and the thickness of the amorphous layer is at room temperature. Thinner. The ion activation rate in the low-temperature annealing is also higher than that of boron, so that the peak concentration is higher than that of boron. These are shown in FIG.
[0043]
The above-described first and second embodiments are summarized as follows.
(1) According to the mechanism described with reference to FIG. 9, a high ion activation rate can be obtained when boron is cooled and ion-implanted at a temperature lower than room temperature. Therefore, at the present stage, a remarkable effect is obtained at the liquid nitrogen temperature (−196 ° C.), but a high activation rate may be obtained even at about −30 ° C. or less. Therefore, the temperature of cooling ion implantation is lower than room temperature and higher than -196 ° C. Preferably, it is −30 ° C. or lower and −196 ° C. or higher.
(2) An annealing effect appears when the temperature of the electric furnace annealing is 300 ° C. or higher, and when the temperature exceeds 500 ° C., silicon of the emitter electrode 7 is deposited and the breakdown voltage starts to decrease. Therefore, the annealing temperature is set to 300 ° C. or higher and 500 ° C. or lower. Preferably, it is 400 ° C. or higher and 450 ° C. or lower.
(3) If the annealing time is not set to a shorter time as the annealing temperature is higher, the breakdown voltage is lowered due to precipitation. Therefore, when the annealing temperature is 350 ° C., the time is preferably within 5 hours. Further, when the temperature is 500 ° C. and less than 10 minutes, the annealing effect is weak, and 10 minutes or more are required. Accordingly, the annealing time is 10 minutes or more and 5 hours or less. Preferably, it is 30 minutes or longer and 1.5 hours or shorter.
(4) By combining the conditions (1) to (3), the thickness of the p-type collector layer 8 can be 0.3 μm to 0.5 μm.
(5) BF ₂ In the case of cooling ion implantation, the same effect can be expected in the range of the items (1) to (3) as in the case of boron cooling ion implantation.
[0044]
Further, although detailed explanation is omitted here, instead of the electric furnace annealing, a XeCl excimer laser (wavelength 308 nm, half width 49 ns), XeF excimer laser (wavelength 351 nm, half width 14 ns), KrF excimer laser (wavelength 248, YAG) It is a matter of course that the activation rate can be improved by using a laser (wavelength 532 nm) using the second harmonic of the above, a laser (wavelength 355 nm) using the third harmonic of YAG, or the like.
[0045]
【Effect of the invention】
According to the invention, 3 × 10 ¹³ cm ^-2 Or more (preferably 1 × 10 ¹⁴ cm ^-2 To 1 × 10 ¹⁵ cm ^-2 Boron (B) or BF ₂ By performing this cooling ion implantation, a high ion activation rate can be obtained.
The high ion activation rate can improve the ohmic property of the IGBT collector layer and collector electrode with a small dose and a low annealing temperature.
[0046]
In addition, the annealing temperature can be lowered by cooling ion implantation, and no silicon precipitate grains are formed on the aluminum / silicon film forming the emitter electrode, which may cause breakdown or cracking of the interlayer insulating film during wire bonding. Can be prevented.
In addition, when the dose amount is the same as the conventional one, a high-concentration collector layer can be formed, the efficiency of hole injection from the collector layer to the base layer is increased, and the on-state characteristics and switching characteristics of the IGBT are improved. The trade-off can be improved.
[0047]
By performing cooling ion implantation (and low-temperature annealing) for diffusion of the ion implantation layer on the back surface, holes can be efficiently injected without affecting the surface side, and the collector electrode (back surface electrode) is good. Contactor formation can be performed. Thereby, the power semiconductor element which requires a back surface process can be manufactured with high productivity.
[Brief description of the drawings]
FIGS. 1A to 1D show a method of manufacturing a semiconductor device according to a first embodiment of the present invention, wherein FIGS.
FIG. 2 shows a boron dose of 3 × 10. ¹⁴ cm ^-2 Concentration distribution chart for
FIG. 3 is a graph showing the relationship of peak concentration to boron implantation dose.
FIG. 4 is a graph showing the relationship of sheet resistance to boron implantation dose.
FIG. 5 is a graph showing the relationship between the activation rate and the implantation dose of boron.
FIGS. 6A to 6C show a method of manufacturing a semiconductor device according to a second embodiment of the present invention, wherein FIGS.
FIG. 7 shows a boron dose of 3 × 10. ¹⁴ cm ^-2 Concentration distribution diagram when p layer and n layer are overlaid
FIG. 8 shows the condition of BF under the condition of FIG. ₂ Showing the relationship between impurity concentration and diffusion depth when cooling ions are implanted
FIGS. 9A and 9B are diagrams showing the state of an ion-implanted layer in the case of cooling ion implantation, where FIG. 9A shows a case of room temperature ion implantation and FIG. 9B shows a case of cooling ion implantation.
FIG. 10 Shallow p with low dose ⁺ Cross-sectional structure of non-punch-through (NPT) IGBT using a collector layer
FIG. 11 is a sectional structural view of a field stop (FS) type IGBT.
FIG. 12 shows a conventional NPT-IGBT manufacturing method, wherein (a) to (d) are cross-sectional views of the main part of the main process.
FIG. 13 shows a silicon deposition state diagram when heat treatment is performed at a high temperature exceeding 500 ° C.
FIG. 14 shows a crack generated in an interlayer insulating film.
FIG. 15 is a graph showing the relationship between the silicon precipitation grain size and the breakdown voltage failure rate.
FIG. 16 is a graph showing the relationship between the heat treatment temperature of an aluminum / silicon film and the silicon precipitation grain size.
FIG. 17 is a concentration distribution diagram of a p-type collector layer obtained by a spreading resistance method.
[Explanation of symbols]
1 FZ-n substrate (after back wrapping)
1a FZ-n substrate (before back wrap)
2 p-type base layer
3 n-type emitter layer
4 Gate oxide film
5 Gate electrode
6 Interlayer insulation film
7 Emitter electrode
8 p-type collector layer
9 Collector electrode
10 n-type field stop layer
11 Back
12 Cooling ion implantation
13 Ion implantation layer
14 Room temperature ion implantation (phosphorus)
15 Ion implantation layer (phosphorus)
16 Cooling ion implantation (boron)
17 Ion implantation layer (boron)
A, C, E Cooled ion implanted product
B, D, F Room temperature ion-implanted products

Claims

半導体基板の一方の面に第１主電極を形成後、前記半導体基板の他方の面に、イオン注入層を形成し、該イオン注入層上に第２主電極を形成する半導体装置の製造方法において、
ボロンもしくはＢＦ ₂ を冷却イオン注入することで、前記イオン注入層を形成するにあたり、
ボロンもしくはＢＦ ₂ のイオン注入時の半導体基板の温度を液体窒素温度でイオン注入する冷却イオン注入と、該冷却イオン注入後、該イオン注入工程に引き続いて３００℃以上５００℃以下で１０分から５時間の範囲の低温アニールすることで前記イオン注入層を形成することを特徴とする半導体装置の製造方法。In a method of manufacturing a semiconductor device, after forming a first main electrode on one surface of a semiconductor substrate, forming an ion implantation layer on the other surface of the semiconductor substrate, and forming a second main electrode on the ion implantation layer ,
In forming the ion-implanted layer by cooling ion implantation of boron or BF ₂ ,
The temperature of the semiconductor substrate during ion implantation of boron or BF ₂ and cooled ion implantation for the ion implantation at the temperature of liquid nitrogen, the cooled ion implantation, the ion implantation following the step 300 ° C. or higher 500 ° C. or less at 10 minutes to 5 hours A method for manufacturing a semiconductor device, wherein the ion implantation layer is formed by annealing at a low temperature in the range described above .

前記第１主電極を、アルミニウムを主成分とする金属膜で形成することを特徴とする請求項１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the first main electrode is formed of a metal film containing aluminum as a main component.

前記イオン注入層のドーズ量を、３×１０¹³ｃｍ^-2以上とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein a dose amount of the ion implantation layer is set to 3 × 10 ¹³ cm ⁻² or more.

前記イオン注入層のドーズ量を、１×１０¹⁴ｃｍ^-2以上、１×１０¹⁵ｃｍ^-2未満とすることを特徴とする請求項３に記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein a dose amount of the ion implantation layer is 1 × 10 ¹⁴ cm ⁻² or more and less than 1 × 10 ¹⁵ cm ⁻² .