JP3161379B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents
Semiconductor device and method of manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体回路の高速動
作を実現するＭＯＳ型半導体装置及びその製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS semiconductor device for realizing a high-speed operation of a semiconductor circuit and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体回路の高性能化のためには、半導
体素子自身の高性能化が必要である。しかし、その一方
で接合容量など寄生容量の低減が、半導体素子の集まり
である回路の高性能化にとって重要な要因となる。ＭＯ
Ｓ型半導体素子はスイッチであり、その理論的な応答速
度は素子自身のゲート容量とオン抵抗の積、即ち、ＣＲ
時定数で決まり、このＣＲ時定数が小さいほど高速なス
イッチング動作が可能となる。2. Description of the Related Art In order to improve the performance of semiconductor circuits, it is necessary to improve the performance of semiconductor elements themselves. However, on the other hand, reduction of parasitic capacitance such as junction capacitance is an important factor for improving the performance of a circuit that is a collection of semiconductor elements. MO
An S-type semiconductor device is a switch, and its theoretical response speed is the product of its own gate capacitance and on-resistance, that is, CR
It is determined by the time constant, and the smaller the CR time constant is, the faster the switching operation becomes.
【０００３】しかし、実際にはトランジスタには、ＬＤ
Ｄ領域の抵抗、コンタクト部の接触抵抗などの寄生抵抗
が存在し、拡散層の接合容量やゲート電極とソース・ド
レイン間のサイドウォールを介したフリンジ容量、更
に、素子間にある配線に付く配線容量、などの寄生容量
がついて回路としてのスイッチング速度は劣化する。一
方、トランジスタ素子を微細化したとき、短チャネル特
性をよくする必要からチャネル濃度を高濃度化しなくて
はならない。従って、特に、拡散層の接合容量は微細化
することによって増大するため、回路性能の向上として
は大きな課題となる。[0003] However, actually, the transistor is an LD.
There are parasitic resistances such as the resistance of the D region and the contact resistance of the contact part. The junction capacitance of the diffusion layer, the fringe capacitance via the sidewall between the gate electrode and the source / drain, and the wiring attached to the wiring between the elements Switching speed as a circuit is degraded due to parasitic capacitance such as capacitance. On the other hand, when the transistor element is miniaturized, the channel concentration must be increased in order to improve short channel characteristics. Therefore, in particular, the junction capacitance of the diffusion layer is increased by miniaturization, which is a significant problem in improving circuit performance.
【０００４】特に、トランジスタ一つ当たりの拡散層面
積は微細化されるが、素子数が多くなるため、回路に対
する拡散層面積は大きくなる。従って、回路の高性能化
のためにはこの拡散層での接合容量を低減する必要があ
った。係る拡散層の接合容量を低減するためには、拡散
層に接しているチャネル領域の不純物濃度を下げる必要
があるが、トランジスタの微細化を実現しながらチャネ
ル領域の不純物濃度を下げる方法として、例えば、IEEE
TRANSACTIONS ON ELECTRON DEVICES, VOL.43, NO.7 JU
LY １996 pp. １099〜１１03に示されている方法があ
った。この方法を図３（Ａ）、図３（Ｂ）、図４（Ａ）
を用いて説明する。In particular, the area of a diffusion layer per transistor is reduced, but the number of elements is increased, so that the area of the diffusion layer for a circuit is increased. Therefore, it is necessary to reduce the junction capacitance in this diffusion layer in order to improve the performance of the circuit. In order to reduce the junction capacitance of such a diffusion layer, it is necessary to reduce the impurity concentration of the channel region in contact with the diffusion layer. As a method of reducing the impurity concentration of the channel region while miniaturizing the transistor, for example, , IEEE
TRANSACTIONS ON ELECTRON DEVICES, VOL.43, NO.7 JU
LY 1996 pp. 1099 to 1103. This method is shown in FIGS. 3 (A), 3 (B) and 4 (A).
This will be described with reference to FIG.
【０００５】図３（Ａ）に公知の製法によってゲート電
極のエッチング工程まで終わったＭＯＳ型トランジスタ
を示す。ゲート電極３は不純物のドープされていない多
結晶シリコンで膜厚は２00ｎｍある。ゲート電極３の加
工はゲート酸化膜２に対して選択比の大きい異方性エッ
チングによって行う。FIG. 3A shows a MOS transistor which has been completed up to the gate electrode etching step by a known manufacturing method. The gate electrode 3 is made of undoped polycrystalline silicon and has a thickness of 200 nm. The processing of the gate electrode 3 is performed by anisotropic etching having a large selectivity with respect to the gate oxide film 2.
【０００６】更に、ゲート電極を覆うように被覆性のよ
いシリコン酸化膜を堆積し、ゲート側面部にのみシリコ
ン酸化膜が残るようエッチングしてサイドウォール４を
形成する。この後、基板シリコンの結晶軸にチャネリン
グするようにウェル・チャネルの不純物とは逆導電型の
不純物、例えば、Ｎ型ＭＯＳＦＥＴであれば、ウェル・
チャネル不純物はＰ型のボロンであるから、Ｎ型不純
物、例えば、リンをイオン注入する(図３（Ｂ））。Further, a silicon oxide film having good coatability is deposited so as to cover the gate electrode, and etching is performed so that the silicon oxide film remains only on the side surface of the gate, thereby forming a sidewall 4. Thereafter, an impurity of the conductivity type opposite to that of the well channel is formed so as to be channeled to the crystal axis of the substrate silicon.
Since the channel impurity is P-type boron, an N-type impurity, for example, phosphorus is ion-implanted (FIG. 3B).
【０００７】リンの注入された領域は１１で示される。
この時、シリコン基板の面方位が( １００）であれば、
この< １００>軸に沿ってチャネリングするようにイオ
ン注入を行う。チャネリングしたイオン注入不純物のプ
ロファイルは通常のイオン注入プロファイルよりブロー
ドであり、又、同じイオン注入エネルギーでも深く分布
するので、接合深さが、０．１〜０．１５μmである場
合は、リンの注入エネルギーは２０ＫｅＶ程度でよい。[0007] The region implanted with phosphorus is indicated by 11.
At this time, if the plane orientation of the silicon substrate is (100),
Ion implantation is performed so as to channel along the <100> axis. The profile of the channeled ion-implanted impurities is broader than the normal ion-implantation profile, and is deeply distributed even at the same ion-implantation energy. Therefore, when the junction depth is 0.1 to 0.15 μm, phosphorus implantation is performed. Energy may be about 20 KeV.
【０００８】この時、ゲート電極３は多結晶シリコンで
あるので、ゲート電極上、即ち、チャネル領域に対して
注入された不純物はチャネリングしないためチャネル領
域に到達せずゲート中に留まる。従って、このチャネリ
ングイオン注入ではトランジスタのしきい値電圧の値や
短チャネル特性等の基本特性を変化させることはない。At this time, since the gate electrode 3 is made of polycrystalline silicon, impurities implanted into the gate electrode, that is, into the channel region do not reach the channel region because they do not channel, and remain in the gate. Therefore, the channeling ion implantation does not change the basic characteristics such as the threshold voltage value and the short channel characteristic of the transistor.
【０００９】この後、図４に示す様に、更に５〜１０ｎ
ｍのスルー酸化膜７を通して、イオン注入法により拡散
層領域であるソース・ドレイン領域6が形成される。こ
の拡散層領域６は、0.１8 μmのゲート長であれば、接
合の深さは０．１〜０．１５μmとなるように設定され
る。このような拡散層は、Ｎ型の ＭＯＳＦＥＴであれ
ば、不純物にＡｓを用いて、加速エネルギーエネルギー
が３０〜５０ＫｅＶで３〜５×１０15ｃｍ-2のドーズ量
のイオン注入によって、更に、活性化の熱処理を窒素雰
囲気中で、１０００〜１０５０℃, １０〜３０秒の高温
急峻アニールを行うことによって実現される。Thereafter, as shown in FIG.
Source / drain regions 6, which are diffusion layer regions, are formed through the through oxide film 7 of m by ion implantation. If the diffusion layer region 6 has a gate length of 0.18 μm, the junction depth is set to be 0.1 to 0.15 μm. In the case of an N-type MOSFET, such a diffusion layer is further activated by ion implantation using As as an impurity at an acceleration energy energy of 30 to 50 KeV and a dose of 3 to 5 × 10 15 cm −2. This is realized by performing high-temperature steep annealing at 1000 to 1050 ° C. for 10 to 30 seconds in a nitrogen atmosphere.
【００１０】このようにして、拡散層にのみ接するウェ
ル・チャネル不純物濃度を逆型の導電型の不純物をチャ
ネリングによるカウンタードープによって下げ、大幅な
工程数の増大なく拡散層の接合容量を低減することがで
きる。Ｐ型のＭＯＳＦＥＴに対しては、上記の不純物の
導電型を変えることで、基本的に同様な効果を得ること
ができる。In this manner, the well-channel impurity concentration only in contact with the diffusion layer is reduced by counter-doping the impurity of the opposite conductivity type by channeling, and the junction capacitance of the diffusion layer is reduced without a significant increase in the number of steps. Can be. For a P-type MOSFET, basically the same effect can be obtained by changing the conductivity type of the above impurity.
【００１１】[0011]
【発明が解決しようとする課題】しかし、上記の方法で
は、イオン注入のチャネリング現象を用いているため、
イオン注入前の拡散層上にある自然酸化膜の膜厚の揺ら
ぎや、イオン注入時のイオン注入軸の揺らぎ等が注入さ
れたイオンのチャネリングのされ方に大きな影響を与え
る結果、その効果のプロセス安定性は非常に低いという
欠点があった。However, in the above method, the channeling phenomenon of ion implantation is used.
Fluctuations in the thickness of the native oxide film on the diffusion layer before ion implantation and fluctuations in the ion implantation axis during ion implantation have a large effect on how implanted ions are channeled. The disadvantage is that the stability is very low.
【００１２】従って、ウェハーの面内、又はウェハー間
のばらつきが大きく、大量生産には向かないという課題
があった。尚、不純物を含む半導体基板に、水素をイオ
ン注入する方法の一例が特開平５−２５１３７８号公報
に開示されているが、係る公知技術に於いては、不純物
のイオン注入によって発生したタングリングボンドを、
水素イオンの注入によって補償し、低温の熱処理によっ
て当該不純物を電気的に活性化する様に構成されている
ものであって、本発明の様に不純物を不活性化する方法
とは、目的及び構成に於て相違するものである。[0012] Therefore, there is a problem that the dispersion in a wafer surface or between wafers is large, and it is not suitable for mass production. Japanese Patent Application Laid-Open No. 5-251378 discloses an example of a method of ion-implanting hydrogen into a semiconductor substrate containing impurities. In such a known technique, a tangling bond generated by ion-implantation of impurities is disclosed. To
The method of compensating by the implantation of hydrogen ions and electrically activating the impurity by a low-temperature heat treatment. The method of inactivating the impurity as in the present invention has the object and configuration. Are different.
【００１３】本発明の目的は、上記した従来技術の欠点
を改良し、微細ＭＯＳ型トランジスタの高性能化のため
に拡散層の接合容量の低減を工程数を増やすことなく、
かつ、プロセスとして安定した方法で実現することにあ
る。An object of the present invention is to improve the above-mentioned disadvantages of the prior art and reduce the junction capacitance of the diffusion layer without increasing the number of steps in order to improve the performance of a fine MOS transistor.
Another object of the present invention is to realize a stable method as a process.
【００１４】[0014]
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様は、ＭＯ
Ｓ型半導体装置に於て、ソース領域及びドレイン領域と
基板との界面近傍に、水素イオン注入時の飛程プロファ
イルに於けるピーク値がある不純物不活性化領域が形成
されている事を特徴とする半導体装置であり、又本発明
に係る第２の態様としては、ＭＯＳ型半導体装置の製造
方法において、第１の導電型をもつ半導体基板上に、Ｍ
ＯＳ型トランジスタのウェル及びチャネル領域となる、
同じく第１の導電型の不純物領域を形成し、その表面に
第１の絶縁物層を形成する工程と、その絶縁物上に多結
晶シリコン膜を形成する工程と、その多結晶シリコンを
ＭＯＳ型トランジスタのゲートに加工する工程と、当該
ゲートの全面に第２の絶縁膜を形成する工程と、当該ゲ
ート多結晶シリコンの側面のみに第２の絶縁膜を残す工
程と、当該ゲートに対してＭＯＳ型トランジスタのソー
ス・ドレイン領域となる第２の導電型の不純物による拡
散層領域を形成する工程とを含む工程において、当該拡
散層と第１の導電型の領域の界面近傍に、水素イオン注
入時の飛程プロファイルに於けるピーク値が当該拡散領
域と基板との界面近傍に設定される様に、当該拡散層形
成後に、水素をイオン注入法によって導入する工程、更
に、第３の絶縁膜を形成する工程、ＭＯＳトランジスタ
の電極を取り出すためのコンタクトを形成する工程、を
含むことを特徴とする半導体装置の製造方法である。In order to achieve the above-mentioned object, the present invention employs the following basic technical structure. That is, the first aspect according to the present invention is the MO
In an S-type semiconductor device, an impurity passivation region having a peak value in a range profile at the time of hydrogen ion implantation is formed near an interface between a source region and a drain region and a substrate. According to a second aspect of the present invention, in a method for manufacturing a MOS semiconductor device, a semiconductor substrate having a first conductivity type is formed on a semiconductor substrate having a first conductivity type.
A well and a channel region of the OS transistor;
Similarly, a step of forming a first conductivity type impurity region and forming a first insulator layer on the surface thereof, a step of forming a polycrystalline silicon film on the insulator, and a step of forming the polycrystalline silicon into a MOS type Processing a gate of the transistor, forming a second insulating film over the entire surface of the gate, leaving the second insulating film only on the side surface of the polycrystalline silicon, Forming a diffusion layer region using impurities of the second conductivity type, which are to be source / drain regions of the transistor, in the vicinity of the interface between the diffusion layer and the region of the first conductivity type. Introducing hydrogen by an ion implantation method after the formation of the diffusion layer so that the peak value in the range profile is set near the interface between the diffusion region and the substrate; Forming a method of manufacturing a semiconductor device, which comprises a step, of forming a contact for taking out the electrode of the MOS transistor.
【００１５】[0015]
【発明の実施の形態】本発明に係る半導体装置及び半導
体装置の製造方法は、上記した様な技術構成を採用して
いるので、水素によってウェル・チャネルの不純物が不
活性化されるので、実効的に不純物濃度を下げたことと
等価になり、ＭＯＳ型トランジスタの拡散層での接合容
量が見かけ上、顕著に低減させる事が可能となる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The semiconductor device and the method of manufacturing the semiconductor device according to the present invention employ the above-described technical configuration. Therefore, the impurity in the well channel is inactivated by hydrogen, so that the effective This is equivalent to the fact that the impurity concentration is lowered, and the junction capacitance in the diffusion layer of the MOS transistor can be apparently significantly reduced.
【００１６】より具体的には、ウェルのキャリア濃度を
実効的に低減するために、水素が不純物を不活性化する
性質を利用する。また、この水素による不活性化の効果
は不純物の種類によらないため、C ＭＯＳ回路におい
て、Ｎ型ＭＯＳトランジスタにもＰ型ＭＯＳトランジス
タにも同様に働くので、イオン注入という手法を用いる
だけで、特に複雑な工程を採用しなくとも、容易に上記
した効果をうる事が可能となる。More specifically, in order to effectively reduce the carrier concentration in the well, the property that hydrogen inactivates impurities is used. In addition, since the effect of inactivation by hydrogen does not depend on the type of impurity, it works in the same manner on an N-type MOS transistor and a P-type MOS transistor in a CMOS circuit. Particularly, the above-described effects can be easily obtained without employing a complicated process.
【００１７】[0017]
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。図２は、本発明に係る半導体装置の一
具体例に於ける構成の概略を説明する断面図であり、図
中、ＭＯＳ型半導体装置に於て、ソース領域６及びドレ
イン領域６’と基板１との間に、不純物不活性化領域１
０が形成されている半導体装置２０が示されている。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view of a semiconductor device according to the present invention. FIG. 2 is a cross-sectional view illustrating the outline of the configuration of a specific example of the semiconductor device according to the present invention. In the figure, in the MOS type semiconductor device, the source region 6 and the drain region 6 ′ and the substrate 1 Between the impurity passivation region 1
The semiconductor device 20 in which 0 is formed is shown.
【００１８】本発明に於ける当該不純物不活性化領域１
０は、水素イオンが注入され、それによって、当該領域
に存在する不純物が不活性化される事によって、実質的
に当該不純物の濃度が低下している状態となる。つま
り、本発明に於いては、当該不純物不活性化領域に於け
る水素の濃度が、ソース領域及びドレイン領域に於ける
当該水素濃度よりも相対的に高くなっているものであ
る。The impurity passivation region 1 according to the present invention
0 indicates that hydrogen ions are implanted, thereby inactivating impurities present in the region, thereby substantially reducing the concentration of the impurities. That is, in the present invention, the hydrogen concentration in the impurity passivation region is relatively higher than the hydrogen concentration in the source region and the drain region.
【００１９】又、上記した本発明に係る半導体装置２０
の製造方法の一例としては、例えば、図１（Ａ）及び図
１（Ｂ）に示す様にＭＯＳ型半導体装置の製造方法にお
いて、第１の導電型をもつ半導体基板１上に、ＭＯＳ型
トランジスタのソース領域６及びドレイン領域６’とな
る、同じく第１の導電型の不純物を含む拡散領域を形成
すると共に、その表面に絶縁物層２を介して、例えば、
多結晶シリコン等からなるゲート電極３を形成した後
に、当該拡散領域６、６’に水素をイオン注入する半導
体装置２０の製造方法である。Further, the semiconductor device 20 according to the present invention described above.
As an example of a method for manufacturing a MOS transistor, for example, as shown in FIGS. 1A and 1B, in a method for manufacturing a MOS semiconductor device, a MOS transistor is formed on a semiconductor substrate 1 having a first conductivity type. And a diffusion region containing an impurity of the first conductivity type, which is to be the source region 6 and the drain region 6 ′, and has a surface with the insulator layer 2 interposed therebetween, for example,
This is a method for manufacturing a semiconductor device 20 in which hydrogen is ion-implanted into the diffusion regions 6, 6 'after forming a gate electrode 3 made of polycrystalline silicon or the like.
【００２０】本発明に係る半導体装置２０の製造方法の
具体例を更に詳細に説明するならば、図１（Ａ）は公知
の方法によってＭＯＳ型トランジスタのソース・ドレイ
ン領域６、６’まで形成したところの図である。この具
体例では、Ｎ型ＭＯＳトランジスタを例にとって、ウェ
ル・チャネル領域、つまりＭＯＳ型トランジスタのソー
ス・ドレイン領域６、６’の不純物をボロンとし、ソー
ス・ドレインの拡散層６、６’の不純物をヒ素とする。If a specific example of the method of manufacturing the semiconductor device 20 according to the present invention will be described in more detail, FIG. 1A shows the formation of the source / drain regions 6 and 6 'of a MOS transistor by a known method. FIG. In this specific example, taking an N-type MOS transistor as an example, the impurity in the well channel region, that is, the source / drain regions 6, 6 ′ of the MOS transistor is boron, and the impurity in the source / drain diffusion layers 6, 6 ′ is Arsenic is assumed.
【００２１】１はＰ型半導体基板であり、0.１8 ミクロ
ン程度の微細ＭＯＳトランジスタにおいては、チャネル
領域のボロンのピーク濃度は４×１０17 cm -3程度であ
り、これは、３０ＫｅＶ、７×１０12 cm -2のイオン注
入法によって形成される。また、このルールにおける微
細ＭＯＳトランジスタのゲート酸化膜２の厚さは５ｎｍ
程度であり、ゲート電極３は多結晶シリコンからなる。Reference numeral 1 denotes a P-type semiconductor substrate. In a fine MOS transistor of about 0.18 μm, the peak concentration of boron in the channel region is about 4 × 10 17 cm −3 , which is 30 KeV, 7 × It is formed by ion implantation of 10 12 cm -2 . The thickness of the gate oxide film 2 of the fine MOS transistor according to this rule is 5 nm.
And the gate electrode 3 is made of polycrystalline silicon.
【００２２】この多結晶シリコンの膜厚は２００〜２５
０ｎｍ程度であり、このゲート電極への不純物のドーピ
ングは後のイオン注入法によるソース・ドレイン領域の
拡散への不純物の導入と同時に行われる。図中４は、シ
リコン酸化膜によるサイドウォールであり、５はホット
キャリア特性を改善するとともに、短チャネル特性を改
善するためのＬＤＤ（Lightly Doped Drain)領域であ
る。The thickness of this polycrystalline silicon is 200 to 25.
The doping of the impurity into the gate electrode is performed simultaneously with the introduction of the impurity into the diffusion of the source / drain region by the ion implantation method. In the figure, reference numeral 4 denotes a sidewall made of a silicon oxide film, and reference numeral 5 denotes an LDD (Lightly Doped Drain) region for improving hot carrier characteristics and improving short channel characteristics.
【００２３】このＬＤＤ領域の深さは０．０３〜０．０
５μm程度であり、Ｎ型ＭＯＳＦＥＴにおいてはヒ素を
加速エネルギー1 ０ＫｅＶで、ドーズ量１×１０14cm
-2 程度でイオン注入することによって形成される。７
はソース・ドレイン領域６、６’の拡散層を形成するた
めイオン注入するときのスルー酸化膜であり、６、６’
はイオン注入法によって形成された拡散層領域である。The depth of this LDD region is 0.03 to 0.0
In an N-type MOSFET, arsenic is accelerated at an acceleration energy of 10 KeV and a dose is 1 × 10 14 cm.
It is formed by ion implantation at about -2 . 7
Is a through oxide film at the time of ion implantation for forming a diffusion layer of the source / drain regions 6 and 6 '.
Is a diffusion layer region formed by the ion implantation method.
【００２４】スルー酸化膜７は、イオン注入時の装置か
らの汚染の低減、不純物のチャネリングによる深接合化
低減の目的のため形成され、化学的気相堆積（ＣＶＤ）
法によって１0nm 程度の膜厚で形成される。拡散層６は
深さ 0. １〜０．１２μmであり、Ｎ型ＭＯＳＦＥＴ形
成においては、ヒ素をイオン注入法によって加速エネル
ギー３×１０15〜５×１０15 cm -2で、更に、活性化の
アニールを窒素雰囲気中で１000 ℃、１0 秒のランプア
ニール法によって行うことによって形成される。The through oxide film 7 is formed for the purpose of reducing contamination from the apparatus at the time of ion implantation and reducing deep junction by channeling impurities, and is formed by chemical vapor deposition (CVD).
It is formed to a film thickness of about 10 nm by the method. The diffusion layer 6 has a depth of 0.1 to 0.12 μm. In the formation of an N-type MOSFET, arsenic is ion-implanted at an acceleration energy of 3 × 10 15 to 5 × 10 15 cm −2 and further activated. Annealing is performed by a lamp annealing method at 1000 ° C. for 10 seconds in a nitrogen atmosphere.
【００２５】ソース・ドレイン領域６、６’の活性化が
終わった後に、先のスルー酸化膜の上から水素を飛程が
プロファイルのピークが１２０〜１５０ｎｍ程度となる
ようにイオン注入する(図１（Ｂ））。水素が注入され
た領域を１0 に示す。注入ドーズ量は１〜３×１０15 c
m -2程度で、エネルギーは７〜９ＫｅＶ程 度とする。After the activation of the source / drain regions 6 and 6 'is completed, hydrogen is ion-implanted from above the through oxide film so that the range of the profile has a peak of about 120 to 150 nm (FIG. 1). (B)). The region into which hydrogen has been implanted is shown at 10. Injection dose is 1-3 × 10 15 c
The energy is about 7-9 KeV at about m- 2 .
【００２６】つまり、本発明に於ける当該半導体装置の
製造方法に於いては、当該ソース・ドレイン領域６、
６’を含むウェル・チャネル領域に於ける不純物の濃度
を低下させる事によって、寄生容量の発生或いは寄生抵
抗の発生を極力防止するものである。つまり、本発明に
於いては、上記した水素イオンを当該ソース領域６及び
ドレイン領域６’の表面に設けられた絶縁膜を介して、
効率良く当該水素イオンを注入し、然も、当該ソース領
域６及びドレイン領域６’と基板１との境界の近傍、好
ましくは当該基板側に形成された所定の領域１０のみに
集中的に当該水素イオンが注入される様にする事が望ま
しい。That is, in the method of manufacturing the semiconductor device according to the present invention, the source / drain regions 6,
By reducing the concentration of impurities in the well channel region including 6 ', the occurrence of parasitic capacitance or parasitic resistance is prevented as much as possible. That is, in the present invention, the above-described hydrogen ions are supplied through the insulating film provided on the surfaces of the source region 6 and the drain region 6 ′.
The hydrogen ions are efficiently implanted, and the hydrogen ions are concentrated in the vicinity of the boundary between the source region 6 and the drain region 6 ′ and the substrate 1, preferably only in a predetermined region 10 formed on the substrate side. It is desirable that ions be implanted.
【００２７】その為に、本発明に於いては、当該拡散領
域６、６’に水素をイオン注入するに際し、水素イオン
注入時の飛程プロファイルに於けるピーク値が当該拡散
領域と基板との界面近傍に設定される様に水素イオン注
入操作を行う事が望ましい。当該界面近傍は、必ずしも
当該拡散領域と基板との界面線から見て当該基板側に限
定されるものではなく、当該拡散領域側にピーク値を設
定する場合も含まれる事は言うまでもない。For this reason, in the present invention, when hydrogen is ion-implanted into the diffusion regions 6 and 6 ′, the peak value in the range profile at the time of hydrogen ion implantation shows the difference between the diffusion region and the substrate. It is desirable to perform a hydrogen ion implantation operation so as to be set near the interface. The vicinity of the interface is not necessarily limited to the substrate side when viewed from the interface line between the diffusion region and the substrate, and it goes without saying that a peak value is set on the diffusion region side.
【００２８】つまり、本発明に於いては、上記した様な
イオン注入条件を採用する事によって、ソース領域及び
ドレイン領域と基板との間に、不純物不活性化領域を確
実に形成される事が可能となる。尚、本発明に於て当該
水素イオン注入操作を行う場合に於いては、上記した様
に、注入時のエネルギーが７〜１５ＫｅＶでドーズ量が
１×１０13ｃｍ-2 〜３×１０15ｃｍ-2である事が望ま
しい。That is, in the present invention, by employing the above-described ion implantation conditions, the impurity passivation region can be reliably formed between the source and drain regions and the substrate. It becomes possible. In the present invention, when performing the hydrogen ion implantation operation, as described above, the energy at the time of implantation is 7 to 15 KeV and the dose is 1 × 10 13 cm −2 to 3 × 10 15 cm. -2 is desirable.
【００２９】ここで、ゲート電極である多結晶シリコン
の厚さを２５０ｎｍとしたとき、全面に注入された水素
は、拡散層の下には届くが、チャネル領域には達しない
条件である。従って、拡散層の下のウェル・チャネル領
域１−２のキャリア濃度の低減はするが、トランジスタ
のしきい値電圧を決めるチャネル領域１−１のキャリア
濃度に対しては影響を及ぼさない。Here, when the thickness of the polycrystalline silicon as the gate electrode is 250 nm, the hydrogen implanted on the entire surface reaches under the diffusion layer but does not reach the channel region. Therefore, although the carrier concentration in the well channel region 1-2 below the diffusion layer is reduced, it does not affect the carrier concentration in the channel region 1-1 which determines the threshold voltage of the transistor.
【００３０】即ち、水素を注入しても設計されたトラン
ジスタの短チャネル特性を保ったまま、寄生容量として
回路性能に影響する接合容量を低減することができる。
又、拡散層は不純物濃度がウェル・チャネル領域に比べ
ると２〜３桁高いので、水素の不純物の不活性化の効果
はウェル・チャネル領域に対する不活性化の効果に比べ
ると少ない。That is, it is possible to reduce the junction capacitance which affects the circuit performance as a parasitic capacitance while maintaining the short channel characteristics of the designed transistor even when hydrogen is implanted.
In addition, since the impurity concentration of the diffusion layer is two to three orders of magnitude higher than that of the well channel region, the effect of inactivating hydrogen impurities is smaller than the effect of inactivating the well channel region.
【００３１】従って、この水素注入で拡散層のキャリア
濃度の低濃度化によって高抵抗化することはない。図２
に層間膜を形成した図を示す。８はプラズマＣＶＤ法で
堆積された、膜厚１００ｎｍ程度の酸化シリコン膜、９
はＣＶＤ法で堆積された５００ｎｍ程度の膜厚のボロン
やリンを含む平坦性のよい酸化シリコン膜(TEOSBPSG)で
ある。Therefore, the resistance does not increase due to the decrease in the carrier concentration of the diffusion layer due to the hydrogen implantation. FIG.
2 shows a diagram in which an interlayer film is formed. Reference numeral 8 denotes a silicon oxide film having a thickness of about 100 nm deposited by a plasma CVD method.
Is a silicon oxide film (TEOSBPSG) containing boron and phosphorus and having a good flatness and having a thickness of about 500 nm deposited by the CVD method.
【００３２】いずれの膜も堆積温度は４００℃程度であ
るので、注入された水素が外方拡散して、拡散層下のウ
ェル・チャネルの不純物を不活性化させた効果が弱まる
ことはない。又、その後、コンタクトを形成するためチ
タンや窒化チタンのスパッタによるバリアメタルの形
成、及び、フォーミングガスによるアニール工程等の通
常の工程によってＭＯＳトランジスタは形成される。Since the deposition temperature of each film is about 400 ° C., the implanted hydrogen does not diffuse outward and the effect of inactivating impurities in the well channel below the diffusion layer is not weakened. Thereafter, a MOS transistor is formed by a normal process such as formation of a barrier metal by sputtering titanium or titanium nitride to form a contact, and an annealing process using a forming gas.
【００３３】注入された水素は４５０℃程度の熱処理工
程で外方拡散してしまい、不純物を不活性化する効果が
なくなってしまう。しかし、通常の配線を形成する工程
においては、例えば、層間膜として用いられる酸化膜の
形成温度は３８０〜４２０℃程度であり、又、バリアメ
タルのアニールでは、温度は６００〜７００℃程度であ
るが、急峻加熱工程であり、アニール時間が１0 秒程度
であり、注入された水素が外方拡散して、拡散層下のウ
ェル・チャネルの不純物を不活性化させた効果が弱まる
ことはない。The implanted hydrogen diffuses outward in a heat treatment process at about 450 ° C., and the effect of inactivating impurities is lost. However, in the process of forming a normal wiring, for example, the formation temperature of an oxide film used as an interlayer film is about 380 to 420 ° C., and the temperature for barrier metal annealing is about 600 to 700 ° C. However, this is a steep heating step, the annealing time is about 10 seconds, and the implanted hydrogen does not diffuse outward and the effect of inactivating impurities in the well channel below the diffusion layer is not weakened.
【００３４】従って、現在、通常用いられている工程を
そのまま用いて、更に、この水素注入を行うことで、拡
散層の接合容量の低減効果を実現できるわけである。以
上説明した本発明に係る具体例は、主にＮ型ＭＯＳＦＥ
Ｔの製造プロセスを例にとって説明したが、Ｐ型ＭＯＳ
ＦＥＴに対しても上記の不純物の導電型をかえることで
同様の効果を得ることができる。Therefore, the effect of reducing the junction capacitance of the diffusion layer can be realized by further performing this hydrogen implantation using the currently used process as it is. The specific example according to the present invention described above mainly uses an N-type MOSFET.
The manufacturing process of T has been described as an example.
The same effect can be obtained by changing the conductivity type of the above-described impurities also for the FET.
【００３５】上記した様に、本発明に係る半導体装置の
製造方法の具体例としては、ＭＯＳ型半導体装置の製造
方法において、第１の導電型をもつ半導体基板上に、Ｍ
ＯＳ型トランジスタのウェル及びチャネル領域となる、
同じく第１の導電型の不純物領域を形成し、その表面に
第１の絶縁物層を形成する工程と、その絶縁物上に多結
晶シリコン膜を形成する工程と、その多結晶シリコンを
ＭＯＳ型トランジスタのゲートに加工する工程と、当該
ゲートの全面に第二の絶縁膜を形成する工程と、当該ゲ
ート多結晶シリコンの側面のみに第二の絶縁膜を残す工
程と、当該ゲートに対してＭＯＳ型トランジスタのソー
ス・ドレイン領域となる第２の導電型の不純物による拡
散層領域を形成する工程とを含む工程において、当該拡
散層と第１の導電型の領域の界面近傍に、水素イオン注
入時の飛程プロファイルに於けるピーク値が当該拡散領
域と基板との界面近傍に設定される様に、当該拡散層形
成後に、水素をイオン注入法によって導入する工程、更
に、第３の絶縁膜を形成する工程、ＭＯＳトランジスタ
の電極を取り出すためのコンタクトを形成する工程、を
含む半導体装置の製造方法であり、更には、本発明に係
る当該半導体装置の製造方法に於いては、当該第１の絶
縁物を酸化シリコンとし、第２の絶縁物を酸化シリコン
又は、窒化シリコンとし、且つ、第３の絶縁膜は、シリ
コン酸化膜もしくはボロンやリンが添加されたシリコン
酸化膜である事が好ましい。As described above, as a specific example of the method of manufacturing a semiconductor device according to the present invention, in the method of manufacturing a MOS type semiconductor device, a semiconductor device having a first conductivity type is formed on a semiconductor substrate having a first conductivity type.
A well and a channel region of the OS transistor;
Similarly, a step of forming a first conductivity type impurity region and forming a first insulator layer on the surface thereof, a step of forming a polycrystalline silicon film on the insulator, and a step of forming the polycrystalline silicon into a MOS type Processing a gate of the transistor, forming a second insulating film on the entire surface of the gate, leaving the second insulating film only on the side surface of the polycrystalline silicon, Forming a diffusion layer region with impurities of the second conductivity type, which are to be source / drain regions of the type transistor, by implanting hydrogen ions near the interface between the diffusion layer and the first conductivity type region. Introducing hydrogen by an ion implantation method after the formation of the diffusion layer so that the peak value in the range profile is set near the interface between the diffusion region and the substrate; Forming a contact for extracting an electrode of a MOS transistor; a method of manufacturing a semiconductor device according to the present invention; Preferably, the insulator is silicon oxide, the second insulator is silicon oxide or silicon nitride, and the third insulating film is a silicon oxide film or a silicon oxide film to which boron or phosphorus is added.
【００３６】又、本発明に於ける当該半導体装置の製造
方法に於いては、当該拡散層はイオン注入法によって形
成され、不純物の活性化のための熱処理が施されたもの
である事が望ましい。In the method of manufacturing a semiconductor device according to the present invention, the diffusion layer is preferably formed by an ion implantation method and subjected to a heat treatment for activating impurities. .
【００３７】[0037]
【発明の効果】本発明に係る当該半導体装置及びその製
造方法は、上記した様な技術構成を採用しているので、
水素イオン注入による不純物の不活性化効果を用いるこ
とで、プロセス的に安定して拡散層の接合容量を低減す
ることができ、従って、回路の高速動作が実現できる。The semiconductor device and the method of manufacturing the same according to the present invention employ the above-described technical configuration.
By using the effect of inactivating impurities by hydrogen ion implantation, the junction capacitance of the diffusion layer can be stably reduced in terms of process, and thus high-speed operation of the circuit can be realized.
【図１】図１（Ａ）及び図１（Ｂ）は、本発明に係る半
導体装置の製造方法の一具体例の手順を示す断面図であ
る。FIGS. 1A and 1B are cross-sectional views showing a procedure of a specific example of a method for manufacturing a semiconductor device according to the present invention.
【図２】図２は、本発明に係る半導体装置の一具体例の
構成を示す断面図である。FIG. 2 is a cross-sectional view illustrating a configuration of a specific example of a semiconductor device according to the present invention.
【図３】図３（Ａ）及び図３（Ｂ）は、従来に於ける半
導体装置の製造方法の一具体例の手順を示す断面図であ
る。FIGS. 3A and 3B are cross-sectional views showing a procedure of a specific example of a conventional method for manufacturing a semiconductor device.
【図４】図４は、従来に於ける半導体装置の製造方法の
一具体例の手順を示す断面図である。FIG. 4 is a sectional view showing a procedure of one specific example of a conventional method for manufacturing a semiconductor device.
１…半導体基板 １−１…チャネル領域 １−２…拡散層の下部にあるウェルチャネル領域 ２…ゲート酸化膜 ３…ゲート電極部、多結晶シリコン ４…サイドウォール ５…ＬＤＤ領域 ６…ソース領域 ６’…ドレイン領域 ７…酸化膜 １０…不純物不活性領域 ２０…半導体装置 REFERENCE SIGNS LIST 1 semiconductor substrate 1-1 channel region 1-2 well channel region below diffusion layer 2 gate oxide film 3 gate electrode portion, polycrystalline silicon 4 sidewall 5 LDD region 6 source region 6 '... drain region 7 ... oxide film 10 ... impurity inactive region 20 ... semiconductor device
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/265 H01L 21/265 604 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/265 H01L 21/265 604
Claims (9)
及びドレイン領域と基板との界面近傍に、水素イオン注
入時の飛程プロファイルに於けるピーク値がある不純物
不活性化領域が形成されている事を特徴とする半導体装
置。In a MOS type semiconductor device, an impurity passivation region having a peak value in a range profile at the time of hydrogen ion implantation is formed near an interface between a source region and a drain region and a substrate. A semiconductor device.
が注入されている事を特徴とする請求項１に記載の半導
体装置。2. The semiconductor device according to claim 1, wherein the impurity passivation region is implanted with hydrogen ions.
濃度が、ソース領域及ぶドレイン領域における当該水素
濃度より相対的に高くなっていることを特徴とする請求
項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein the concentration of hydrogen in the impurity passivation region is relatively higher than the concentration of hydrogen in the source region and the drain region.
には達しないことを特徴とする請求項３記載の半導体装
置。4. The semiconductor device according to claim 3, wherein the ion-implanted hydrogen does not reach the channel region.
て、第１の導電型をもつ半導体基板上に、ＭＯＳ型トラ
ンジスタのソース領域及びドレイン領域となる、同じく
第１の導電型の不純物を含む拡散領域を形成すると共
に、その表面に絶縁物層を介してゲート電極を形成した
後に、当該拡散領域に水素イオンを注入するに際し、水
素イオン注入時の飛程プロファイルに於けるピーク値が
当該拡散領域と基板との界面近傍に設定される様に水素
イオン注入操作を行う事を特徴とする半導体装置の製造
方法。5. A method for manufacturing a MOS semiconductor device, comprising: a diffusion region containing an impurity of the first conductivity type, which is to be a source region and a drain region of a MOS transistor on a semiconductor substrate having the first conductivity type. And, after forming a gate electrode on the surface thereof via an insulator layer, when hydrogen ions are implanted into the diffusion region, the peak value in the range profile at the time of hydrogen ion implantation is the same as the diffusion region. A method of manufacturing a semiconductor device, wherein a hydrogen ion implantation operation is performed so as to be set near an interface with a substrate.
ギーが７〜１５ＫｅＶでドーズ量が１×１０ １３ ｃｍ
−２ 〜３×１０ １５ ｃｍ −２ である事を特徴とする請求
項５に記載の半導体装置の製造方法。6. dose of energy during this hydrogen ion implantation operation 7~15KeV is 1 × 10 13 cm
The method for manufacturing a semiconductor device according to claim 5, wherein the thickness is −2 to 3 × 10 15 cm −2 .
て、第１の導電型をもつ半導体基板上に、ＭＯＳ型トラ
ンジスタのウェル及びチャネル領域となる、同じく第１
の導電型の不純物領域を形成し、その表面に第１の絶縁
物層を形成する工程と、その絶縁物上に多結晶シリコン
膜を形成する工程と、その多結晶シリコンをＭＯＳ型ト
ランジスタのゲートに加工する工程と、当該ゲートの全
面に第２の絶縁膜を形成する工程と、当該ゲート多結晶
シリコンの側面のみに第２の絶縁膜を残す工程と、当該
ゲートに対してＭＯＳ型トランジスタのソース・ドレイ
ン領域となる第２の導電型の不純物による拡散層領域を
形成する工程とを含む工程において、当該拡散層と第１
の導電型の領域の界面近傍に、水素イオン注入時の飛程
プロファイルに於けるピーク値が当該拡散領域と基板と
の界面近傍に設定される様に、当該拡散層形成後に、水
素をイオン注入法によって導入する工程、更に、第３の
絶縁膜を形成する工程、ＭＯＳトランジスタの電極を取
り出すためのコンタクトを形成する工程、を含むことを
特徴とする半導体装置の製造方法。7. A method of manufacturing a MOS type semiconductor device, comprising the steps of: forming a well and a channel region of a MOS type transistor on a semiconductor substrate having a first conductivity type;
Forming a first impurity layer on the surface thereof, forming a polycrystalline silicon film on the insulator, and using the polycrystalline silicon as a gate of a MOS transistor. Processing, forming a second insulating film on the entire surface of the gate, leaving the second insulating film only on the side surface of the gate polycrystalline silicon, and forming a MOS type transistor on the gate. Forming a diffusion layer region with a second conductivity type impurity that becomes a source / drain region.
After the diffusion layer is formed, hydrogen is ion-implanted in the vicinity of the interface of the conductivity type region so that the peak value in the range profile at the time of hydrogen ion implantation is set near the interface between the diffusion region and the substrate. A method of manufacturing a semiconductor device, comprising: a step of introducing a third insulating film; and a step of forming a contact for extracting an electrode of a MOS transistor.
第２の絶縁物を酸化シリコン又は、窒化シリコンとし、
且つ、第３の絶縁膜は、シリコン酸化膜もしくはボロン
やリンが添加されたシリコン酸化膜である事を特徴とす
る請求項７記載の半導体装置の製造方法。8. and the equivalent first insulator silicon oxide,
The second insulator is silicon oxide or silicon nitride,
8. The method according to claim 7, wherein the third insulating film is a silicon oxide film or a silicon oxide film to which boron or phosphorus is added.
され、不純物の活性化のための熱処理が施されたもので
ある事を特徴とする請求項７記載の半導体装置の製造方
法。9. The method according to claim 7, wherein said diffusion layer is formed by an ion implantation method and has been subjected to a heat treatment for activating impurities.
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