JP5159824B2 - おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたSiGeの層を含んでなるウェーハを製造する方法 - Google Patents
おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたSiGeの層を含んでなるウェーハを製造する方法 Download PDFInfo
- Publication number
- JP5159824B2 JP5159824B2 JP2010110848A JP2010110848A JP5159824B2 JP 5159824 B2 JP5159824 B2 JP 5159824B2 JP 2010110848 A JP2010110848 A JP 2010110848A JP 2010110848 A JP2010110848 A JP 2010110848A JP 5159824 B2 JP5159824 B2 JP 5159824B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- front surface
- wafer
- single crystal
- silicon single
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 69
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims description 57
- 239000013078 crystal Substances 0.000 title claims description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 31
- 229910052710 silicon Inorganic materials 0.000 title claims description 31
- 239000010703 silicon Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000151 deposition Methods 0.000 claims description 34
- 238000005498 polishing Methods 0.000 claims description 18
- 238000004140 cleaning Methods 0.000 claims description 14
- 239000002002 slurry Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 2
- 239000006061 abrasive grain Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 109
- 235000012431 wafers Nutrition 0.000 description 56
- 239000000203 mixture Substances 0.000 description 32
- 230000008021 deposition Effects 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000003746 surface roughness Effects 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011088 calibration curve Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 229940095676 wafer product Drugs 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02658—Pretreatments
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Chemical Vapour Deposition (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Description
前記シリコン単結晶基板のおもて面及び裏面を同時に研磨する工程;
応力補償層を前記シリコン単結晶基板の裏面上に堆積させる工程;
前記シリコン単結晶基板のおもて面を研磨する工程;
前記裏面上に堆積された応力補償層を有する前記シリコン単結晶基板を洗浄する工程;及び
SiGeの完全に又は部分的に緩和された層を前記シリコン単結晶基板の前記おもて面上に堆積させる工程。
図1は、一定組成SiGe70%のSCLの適切な厚さを選択するための校正曲線を表す。例えば、前記基板のおもて面上での傾斜型層4.5μmで70%以上の範囲内のGeの濃度を有する傾斜型SiGe層及び一定組成70%の層1μmの応力を補償するために、図1は、一定組成70%SiGe−SCLの2.5μmの厚さが、ボウを回避し(菱形の点にフィットした線)、かつワープを最小限に減少させる(正方形の点にフィットした曲線)ために適切であることを示唆する。
300mmの直径を有する単結晶シリコンの基板ウェーハを、DSPにかけた。前記ウェーハを、768μmの目標厚さに研磨した。ついで、前記基板を洗浄及び乾燥した後に、70%のGe含量及び2.5μmの厚さを有する一定組成のSiGe層を、枚葉ウェーハCVD反応器中で前記基板の裏面上に堆積させた。その後、前記基板のおもて面をCMPにかけた。材料1.0μmを、前記基板のおもて面から除去した。ついで、前記基板を、純水でのCMP後洗浄にかけた。最後に、5μmの厚さを有する傾斜型SiGe層を、前記基板のおもて面上に堆積させて、応力を補償する裏面層を有するヘテロエピタキシャルウェーハを製造した。前記傾斜型SiGe層中のGeの濃度を、Ge 0%から70%に傾斜させた。その後、一定組成のSiGe(Ge 70%)1μmの層を堆積させた。前記応力補償層及び前記ヘテロエピタキシャル層を堆積させるための堆積ガスは、キャリヤーガスとしての水素中のSiCl2H2及びGeCl4の混合物であった。
比較のために、さらにヘテロエピタキシャルウェーハを、同じおもて面及び裏面ヘテロエピタキシャル層を有して実施例と同じように製造したが、しかし本発明とは異なる方法により製造した:(1)標準ウェーハ厚さ(773μm)への両面研磨、及び(2)0.3μm除去を有する前記おもて面のCMP。その後、工程(3)として、一定組成のSCLを前記裏面上に堆積させ、工程(4)として傾斜型バッファ5μm及び一定組成のSiGe(Ge 70%)1μmを前記おもて面上に堆積させた。
比較のために、前記裏面上にSCLを有しないヘテロエピタキシャルウェーハ(図4に略示的に示される)を、次の工程順序を実施することにより製造した:(1)標準ウェーハ厚(773μm)への両面研磨、(2)0.3μm除去を有する前記おもて面の標準CMP、及び(3)前記おもて面上への傾斜型バッファ5μm及び一定組成のSiGe(Ge 70%)1μmの堆積。
Claims (6)
- おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたSiGeの層を含んでなるウェーハを製造する方法であって、前記方法が、次の順序で工程:
前記シリコン単結晶基板のおもて面及び裏面を同時に研磨する工程;
応力補償層を前記シリコン単結晶基板の裏面上に堆積させる工程;
前記シリコン単結晶基板のおもて面を研磨する工程;
前記裏面上に堆積された応力補償層を有する前記シリコン単結晶基板を洗浄する工程;及び
SiGeの完全に又は部分的に緩和された層を前記シリコン単結晶基板の前記おもて面上に堆積させる工程
を含んでなることを特徴とする、ウェーハを製造する方法。 - さらに
シリコンキャップ層を前記応力補償層上に堆積させる工程
を含んでなる、請求項1記載の方法。 - さらに
前記シリコン単結晶基板、前記裏面上に堆積された応力補償層及び前記シリコン単結晶基板のおもて面上に堆積されたSiGeのヘテロエピタキシャル層を含んでなる前記ウェーハのエッジ及びノッチを研磨する工程
を含んでなる、請求項1記載の方法。 - さらに
前記シリコン単結晶基板のおもて面上に堆積されたSiGeのヘテロエピタキシャル層を研磨及び洗浄する工程
を含んでなる、請求項1記載の方法。 - さらに
1つ又はそれ以上の別のエピタキシャル層を、前記シリコン単結晶基板のおもて面上に堆積されたSiGe層上に堆積させる工程
を含んでなる、請求項1記載の方法。 - 別のエピタキシャル層を堆積させる前に前記ウェーハのおもて面を研磨する工程を含んでなり、研磨が、砥粒を含有するスラリーの存在で化学機械研磨として又は砥粒を含有するスラリーの不在での固定砥粒研磨として実施されることを特徴とする、請求項5記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP09006476.7A EP2251897B1 (en) | 2009-05-13 | 2009-05-13 | A method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side |
EP09006476.7 | 2009-05-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010267969A JP2010267969A (ja) | 2010-11-25 |
JP5159824B2 true JP5159824B2 (ja) | 2013-03-13 |
Family
ID=41055122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010110848A Active JP5159824B2 (ja) | 2009-05-13 | 2010-05-13 | おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたSiGeの層を含んでなるウェーハを製造する方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8093143B2 (ja) |
EP (1) | EP2251897B1 (ja) |
JP (1) | JP5159824B2 (ja) |
KR (1) | KR101122387B1 (ja) |
CN (1) | CN101887848B (ja) |
SG (1) | SG166717A1 (ja) |
TW (1) | TWI411032B (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8115195B2 (en) * | 2008-03-20 | 2012-02-14 | Siltronic Ag | Semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer |
IT1406644B1 (it) | 2010-04-29 | 2014-03-07 | Abbondanza | Substrato (fetta) di materiale semiconduttore con sovrastanti strati eteroepitassiali assumenti una struttura sandwich, idoneo per la fabbricazione di componenti elettronici ibridi. |
KR20140012135A (ko) * | 2011-04-26 | 2014-01-29 | 아사히 가라스 가부시키가이샤 | 비산화물 단결정 기판의 연마 방법 |
JP6051524B2 (ja) * | 2012-01-18 | 2016-12-27 | セイコーエプソン株式会社 | 半導体基板及び半導体基板の製造方法 |
CN103523738B (zh) | 2012-07-06 | 2016-07-06 | 无锡华润上华半导体有限公司 | 微机电***薄片及其制备方法 |
CN103346078A (zh) * | 2013-06-26 | 2013-10-09 | 上海宏力半导体制造有限公司 | 化学机械研磨的方法 |
US9721792B2 (en) | 2013-09-16 | 2017-08-01 | Applied Materials, Inc. | Method of forming strain-relaxed buffer layers |
US9520696B2 (en) | 2014-03-04 | 2016-12-13 | Princeton Optronics Inc. | Processes for making reliable VCSEL devices and VCSEL arrays |
US9881788B2 (en) * | 2014-05-22 | 2018-01-30 | Lam Research Corporation | Back side deposition apparatus and applications |
CN104157577B (zh) * | 2014-08-26 | 2016-11-02 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
US10818611B2 (en) | 2015-07-01 | 2020-10-27 | Ii-Vi Delaware, Inc. | Stress relief in semiconductor wafers |
FR3064398B1 (fr) * | 2017-03-21 | 2019-06-07 | Soitec | Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure |
US10851457B2 (en) | 2017-08-31 | 2020-12-01 | Lam Research Corporation | PECVD deposition system for deposition on selective side of the substrate |
US10205303B1 (en) | 2017-10-18 | 2019-02-12 | Lumentum Operations Llc | Vertical-cavity surface-emitting laser thin wafer bowing control |
KR102594342B1 (ko) * | 2018-03-12 | 2023-10-26 | 도쿄엘렉트론가부시키가이샤 | 기판의 휨 수정 방법, 컴퓨터 기억 매체 및 기판 휨 수정 장치 |
CN110852021B (zh) * | 2018-07-26 | 2024-02-06 | 上海新昇半导体科技有限公司 | 基于模拟方式获得外延平坦度的方法 |
CN114258436A (zh) | 2019-08-16 | 2022-03-29 | 朗姆研究公司 | 空间可调沉积以在晶片差异弯曲中进行补偿 |
EP3965141A1 (en) | 2020-09-04 | 2022-03-09 | Siltronic AG | Method for depositing a silicon germanium layer on a substrate |
CN113948391B (zh) * | 2021-08-30 | 2023-11-21 | 西安电子科技大学 | 一种硅基AlGaN/GaN HEMT器件及制备方法 |
CN113948389B (zh) * | 2021-08-30 | 2023-03-14 | 西安电子科技大学 | 一种基于衬底背面SiSn外延层的硅基AlGaN/GaN HEMT及制备方法 |
CN113948390B (zh) * | 2021-08-30 | 2024-03-19 | 西安电子科技大学 | 一种基于衬底背面外延层的硅基AlGaN/GaN HEMT及制备方法 |
CN113964034B (zh) * | 2021-08-30 | 2024-03-19 | 西安电子科技大学 | 一种基于衬底背面GeSnSi外延层的硅基AlGaN/GaN HEMT及制备方法 |
CN114242766A (zh) * | 2021-11-08 | 2022-03-25 | 上海新硅聚合半导体有限公司 | 一种复合衬底结构及其形貌改善方法 |
CN116666500B (zh) * | 2023-07-24 | 2023-11-03 | 上海铭锟半导体有限公司 | 锗光电探测器及通过热失配应力提高其长波响应的方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4925809A (en) * | 1987-05-23 | 1990-05-15 | Osaka Titanium Co., Ltd. | Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor |
EP0798765A3 (en) * | 1996-03-28 | 1998-08-05 | Shin-Etsu Handotai Company Limited | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
JP4207548B2 (ja) * | 2002-11-28 | 2009-01-14 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ |
US7198671B2 (en) | 2001-07-11 | 2007-04-03 | Matsushita Electric Industrial Co., Ltd. | Layered substrates for epitaxial processing, and device |
JP4378904B2 (ja) * | 2001-09-28 | 2009-12-09 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
JP4325139B2 (ja) * | 2001-11-07 | 2009-09-02 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
EP1315199A1 (en) * | 2001-11-22 | 2003-05-28 | ETH Zürich | Formation of high-mobility silicon-germanium structures by low-energy plasma enhanced chemical vapor deposition |
US7157119B2 (en) * | 2002-06-25 | 2007-01-02 | Ppg Industries Ohio, Inc. | Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates |
SG114574A1 (en) * | 2002-09-25 | 2005-09-28 | Siltronic Singapore Pte Ltd | Two layer lto backside seal for a wafer |
JP4682508B2 (ja) * | 2003-11-14 | 2011-05-11 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
US7880278B2 (en) * | 2006-05-16 | 2011-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having stress tuning layer |
US7608526B2 (en) * | 2006-07-24 | 2009-10-27 | Asm America, Inc. | Strained layers within semiconductor buffer structures |
FR2921515B1 (fr) | 2007-09-25 | 2010-07-30 | Commissariat Energie Atomique | Procede de fabrication de structures semiconductrices utiles pour la realisation de substrats semiconducteur- sur-isolant, et ses applications. |
-
2009
- 2009-05-13 EP EP09006476.7A patent/EP2251897B1/en active Active
-
2010
- 2010-03-04 CN CN2010101290412A patent/CN101887848B/zh active Active
- 2010-03-08 SG SG201001622-8A patent/SG166717A1/en unknown
- 2010-03-16 US US12/724,584 patent/US8093143B2/en active Active
- 2010-03-16 TW TW099107597A patent/TWI411032B/zh active
- 2010-05-13 JP JP2010110848A patent/JP5159824B2/ja active Active
- 2010-05-13 KR KR1020100045055A patent/KR101122387B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
TWI411032B (zh) | 2013-10-01 |
SG166717A1 (en) | 2010-12-29 |
US8093143B2 (en) | 2012-01-10 |
KR101122387B1 (ko) | 2012-03-23 |
CN101887848A (zh) | 2010-11-17 |
US20100291761A1 (en) | 2010-11-18 |
CN101887848B (zh) | 2012-11-14 |
TW201041029A (en) | 2010-11-16 |
EP2251897A1 (en) | 2010-11-17 |
KR20100122873A (ko) | 2010-11-23 |
EP2251897B1 (en) | 2016-01-06 |
JP2010267969A (ja) | 2010-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5159824B2 (ja) | おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたSiGeの層を含んでなるウェーハを製造する方法 | |
JP4589283B2 (ja) | エピタキシャルシリコンウェハの製造方法 | |
JP5304713B2 (ja) | 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ | |
JP5656936B2 (ja) | ヘテロエピタキシャル層を備えた半導体ウェハ及び前記ウェハの製造方法 | |
JP5719815B2 (ja) | エピタキシコーティングされたシリコンウェーハの製造法 | |
JP5569112B2 (ja) | 炭化珪素単結晶ウェハの製造方法及びこの方法で得られた炭化珪素単結晶ウェハ | |
US10128107B1 (en) | Wafers having III-Nitride and diamond layers | |
JP2007088473A (ja) | エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法 | |
JP2010045362A (ja) | ウェーハおよびウェーハの製造方法 | |
WO2017047508A1 (ja) | SiC複合基板の製造方法 | |
Lin et al. | High-quality crack-free GaN epitaxial films grown on Si substrates by a two-step growth of AlN buffer layer | |
EP2045836B1 (en) | Method for producing semiconductor substrate | |
Deng et al. | Damage-free and atomically-flat finishing of single crystal SiC by combination of oxidation and soft abrasive polishing | |
US20130149941A1 (en) | Method Of Machining Semiconductor Substrate And Apparatus For Machining Semiconductor Substrate | |
WO2015097852A1 (ja) | 単結晶SiCエピタキシャル膜の形成方法 | |
WO2013150587A1 (ja) | 単結晶SiCエピタキシャル基板の製造方法および単結晶SiCエピタキシャル基板 | |
JP6636239B2 (ja) | 単結晶ダイヤモンドの製造方法、単結晶ダイヤモンド、単結晶ダイヤモンド基板の製造方法、単結晶ダイヤモンド基板及び半導体デバイス | |
KR101578717B1 (ko) | 질화갈륨 웨이퍼를 제조하는 방법 | |
JP2024042982A (ja) | 窒化物半導体層付き単結晶シリコン基板及び窒化物半導体層付き単結晶シリコン基板の製造方法 | |
JP2012121771A (ja) | 窒化ガリウム基板 | |
JP2012151402A (ja) | 半導体基板及びその製造方法 | |
JP2009059939A (ja) | 歪み緩和シリコンゲルマニウム薄膜及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20101227 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20101228 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111024 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20111116 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121211 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5159824 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |