JP5155012B2 - Ad変換器及びデータ処理装置 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。
AD変換されたデータが、CPU11などに読み出されるまでの間に、何らかの要因で破壊されることを回避するため、上記変換結果出力回路303における所定レジスタにAD変換結果が書き込まれる際に、パリティビットを生成し、パリティレジスタへ格納する。そして、上記AD変換結果がCPU12などに読み出される際に、パリティチェックが行われるようになっている。
ID生成モジュール31は、入力チャネル毎のAD変換の終了を示すAD_ENDパルスに基づいて、チャネル識別子IDの生成を行う。このID生成モジュール31の出力データIDは、後段のIDレジスタ34に格納される。上記出力フォーマット整形論理36は、上記AD変換結果レジスタ33の出力データADRと上記IDレジスタ34から出力されたチャネル識別子IDとの出力フォーマットの整形を行う。この出力フォーマット整形結果は、HPBラッチパルスHPB_oに同期して、後段のADRレジスタ38に書き込まれる。ADRレジスタ38は、アナログ入力端子ANs〜ANtに対応する入力チャネルに対応する複数のレジスタ(記憶部)ADRs〜ADRtを含み、入力チャネル毎のAD変換結果が、対応するレジスタADRs〜ADRtに格納されるようになっている。上記ADRレジスタ38に書き込まれたデータは、AD変換内部バス308及びバスインタフェース307を介して、内部データバスIDBに送出される。
チャネル識別番号のリアルタイム待避機能は、複数のアナログ入力端子ANs〜ANtから、唯一の入力信号を選択し、その選択された信号が間違いなく対応するチャネルのデータレジスタに退避されているか、後にソフトウェアなどで確認できるよう、当該チャネルの番号(チャネル識別番号)も、当該ADRレジスタ38にリアルタイムで退避する機能である。この機能は、図3に示されるID生成モジュール31、IDレジスタ34、及び出力フォーマット整形論理36によって実現される。すなわち、チャネル毎のAD変換の終了を示すAD_ENDパルスがアサートされることで、ID生成モジュール31によってチャネル識別子IDが生成され、このチャネル識別子IDが、IDレジスタ34に格納される。そして、上記出力フォーマット整形論理36により、上記AD変換結果レジスタ33の出力データADRと上記IDレジスタ34から出力されたチャネル識別子IDとの出力フォーマットの整形を行う。上記出力フォーマット整形論理36における出力フォーマット整形の制御は、コントロール回路70によって行われるが、図5に示されるように、2個のインバータと3入力アンドゲートとが介在される。出力フォーマット整形論理36には、コントロール回路70からレジスタ選択のための出力フォーマット選択信号Sel_adr〔*〕が入力される。変換値加算モード信号ADADSと識別子イネーブル信号IDEとは、出力フォーマット整形論理36に入力されるとともに、それぞれ対応するインバータ51,52を介してアンドゲート53に入力される。このアンドゲート53において、上記インバータ51,52の出力信号と、右/左詰め設定信号ADRFMTのアンド論理がとられ、その結果が上記出力フォーマット整形論理36に伝達されるようになっている。
ADRレジスタ38には、各々のチャネルに対応したレジスタADRs〜ADRt以外に、自己診断用電源発生器80で発生されるアナログ基準電圧についての変換結果を、上記サンプルホールド回路403を介して入力されたアナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタADRDが設けられている。自己診断用電源発生器80で発生されるアナログ基準電圧は、特に制限されないが、0V、2.5V、5Vとされ、それぞれコントロール回路70の制御により、定期的にマルチプレクサ402で選択されることで、それについてのAD変換が行われる。このAD変換結果は、上記基準電圧変換結果保持用レジスタADRDに書き込まれる。例えばCPU11は、定期的に上記基準電圧変換結果保持用レジスタADRDの保持情報を読み出して、上記アナログ基準電圧が正しくAD変換されたか否かの判別を行うことができ、そのような判別により、AD変換器15の異常変換や故障時の検出ができる。
ADRレジスタ38における複数のレジスタADRs〜ADRtは、CPU11あるいはDMAC14からデータの読み出しが行われると、その保持データがコントロール回路70により、例えば“0”にクリアされるようになっている。ここで、アナログ入力端子ANs〜ANtが0Vとなることが無いものとすると、上記ADRレジスタ38におけるレジスタADRs〜ADRtがクリアされた場合でも、その後のAD変換動作が正常に行われることで、上記ADRレジスタ38におけるレジスタADRs〜ADRtは更新されることから、上記ADRレジスタ38におけるレジスタADRs〜ADRtにおいて、“0”の状態が続いている場合には、AD変換動作が正常に行われていないことになる。従って、CPU12によって、上記ADRレジスタ38におけるレジスタADRs〜ADRtの保持情報をチェックすることにより、AD変換動作が正常に行われるか否かの判別を行うことができる。
リード半田剥がれ検出機能は、マイクロコンピュータ100におけるリード、特にアナログ入力端子ANs〜ANtに対応するリードがユーザ基板から剥離した状態を検出するための機能であり、この機能は、入力回路40に設けられたプルダウン回路402によって実現される。この場合、上記入力回路40は、図7に示されるように構成される。以下、一つのアナログ入力端子ANtに対応する回路構成について図7を参照しながら説明する。上記アナログ入力端子ANtはリード82に結合される。このリード82は、ユーザ基板に半田付けされ、ユーザシステムにおける外部抵抗Rextや外部容量Cextを介してアナログ信号が上記リード82に伝達され、それが保護回路401を介して上記プルダウン回路402に伝達されるようになっている。上記保護回路401は、ダイオード77,78を含む。不所望な正電圧による電流はダイオード77を介してアナログ系の高電位側電源AVccにながれ、不所望な負電圧はダイオード78を介してアナログ系の低電位側電源AVssに流れる。
パス機能正常動作確認機能は、バスインタフェース307含む信号伝達系に故障がないことを確認するための機能であり、この機能は、AD変換内部バス308に結合されたチェック用レジスタ306によって実現される。チェック用レジスタ306は、上記バスインタフェース307及びバス308のチェックのためのデータを、上記バスインタフェース307を介して書き込み及び読み出し可能とされる。このデータの書き込み及び読み出しは、CPU11によって行われる。上記チェック用レジスタ306は、チップリセット時、CPU11によって任意の値が書き込まれる。その後、定期的に、上記チェック用レジスタ306を読み出される。この読み出しにおいて、上記チェック用レジスタ306に格納されている任意の値が得られた場合、AD変換内部バス308やバスインタフェース307に故障がない。しかし、上記チェック用レジスタ306に格納されている任意の値が得られ無い場合、バスインタフェース307含む信号伝達系の故障が疑われる。
30 演算回路
40 入力回路
50 S&H回路
60 コンパレータ
70 コントロール回路
80 自己診断用電源発生器
301 12bitDA変換部
302 逐次変換レジスタ
303 変換結果出力回路
304 パリティ回路
305 各種設定用レジスタ
306 チェック用レジスタ
307 バスインタフェース
308 AD変換内部バス
402 プルダウン回路
404 S&H回路
403 インピーダンス変換回路
405 アナログマルチプレクサ
Claims (4)
- アナログ信号を取り込むための入力回路と、
アナログ信号を保持するためのサンプルホールド回路と、
上記入力回路を介して取り込まれたアナログ信号をディジタル信号に変換可能な演算回路と、
上記演算回路による変換結果を外部バスに出力可能なバスインタフェースと、を含むAD変換器であって、
上記入力回路は、上記アナログ信号の入力有無にかかわらず、上記サンプルホールド回路のアナログ信号入力側をプルダウンするためのプルダウン回路を含み、
上記演算回路は、定期的に入力されたアナログ基準電圧についての変換結果を、上記プルダウン回路を介して入力された上記アナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタと、
上記バスインタフェースを含む信号伝達系の動作チェックのためのデータを、上記バスインタフェースを介して書き込み及び読み出し可能なチェック用レジスタと、を含むことを特徴とするAD変換器。 - 上記変換結果格納用レジスタの保持データが伝達される変換結果出力用レジスタを含み、上記AD変換結果出力用レジスタのデータが上記バスを介して外部から読み出される毎に、上記AD変換結果出力用レジスタをクリアするコントローラを含む請求項1記載のAD変換器。
- 上記入力回路は、それぞれ入力されたアナログ信号の取り込みを可能とする複数のチャネルを含み、
上記演算回路は、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果を格納可能な変換結果格納用レジスタと、
上記変換結果格納用レジスタに対応して設けられ、上記入力回路を介して入力されたアナログ信号の変換結果についてのパリティビットを生成するパリティビット生成回路と、
上記パリティビット生成回路によって生成されたパリティビットを格納可能なパリティビット用レジスタと、を含み、
上記変換結果格納用レジスタには、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果と共に、それに対応するチャネルの識別情報が書き込まれる請求項1記載のAD変換器。 - 請求項1乃至3の何れか1項記載のAD変換器と、
上記AD変換器によって得られたディジタル信号を取り込んで所定の演算処理を行うCPUと、を含むデータ処理装置。
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