JP2009077353A - パラレルデータ出力制御回路及び半導体装置 - Google Patents
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Abstract
【解決手段】CPU12はバッファ13からのリクエストRQに応答して内蔵RAM11よりデジタルデータをバッファ13に出力する。バッファ13は複数段構成のFIFOを有し、FIFOの各段は1単位(10ビット)のデジタルデータを格納可能であり、バッファ13全体としてFIFOの構成段数単位分のデジタルデータを格納することができる。レジスタ14は出力制御クロックCK15に同期して、バッファ13内部に格納したデジタルデータを1単位ごとに取り込む。レジスタ14に格納されたデジタルデータがD/A変換用データDataとしてパラレルDAC2に出力される。WR信号出力タイマ17は出力制御クロックCK15に同期して“L”の1ショットパルスを有する書き込み制御信号WRを生成する。
【選択図】図1
Description
(構成)
図1はこの発明の実施の形態1であるのパラレルデータ出力制御回路である制御マイコンの構成を示すブロック図である。
図2は実施の形態1の制御マイコン1によるパラレルデータ出力制御内容を示すタイミング図である。なお、図2では、バッファ13であるFIFOの構成段数が“4”の場合を示している。以下、図2を参照して、制御マイコン1のよるパラレルデータ出力制御動作を説明する。
CPU12からパラレルDAC2へのデータ更新周期等のパラレルデータ出力制御を専用ハードウエア(バッファ13、レジスタ14、出力周期制御タイマ15、データ転送数制御カウンタ16、及びWR信号出力タイマ17)を用いて実現している。
(構成)
図4はこの発明の実施の形態2であるパラレルデータ出力制御回路3を含む半導体装置の構成を示すブロック図である。同図に示すように、パラレルデータ出力制御回路3及びパラレルDAC2によって半導体装置を構成している。
図5は実施の形態2のパラレルデータ出力制御回路3により出力制御されたパラレルDAC2による出力波形を示すグラフである。同図に示すように、制御周期TC中に、変調A,変調B及び変調Cにおいてそれぞれ変調内容が異なるパラレルデータ出力電圧波形が得られる。
図6はパラレルデータ出力制御回路3のパラレルデータ出力制御動作の処理手順を示すフローチャートである。図6に示すように、パラレルデータ出力制御回路3はステートマシン33の指示に従い、ステップST1〜ST3の順で変調A,変調B及び変調Cの順で波形処理を実行する。
図9はパラレルデータ出力制御回路3の制御によって実現される変調Bによるパラレルデータ出力電圧波形WFbを示す波形図である。以下、図6及び図9を参照してパラレルデータ出力制御回路3の変調Bのパラレルデータ出力電圧波形WFbを得るための制御動作を説明する。
図10はパラレルデータ出力制御回路3の制御によって実現される変調Cによるパラレルデータ出力電圧波形WFcを示す波形図である。以下、図6及び図10を参照してパラレルデータ出力制御回路3の変調Cのパラレルデータ出力電圧波形WFcを得るための制御動作を説明する。
実施の形態2においては、パラレルDAC2へのD/A変換用データData及び書き込み制御信号WRの出力を専用ハードウエアであるパラレルデータ出力制御回路3によって行っている。パラレルデータ出力制御回路3は変調設定用レジスタ群31及び時間管理用レジスタ部32内に格納された波形設定用パラメータによって規定されるパラレルデータ出力電圧波形が得られるようにD/A変換用データData及び書き込み制御信号WRを生成するパラレルデータ出力制御動作を実行している。
Claims (14)
- デジタルデータを生成するデジタルデータ生成部と、
前記デジタルデータを所定の格納単位数分格納可能な一時格納部と、
出力制御クロックを生成するクロック生成部と、
前記出力制御クロックに同期して、前記一時格納部に格納された前記デジタルデータを一単位毎に格納するデータ格納部とを備え、前記データ格納部に格納された前記デジタルデータを出力する、
パラレルデータ出力制御回路。 - 請求項1記載のパラレルデータ出力制御回路であって、
前記一時格納部は前記所定の格納単位数を超えない所定単位以上の前記デジタルデータの格納が不足しているとき、少なくとも前記所定単位分の前記デジタルデータの出力要求を前記デジタルデータ生成部に対して行う、
パラレルデータ出力制御回路。 - 請求項1あるいは請求項2記載のパラレルデータ出力制御回路であって、
前記出力制御クロックに同期して、前記デジタルデータの取り込みタイミングを指示する書き込み制御信号を出力する書き込み制御出力部を備える、
パラレルデータ出力制御回路。 - 時系列に変化するパラレルデータ出力波形を規定する波形設定用パラメータが格納可能なパラメータ格納部と、
前記波形設定用パラメータにより規定された出力波形データを生成する波形生成論理部とを備える、
パラレルデータ出力制御回路。 - 請求項4記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の立ち上がり及び立ち下がり波形を規定する立ち上がり及び立ち下がり用パラメータを有し、
前記立ち上がり用パラメータは、立ち上がり時刻み回数、立ち上がり時刻み時間幅及び刻み立ち上がり量を含み、前記立ち下がり用パラメータは、立ち下がり時刻み回数、立ち下がり時刻み時間幅及び刻み立ち下がり量を含み、
前記波形生成論理部は、
前記立ち上がり時刻み回数分、前記立ち上がり時刻み時間幅毎に前記刻み立ち上がり量上昇する立ち上がり波形が実現され、かつ、前記立ち下がり時刻み回数分、前記立ち下がり時刻み時間幅毎に前記刻み立ち下がり量下降する立ち下がり波形が実現されるように、前記パラレルデータを生成する、
パラレルデータ出力制御回路。 - 請求項4あるいは請求項5記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、パラレルデータ変化開始時の初期値設定用パラメータを含む、
パラレルデータ出力制御回路。 - 請求項4ないし請求項6のうち、いずれか1項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の極性を設定可能なパラメータを含む、
パラレルデータ出力制御回路。 - 請求項4ないし請求項7のうち、いずれか1項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の極値到達後その状態の保持時間を規定するパラメータを含む、
パラレルデータ出力制御回路。 - 請求項4ないし請求項8のうち、いずれか1項に記載のパラレルデータ出力制御回路であって、
前記パラメータ格納部は複数の部分パラメータ格納部を有し、前記複数の部分パラメータ格納部は前記パラレルデータ出力波形内容が異なる複数種の波形設定用パラメータが格納可能であり、
前記波形生成論理部は、前記複数の部分パラメータ格納部から得られる前記複数種の波形設定用パラメータに基づき、複数種のパラレルデータ出力波形を出力可能とする、
パラレルデータ出力制御回路。 - 請求項4ないし請求項9記載のうち、いずれか1項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の立ち上がり波形及び立ち下り波形を互いに独立して設定可能なパラメータを含む、
パラレルデータ出力制御回路。 - 請求項4ないし請求項10記載のうち、いずれか1項に記載のパラレルデータ出力制御回路であって、
前記波形生成論理部は、前記出力波形データの取り込みタイミングを指示する書き込み制御信号を出力する書き込み制御信号出力機能を備える、
パラレルデータ出力制御回路。 - 請求項11記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記書き込み制御信号の極性、出力期間、出力位置を設定可能なパラメータを含む、
パラレルデータ出力制御回路。 - 請求項1ないし請求項12のうちいずれか1項に記載のパラレルデータ出力制御回路と、
前記パラレルデータ出力制御回路から出力される前記デジタルデータをD/A変換するDACと、
を備える半導体装置。 - CPUと、
前記CPUからのデータを記憶し前記CPUにリクエスト信号を出力するデータバッファと、
前記データバッファからの出力を記憶するレジスタと、
書き込み制御信号を出力する書き込み制御出力部と、
前記レジスタからの出力を外部に出力する第1の外部接続端子群と、
前記書き込み制御出力部からの前記書き込み制御信号を外部に出力する第2の外部接続端子群とを備え、
前記リクエスト信号は、前記レジスタへ前記データバッファから所定時間間隔でデータ転送がされることにより前記データバッファの記憶領域に空き領域が生じると出力され、
前記第2の外部接続端子群からの前記書き込み制御信号は、前記第1の外部接続端子群の出力信号よりもさらに所定時間後に出力することを特徴とする、
半導体装置。
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