JPH08265156A - 半導体集積回路装置と制御システム - Google Patents
半導体集積回路装置と制御システムInfo
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- JPH08265156A JPH08265156A JP7085929A JP8592995A JPH08265156A JP H08265156 A JPH08265156 A JP H08265156A JP 7085929 A JP7085929 A JP 7085929A JP 8592995 A JP8592995 A JP 8592995A JP H08265156 A JPH08265156 A JP H08265156A
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Abstract
(57)【要約】 (修正有)
【目的】 簡単な構成で多用途に適したA/D変換器を
内蔵した半導体集積回路装置と制御システムを提供す
る。 【構成】 A/D変換器を内蔵した半導体集積回路装置
において、A/D変換器に変換結果を格納させる複数の
データレジスタを設け、かかる複数のデータレジスタに
は、A/D変換結果が第1のデータレジスタに格納され
るときに、かかる第1のデータレジスタの保持データが
第2のデータレジスタに転送された後に上記A/D変換
結果を取り込む動作モードを設ける。上記動作モードに
よりデータレジスタがA/D変換結果により飽和したと
きにはA/D変換器の動作を停止させる。そして、上記
動作ードにおいてデータレジスタの読み出しが終了した
ときに、上記A/D変換器の動作を再開させる。
内蔵した半導体集積回路装置と制御システムを提供す
る。 【構成】 A/D変換器を内蔵した半導体集積回路装置
において、A/D変換器に変換結果を格納させる複数の
データレジスタを設け、かかる複数のデータレジスタに
は、A/D変換結果が第1のデータレジスタに格納され
るときに、かかる第1のデータレジスタの保持データが
第2のデータレジスタに転送された後に上記A/D変換
結果を取り込む動作モードを設ける。上記動作モードに
よりデータレジスタがA/D変換結果により飽和したと
きにはA/D変換器の動作を停止させる。そして、上記
動作ードにおいてデータレジスタの読み出しが終了した
ときに、上記A/D変換器の動作を再開させる。
Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置
と制御システムに関し、特にアナログ/ディジタル変換
回路内蔵のシングルチップのマイクロコンピュータとそ
れを用いた制御システムに利用して有効な技術に関する
ものである。
と制御システムに関し、特にアナログ/ディジタル変換
回路内蔵のシングルチップのマイクロコンピュータとそ
れを用いた制御システムに利用して有効な技術に関する
ものである。
【0002】
【従来の技術】シングルチップのマイクロコンピュータ
は、昭和59年11月30日オーム社発行の「LSIハ
ンドブック」第540頁〜第541頁に記載されている
ように、中央処理装置(CPU)を中心にしてプログラ
ム保持用のROM(リード・オンリー・メモリ)、デー
タ保持用のRAM(ランダム・アクセス・メモリ)、及
びデータの入出力を行うための入出力回路などの機能ブ
ロックが1つの半導体基板上に形成されてなる。かかる
入出力回路にはA/D(アナログ/ディジタル)変換回
路も含まれる。A/D変換回路を内蔵したシングルチッ
プマイクロコンピュータの例としては、平成5年3月
(株)日立製作所発行「H8/3003 ハードウェア
マニュアル」がある。
は、昭和59年11月30日オーム社発行の「LSIハ
ンドブック」第540頁〜第541頁に記載されている
ように、中央処理装置(CPU)を中心にしてプログラ
ム保持用のROM(リード・オンリー・メモリ)、デー
タ保持用のRAM(ランダム・アクセス・メモリ)、及
びデータの入出力を行うための入出力回路などの機能ブ
ロックが1つの半導体基板上に形成されてなる。かかる
入出力回路にはA/D(アナログ/ディジタル)変換回
路も含まれる。A/D変換回路を内蔵したシングルチッ
プマイクロコンピュータの例としては、平成5年3月
(株)日立製作所発行「H8/3003 ハードウェア
マニュアル」がある。
【0003】高速のA/D変換回路の例としては、特開
昭60−124125号公報、特開平2−126726
号公報等があり、サンプリングホールド回路を複数持
ち、共通のA/D変換回路とパイプライン(前回のサン
プンリグした結果の変換と次のサンプリングを同時に行
う、換言すれば、サンプリング回路が交互に動作する)
をさせることによって高速化を実現している。また、サ
ブレンジ方式のA/D変換方式としては、例えば特開平
4−176215号公報があり、部分的なフラッシュ変
換を行うことにより、回路規模をさほど増加させずに高
速化を実現している。
昭60−124125号公報、特開平2−126726
号公報等があり、サンプリングホールド回路を複数持
ち、共通のA/D変換回路とパイプライン(前回のサン
プンリグした結果の変換と次のサンプリングを同時に行
う、換言すれば、サンプリング回路が交互に動作する)
をさせることによって高速化を実現している。また、サ
ブレンジ方式のA/D変換方式としては、例えば特開平
4−176215号公報があり、部分的なフラッシュ変
換を行うことにより、回路規模をさほど増加させずに高
速化を実現している。
【0004】
【発明が解決しようとする課題】シングルチップマイク
ロコンピュータに内蔵されたA/D変換回路に設けられ
た複数のアナログ入力チャンネルは、それが用いられる
システムによってそれぞれ異なる。例えば、モータを制
御する場合には、モータ駆動電流を電圧変換した値を入
力する。モータの制御が3相であれば、アナログ入力は
3乃至6チャンネルとなる。電流値の検出を2相のみで
よいならば2チャンネルでよい。上記のシステムにおい
て、雰囲気温度やモータの温度などをアナログ入力する
ことが必要である。モータの駆動を内蔵のタイマ出力で
行うとすれば、かかる駆動電流の測定は、タイマの所望
のタイミングから短時間に行うことが望ましい。3相目
の電流値を計算により求めるようにすると、測定対象の
2相の電流値を、同時点のアナログ値が得られるように
すること、つまり同時サンプリングを行うことが望まし
い。A/D変換動作の高速化や複数のアナログ入力を同
時に得ることによってタイマの所定のタイミングでの、
より正確な電流値を得ることができ、ひいてはモータの
駆動制御の精度を向上させることができる。これに対し
て、雰囲気温度やモータの温度などの検出頻度は低くて
よく、かつ、モータの駆動タイミングとは独立したタイ
ミングでよい。
ロコンピュータに内蔵されたA/D変換回路に設けられ
た複数のアナログ入力チャンネルは、それが用いられる
システムによってそれぞれ異なる。例えば、モータを制
御する場合には、モータ駆動電流を電圧変換した値を入
力する。モータの制御が3相であれば、アナログ入力は
3乃至6チャンネルとなる。電流値の検出を2相のみで
よいならば2チャンネルでよい。上記のシステムにおい
て、雰囲気温度やモータの温度などをアナログ入力する
ことが必要である。モータの駆動を内蔵のタイマ出力で
行うとすれば、かかる駆動電流の測定は、タイマの所望
のタイミングから短時間に行うことが望ましい。3相目
の電流値を計算により求めるようにすると、測定対象の
2相の電流値を、同時点のアナログ値が得られるように
すること、つまり同時サンプリングを行うことが望まし
い。A/D変換動作の高速化や複数のアナログ入力を同
時に得ることによってタイマの所定のタイミングでの、
より正確な電流値を得ることができ、ひいてはモータの
駆動制御の精度を向上させることができる。これに対し
て、雰囲気温度やモータの温度などの検出頻度は低くて
よく、かつ、モータの駆動タイミングとは独立したタイ
ミングでよい。
【0005】入力するアナログ値によって必要な分解能
が異なる場合が多い。例えば、上記のモータ駆動電流は
10ビット分解能が必要であるが、雰囲気温度などは8
ビット分解能でも十分である場合が多い。上記のA/D
変換回路内蔵のシングルチップマイクロコンピュータの
例では、変換結果が上位詰めになっているため、8ビッ
ト分解能を得る場合には上位バイトのみを読み出せばよ
い。10ビット分解能が必要な場合には2バイトをリー
ドすればよい。しかしながら、10ビットのA/D変換
の結果を、他の例えば10ビットのデータと処理する場
合には、いずれかを6ビットシフトしなければならな
い。このようなデータビットのシフトの処理をソフトウ
ェアにより行うようにすると、その負担はかならずしも
無視できるものではない。
が異なる場合が多い。例えば、上記のモータ駆動電流は
10ビット分解能が必要であるが、雰囲気温度などは8
ビット分解能でも十分である場合が多い。上記のA/D
変換回路内蔵のシングルチップマイクロコンピュータの
例では、変換結果が上位詰めになっているため、8ビッ
ト分解能を得る場合には上位バイトのみを読み出せばよ
い。10ビット分解能が必要な場合には2バイトをリー
ドすればよい。しかしながら、10ビットのA/D変換
の結果を、他の例えば10ビットのデータと処理する場
合には、いずれかを6ビットシフトしなければならな
い。このようなデータビットのシフトの処理をソフトウ
ェアにより行うようにすると、その負担はかならずしも
無視できるものではない。
【0006】A/D変換動作の起動要因として、ソフト
ウェアによる起動、及び外部トリガ端子による起動を選
択できるようにする事が便利である。また、汎用性を持
たせるためには、タイマのコンペアマッチでも起動する
ことが便利となる。例えば、タイマのコンペアマッチに
よる波形出力によって、モータを制御する場合には、か
かるコンペアマッチを利用して同時にモータの駆動電流
をモニタするような場合に有効となる。変換モードとし
ては、1回だけの変換を行うモードと繰り返して変換を
行うモード、あるいは1チャンネルの変換を行うモード
と、複数のチャンネルを連続して変換するモードなどが
考えられる。
ウェアによる起動、及び外部トリガ端子による起動を選
択できるようにする事が便利である。また、汎用性を持
たせるためには、タイマのコンペアマッチでも起動する
ことが便利となる。例えば、タイマのコンペアマッチに
よる波形出力によって、モータを制御する場合には、か
かるコンペアマッチを利用して同時にモータの駆動電流
をモニタするような場合に有効となる。変換モードとし
ては、1回だけの変換を行うモードと繰り返して変換を
行うモード、あるいは1チャンネルの変換を行うモード
と、複数のチャンネルを連続して変換するモードなどが
考えられる。
【0007】かかる複数からなる入力チャンネル、起動
要因、及び変換モードを有する場合、マイクロコンピュ
ータを用いたシステムにおていは、これらの入力チャン
ネル、起動要因及び変換モードが相互に関連しているこ
とになる。例えば、上記のモータの例では、モータ駆動
電流を電圧変換した値を入力するチャンネル値は、タイ
マのコンペアマッチで起動され、複数の各チャンネルに
供給される入力アナログ信号がA/D変換される。1本
の駆動電流を変換して判定しても、その他の起動要因で
変換しても都合が悪い。一方、雰囲気温度やモータの温
度などを入力するチャンネルは、モータの駆動タイミン
グとは独立したタイミングで、例えばソフトウェアによ
ってそれぞれ独立して入力アナログ信号のA/D変換が
される。
要因、及び変換モードを有する場合、マイクロコンピュ
ータを用いたシステムにおていは、これらの入力チャン
ネル、起動要因及び変換モードが相互に関連しているこ
とになる。例えば、上記のモータの例では、モータ駆動
電流を電圧変換した値を入力するチャンネル値は、タイ
マのコンペアマッチで起動され、複数の各チャンネルに
供給される入力アナログ信号がA/D変換される。1本
の駆動電流を変換して判定しても、その他の起動要因で
変換しても都合が悪い。一方、雰囲気温度やモータの温
度などを入力するチャンネルは、モータの駆動タイミン
グとは独立したタイミングで、例えばソフトウェアによ
ってそれぞれ独立して入力アナログ信号のA/D変換が
される。
【0008】更に、A/D変換終了時点で割り込みを発
生し、いわゆるデータトランスファコントローラDTC
によって、変換結果をメモリ(Random Access Memory;
RAM)に転送することができる。しかしながら、いわ
ゆるスキャンモードにおいて複数のチャンネルのA/D
変換を繰り返して行う場合、指定した全てのチャンネル
の変換が終了すると、A/D変換終了割り込みが発生し
て、上記DTCが起動される。一方、A/D変換回路は
再び第1チャンネルから変換を開始する。上記DTCが
起動されてから、実際のデータ転送が行われるまでの時
間は、そのほかの動作条件などによって変動するが、前
記のシングルチップマイクロコンピュータの例ではデー
タ転送に35ステートを必要としてしまう。前記のシン
グルチップマイクロコンピュータにおけるA/D変換回
路の1チャンネル当たりのA/D変換時間は135ステ
ートであるが、シングルチップマイクロコンピュータの
データ転送時間を35ステートのままで、A/D変換時
間をシングルチップマイクロコンピュータのデータ転送
時間より高速化(35ステートより高速化)しようすと
ると、上記DTCによる変換結果の読み出し以前に次の
変換動作が終了してしまうことがあり得る。例えば、複
数チャンネルの第1チャンネルは2回目の変換結果、そ
のほかは1回目の変換結果となってしまい、第1チャン
ネルの1回目の変換結果が失われてしまうことがあり得
る。
生し、いわゆるデータトランスファコントローラDTC
によって、変換結果をメモリ(Random Access Memory;
RAM)に転送することができる。しかしながら、いわ
ゆるスキャンモードにおいて複数のチャンネルのA/D
変換を繰り返して行う場合、指定した全てのチャンネル
の変換が終了すると、A/D変換終了割り込みが発生し
て、上記DTCが起動される。一方、A/D変換回路は
再び第1チャンネルから変換を開始する。上記DTCが
起動されてから、実際のデータ転送が行われるまでの時
間は、そのほかの動作条件などによって変動するが、前
記のシングルチップマイクロコンピュータの例ではデー
タ転送に35ステートを必要としてしまう。前記のシン
グルチップマイクロコンピュータにおけるA/D変換回
路の1チャンネル当たりのA/D変換時間は135ステ
ートであるが、シングルチップマイクロコンピュータの
データ転送時間を35ステートのままで、A/D変換時
間をシングルチップマイクロコンピュータのデータ転送
時間より高速化(35ステートより高速化)しようすと
ると、上記DTCによる変換結果の読み出し以前に次の
変換動作が終了してしまうことがあり得る。例えば、複
数チャンネルの第1チャンネルは2回目の変換結果、そ
のほかは1回目の変換結果となってしまい、第1チャン
ネルの1回目の変換結果が失われてしまうことがあり得
る。
【0009】また、前記高速のA/D変換回路は、シン
グルチップマイクロコンピュータに内蔵させることに考
慮されていない。それは単一のアドレス入力を連続かつ
高速に変換することが目的であって、この連続かつ高速
に変換するアナログ入力が複数あっても、多数の異なる
アナログ入力の判定を行うことは考慮されていない。ま
た、連続かつ高速なA/D変換が必要でない応用分野に
おいては、サンプリング回路を複数もっていても、これ
が有効に利用されなくなる。シングルチップのマイクロ
コンピュータなどのアナログ入力としては、アナログ入
力毎に、必要な分解能が異なったり、連続変換が必要な
ものがあったり、単一の変換でよくて、パイプライン動
作に意味がなくなったり、高速化ができないばかりか、
サンプルホールド回路などが無駄になる場合があった
り、複数のアナログ入力の相対値が重要であったりする
場合等種々である。
グルチップマイクロコンピュータに内蔵させることに考
慮されていない。それは単一のアドレス入力を連続かつ
高速に変換することが目的であって、この連続かつ高速
に変換するアナログ入力が複数あっても、多数の異なる
アナログ入力の判定を行うことは考慮されていない。ま
た、連続かつ高速なA/D変換が必要でない応用分野に
おいては、サンプリング回路を複数もっていても、これ
が有効に利用されなくなる。シングルチップのマイクロ
コンピュータなどのアナログ入力としては、アナログ入
力毎に、必要な分解能が異なったり、連続変換が必要な
ものがあったり、単一の変換でよくて、パイプライン動
作に意味がなくなったり、高速化ができないばかりか、
サンプルホールド回路などが無駄になる場合があった
り、複数のアナログ入力の相対値が重要であったりする
場合等種々である。
【0010】A/D変換回路による変換結果は、CPU
がこれを処理しなければならず、変換結果の一時退避用
にデータ転送値による変換結果のリードなどを行う。こ
れらのCPUがDTCの動作状態によっては、常に変換
結果のリードや処理が可能とは限らない。CPUがA/
D変換回路の変換結果をリードする場合、前記のシング
ルチップマイクロコンピュータでは命令実行に6ステー
トを必要とし、A/D変換回路の変換動作を高速化する
と、CPUのリード動作と同等時間になってしまい、C
PUがそのほかの処理を行うことができなくなってしま
う。この後、リード結果に基づいて所望のデータ処理を
行う。シングルチップのマイクロコンピュータの全体的
な高速化のためには、これらのリードや処理に必要な負
担を軽減することが必要となる。また、半導体集積回路
装置に内蔵されるA/D変換回路としては、消費電流が
小さいことが望ましい。
がこれを処理しなければならず、変換結果の一時退避用
にデータ転送値による変換結果のリードなどを行う。こ
れらのCPUがDTCの動作状態によっては、常に変換
結果のリードや処理が可能とは限らない。CPUがA/
D変換回路の変換結果をリードする場合、前記のシング
ルチップマイクロコンピュータでは命令実行に6ステー
トを必要とし、A/D変換回路の変換動作を高速化する
と、CPUのリード動作と同等時間になってしまい、C
PUがそのほかの処理を行うことができなくなってしま
う。この後、リード結果に基づいて所望のデータ処理を
行う。シングルチップのマイクロコンピュータの全体的
な高速化のためには、これらのリードや処理に必要な負
担を軽減することが必要となる。また、半導体集積回路
装置に内蔵されるA/D変換回路としては、消費電流が
小さいことが望ましい。
【0011】この発明の目的は、簡単な構成で多用途に
適したA/D変換器を内蔵した半導体集積回路装置と制
御システムを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
適したA/D変換器を内蔵した半導体集積回路装置と制
御システムを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、A/D変換器を内蔵した半
導体集積回路装置において、A/D変換器に変換結果を
格納させる複数のデータレジスタを設け、かかる複数の
データレジスタには、A/D変換結果が第1のデータレ
ジスタに格納されるときに、かかる第1のデータレジス
タの保持データが第2のデータレジスタに転送された後
に上記A/D変換結果を取り込む動作モードを設ける。
あるいは第1のA/D変換結果を第1のデータレジスタ
に格納し、第2のA/D変換結果を第2のデータレジス
タに格納する動作モードを設ける。上記動作モードによ
りデータレジスタがA/D変換結果により飽和したとき
にはA/D変換器の動作を停止させる。そして、上記動
作ードにおいてデータレジスタの読み出しが終了したと
きに、上記A/D変換器の動作を再開させる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、A/D変換器を内蔵した半
導体集積回路装置において、A/D変換器に変換結果を
格納させる複数のデータレジスタを設け、かかる複数の
データレジスタには、A/D変換結果が第1のデータレ
ジスタに格納されるときに、かかる第1のデータレジス
タの保持データが第2のデータレジスタに転送された後
に上記A/D変換結果を取り込む動作モードを設ける。
あるいは第1のA/D変換結果を第1のデータレジスタ
に格納し、第2のA/D変換結果を第2のデータレジス
タに格納する動作モードを設ける。上記動作モードによ
りデータレジスタがA/D変換結果により飽和したとき
にはA/D変換器の動作を停止させる。そして、上記動
作ードにおいてデータレジスタの読み出しが終了したと
きに、上記A/D変換器の動作を再開させる。
【0013】
【作用】上記した手段によれば、連続して入力された変
換結果を逐一中央処理装置やデータ転送装置が取り出す
ことがなく、これらを一括して処理できるので実質的な
処理能力の向上が可能となり、しかもそれら相互の関係
を保持させて処理できる。また、これらのデータ処理に
合わせてA/D変換動作を行わせるようにすることがで
きる。
換結果を逐一中央処理装置やデータ転送装置が取り出す
ことがなく、これらを一括して処理できるので実質的な
処理能力の向上が可能となり、しかもそれら相互の関係
を保持させて処理できる。また、これらのデータ処理に
合わせてA/D変換動作を行わせるようにすることがで
きる。
【0014】
【実施例】図1には、この発明が適用されたシングルチ
ップのマイクロコンピュータの一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術により、単結晶シリコンのような1
個の半導体基板上において形成される。
ップのマイクロコンピュータの一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術により、単結晶シリコンのような1
個の半導体基板上において形成される。
【0015】この実施例のシングルチップのマイクロコ
ンピュータは、中央処理装置CPU、クロック発生回路
CPG、データトランスファコントローラ(データ転送
装置)DTC、割り込みコントローラINT、プログラ
ム等が格納されたリード・オンリー・メモリROM、一
時記憶等に用いられるランダム・アクセス・メモリRA
M、タイマAとタイマB(ITU)、シリアルコミュニ
ケーションインターフェイスSCI、A/D変換器、第
1ないし第9からなる入出力ポートIOP1〜IOP9
の各機能ブロック又は機能モジュールから構成される。
かかる機能ブロック又は機能モジュールは、内部バスに
よって相互に接続される。内部バスは、アドレスバス、
データバスの他、リード信号、ライト信号を伝達するた
めの制御バスを含み、さらにバスサイズ信号(WORD) あ
るいはシステムクロックなどを含んでよい。上記機能ブ
ロック又は機能モジュールは、内部バスを介して中央処
理装置CPU又はデータトランスファコントローラDT
Cによってリード/ライトされる。特に制限されない
が、内部バスのバス幅は16ビットから構成される。
ンピュータは、中央処理装置CPU、クロック発生回路
CPG、データトランスファコントローラ(データ転送
装置)DTC、割り込みコントローラINT、プログラ
ム等が格納されたリード・オンリー・メモリROM、一
時記憶等に用いられるランダム・アクセス・メモリRA
M、タイマAとタイマB(ITU)、シリアルコミュニ
ケーションインターフェイスSCI、A/D変換器、第
1ないし第9からなる入出力ポートIOP1〜IOP9
の各機能ブロック又は機能モジュールから構成される。
かかる機能ブロック又は機能モジュールは、内部バスに
よって相互に接続される。内部バスは、アドレスバス、
データバスの他、リード信号、ライト信号を伝達するた
めの制御バスを含み、さらにバスサイズ信号(WORD) あ
るいはシステムクロックなどを含んでよい。上記機能ブ
ロック又は機能モジュールは、内部バスを介して中央処
理装置CPU又はデータトランスファコントローラDT
Cによってリード/ライトされる。特に制限されない
が、内部バスのバス幅は16ビットから構成される。
【0016】この実施例のシングルチップのマイクロコ
ンピュータは、電源端子として接地電位Vss、電源電圧
Vcc、アナログ接地電位AVss、アナログ電源電圧AV
cc、アナログ基準電圧Vref 、その他専用制御端子とし
てリセットRES、スタイバイSTBY、モード制御M
D0,MD1、クロック入力EXTAL、XTAL等が
設けられる。
ンピュータは、電源端子として接地電位Vss、電源電圧
Vcc、アナログ接地電位AVss、アナログ電源電圧AV
cc、アナログ基準電圧Vref 、その他専用制御端子とし
てリセットRES、スタイバイSTBY、モード制御M
D0,MD1、クロック入力EXTAL、XTAL等が
設けられる。
【0017】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマ、シリアルコミュニ
ケーションインターフェイスSCI、A/D変換器の入
出力端子と兼用される。すなわち、タイマ、シリアルコ
ミュニケーションインターフェイスSCI、A/D変換
器は、それぞれ入出力信号を有し、入出力ポートと兼用
された端子を介して外部と入出力されるものである。例
えば第5ポートIOP5、第6ポートIOP6、第7ポ
ートIOP7は、タイマAとBの入出力端子(タイマB
の出力信号はU,V,WとU#,V#,W#を含み、入
力信号はTCLKA、TCLKBを含む。)と兼用、第
8ポートIOP8は、シリアルコミュニケーションイン
ターフェイスSCIの入出力端子と兼用されている。ア
ナログデータの入力AIN0〜AIN7の端子は、第9
ポートIOP9と兼用されている。外部トリガ信号AD
TRGとビジー信号BUSYは、上記第8ポートIOP
8と兼用されている。
バス、バス制御信号あるいはタイマ、シリアルコミュニ
ケーションインターフェイスSCI、A/D変換器の入
出力端子と兼用される。すなわち、タイマ、シリアルコ
ミュニケーションインターフェイスSCI、A/D変換
器は、それぞれ入出力信号を有し、入出力ポートと兼用
された端子を介して外部と入出力されるものである。例
えば第5ポートIOP5、第6ポートIOP6、第7ポ
ートIOP7は、タイマAとBの入出力端子(タイマB
の出力信号はU,V,WとU#,V#,W#を含み、入
力信号はTCLKA、TCLKBを含む。)と兼用、第
8ポートIOP8は、シリアルコミュニケーションイン
ターフェイスSCIの入出力端子と兼用されている。ア
ナログデータの入力AIN0〜AIN7の端子は、第9
ポートIOP9と兼用されている。外部トリガ信号AD
TRGとビジー信号BUSYは、上記第8ポートIOP
8と兼用されている。
【0018】タイマA及びタイマBのコンペアマッチ信
号、オーバーフロー信号、アンダーフロー信号は、A/
D変換開始トリガとしてA/D変換器に与えられる。割
り込み信号は、A/D変換器、タイマA、タイマB及び
シリアルコミュニケーションインターフェイスSCIが
出力し、割り込みコントローラINTがこれを受けて、
所定のレジスタなどの指定に基づいて、中央処理装置C
PUに割込要求信号を与えるか、データトランスファコ
ントローラDTCに起動要求信号を与えるかを制御す
る。かかる切り換えは、DTEビットによって行われ
る。つまり、DTEビットが“1”にセットされている
状態で割込要因が発生すると、データトランスファコン
トローラDTCに対する起動要求信号が発生され、その
データ転送が行われると自動的に割込要求がクリアされ
る。一方、DTEビットが“0”にクリアされている状
態で割込要因が発生すると、中央処理装置CPUに対す
る起動要求信号が発生され、中央処理装置CPUが所望
のデータ処理を行い、所望のデータ処理後割込要因を示
すビットをクリアする。
号、オーバーフロー信号、アンダーフロー信号は、A/
D変換開始トリガとしてA/D変換器に与えられる。割
り込み信号は、A/D変換器、タイマA、タイマB及び
シリアルコミュニケーションインターフェイスSCIが
出力し、割り込みコントローラINTがこれを受けて、
所定のレジスタなどの指定に基づいて、中央処理装置C
PUに割込要求信号を与えるか、データトランスファコ
ントローラDTCに起動要求信号を与えるかを制御す
る。かかる切り換えは、DTEビットによって行われ
る。つまり、DTEビットが“1”にセットされている
状態で割込要因が発生すると、データトランスファコン
トローラDTCに対する起動要求信号が発生され、その
データ転送が行われると自動的に割込要求がクリアされ
る。一方、DTEビットが“0”にクリアされている状
態で割込要因が発生すると、中央処理装置CPUに対す
る起動要求信号が発生され、中央処理装置CPUが所望
のデータ処理を行い、所望のデータ処理後割込要因を示
すビットをクリアする。
【0019】データトランスファコントローラDTCに
よるデータ転送時に、所定の条件が成立すると、例えば
転送カウンタが0になったりすると、割込要因を示すビ
ットをクリアせずに、対応するDTEビットを“0”に
クリアして、中央処理装置CPUに割込要求を発生する
ようにする。各割込要因には、独立したDTEビットと
独立したベクタが割り当てられている。
よるデータ転送時に、所定の条件が成立すると、例えば
転送カウンタが0になったりすると、割込要因を示すビ
ットをクリアせずに、対応するDTEビットを“0”に
クリアして、中央処理装置CPUに割込要求を発生する
ようにする。各割込要因には、独立したDTEビットと
独立したベクタが割り当てられている。
【0020】データ転送装置としては、上記のようなデ
ータトランスファコントローラDTCのほかに、直接メ
モリアクセス制御装置DMACのようなものを用いるも
のであってもよい。上記のようなデータトランスファコ
ントローラDTCの例としては、昭和63年12月
(株)日立製作所発行「H8/532 ハードウェアマ
ニュアル」などに記載されているものを利用できる。直
接メモリアクセス制御装置DMACの例としては、平成
5年3月(株)日立製作所発行「H8/3003ハード
ウェアマニュアル」などに記載されているものを利用で
きる。
ータトランスファコントローラDTCのほかに、直接メ
モリアクセス制御装置DMACのようなものを用いるも
のであってもよい。上記のようなデータトランスファコ
ントローラDTCの例としては、昭和63年12月
(株)日立製作所発行「H8/532 ハードウェアマ
ニュアル」などに記載されているものを利用できる。直
接メモリアクセス制御装置DMACの例としては、平成
5年3月(株)日立製作所発行「H8/3003ハード
ウェアマニュアル」などに記載されているものを利用で
きる。
【0021】これらのデータ転送装置(DTC/DMA
C)は、「H8/3003 ハードウェアマニュアル」
又は特願平4−137954号に記載されているよう
に、1回の起動によって、複数単位のデータを転送する
こと、いわゆるブロック転送モードが可能とされる。こ
れらは、ソースアドレスレジスタSAR、ディスティネ
ーションアドレスレジスタDAR、ブロックサイズカウ
ンタTCRH、ブロックサイズ保持レジスタTCRL、
ブロック転送カウンタBTCRを持ち、ブロック単位で
のデータ転送を行うことができるようにされる。
C)は、「H8/3003 ハードウェアマニュアル」
又は特願平4−137954号に記載されているよう
に、1回の起動によって、複数単位のデータを転送する
こと、いわゆるブロック転送モードが可能とされる。こ
れらは、ソースアドレスレジスタSAR、ディスティネ
ーションアドレスレジスタDAR、ブロックサイズカウ
ンタTCRH、ブロックサイズ保持レジスタTCRL、
ブロック転送カウンタBTCRを持ち、ブロック単位で
のデータ転送を行うことができるようにされる。
【0022】タイマB(ITU;Integrated Timer Uni
t)は、タイマカウンタ、コンペアレジスタ(GRA〜G
RD)を有し、タイマカウンタ0〜GRA(レジスタG
RAの設定値)でアップ/ダウンカウントを行う。ダウ
ンカウントにより計数値が0になっとときアンダーフロ
ー信号を発生し、アップカウントにより上記GRAの設
定値に一致したとき、コンペアマッチAを発生する。ま
た、この途中でコンペアレジスタGRB〜GRDに設定
された値と一致したとき、タイマ出力を変化させる。タ
イマ出力はそれぞれ正相/逆相の出力を有する。これに
よって、例えば相補3相のPWM(パルス幅変調)出力
を形成することができる。かかる相補3相のPWM出力
は、上記「H8/3003 ハードウェアマニュアル」
pp.374〜381等に記載されている。上記正相/
逆相の出力間にノンオーバーラップ時間を設定するよう
なカウンタを追加してもよい。
t)は、タイマカウンタ、コンペアレジスタ(GRA〜G
RD)を有し、タイマカウンタ0〜GRA(レジスタG
RAの設定値)でアップ/ダウンカウントを行う。ダウ
ンカウントにより計数値が0になっとときアンダーフロ
ー信号を発生し、アップカウントにより上記GRAの設
定値に一致したとき、コンペアマッチAを発生する。ま
た、この途中でコンペアレジスタGRB〜GRDに設定
された値と一致したとき、タイマ出力を変化させる。タ
イマ出力はそれぞれ正相/逆相の出力を有する。これに
よって、例えば相補3相のPWM(パルス幅変調)出力
を形成することができる。かかる相補3相のPWM出力
は、上記「H8/3003 ハードウェアマニュアル」
pp.374〜381等に記載されている。上記正相/
逆相の出力間にノンオーバーラップ時間を設定するよう
なカウンタを追加してもよい。
【0023】図2には、この発明が適用されたシングル
チップマイクロコンピュータに搭載されるA/D変換器
の一実施例のブロック図が示されている。A/D変換器
は、コントロールロジック、バスインターフェイス、制
御レジスタADCSR、ADCR、データレジスタAD
DRA〜ADDRH、2ビット分圧、6ビット分圧及び
2ビット分圧を行う抵抗分圧回路(D/A変換)、アナ
ログマルチプレクサ、サンプルホールド・レベルシフト
回路A,B、コンパレータアレイ(差動増幅器)A,
B、逐次比較レジスタから構成される。
チップマイクロコンピュータに搭載されるA/D変換器
の一実施例のブロック図が示されている。A/D変換器
は、コントロールロジック、バスインターフェイス、制
御レジスタADCSR、ADCR、データレジスタAD
DRA〜ADDRH、2ビット分圧、6ビット分圧及び
2ビット分圧を行う抵抗分圧回路(D/A変換)、アナ
ログマルチプレクサ、サンプルホールド・レベルシフト
回路A,B、コンパレータアレイ(差動増幅器)A,
B、逐次比較レジスタから構成される。
【0024】シングルチップマイクロコンピュータの外
部からの入力としては、電源(Vcc、Vss、AVcc、A
Vss、Vref )、アナログ入力AIN0〜AIN7、外
部トリガ信号ADTRGがA/D変換器に供給される。
シングルチップマイクロコンピュータの内部信号として
は、タイマAとBからの起動信号、アドレスバスからの
アドレス信号、リード信号、ライト信号、バスサイズ信
号、要因クリア信号が与えられ、バスインターフェイス
を介して内部データバスとの間でデータの入出力が行わ
れる。また、割込信号ADIを出力する。かかる割込信
号ADIは、割り込みコントローラINTに与えられ
て、上記データトランスファコントローラDTCの起動
信号又は中央処理装置CPUの割込要求とされる。
部からの入力としては、電源(Vcc、Vss、AVcc、A
Vss、Vref )、アナログ入力AIN0〜AIN7、外
部トリガ信号ADTRGがA/D変換器に供給される。
シングルチップマイクロコンピュータの内部信号として
は、タイマAとBからの起動信号、アドレスバスからの
アドレス信号、リード信号、ライト信号、バスサイズ信
号、要因クリア信号が与えられ、バスインターフェイス
を介して内部データバスとの間でデータの入出力が行わ
れる。また、割込信号ADIを出力する。かかる割込信
号ADIは、割り込みコントローラINTに与えられ
て、上記データトランスファコントローラDTCの起動
信号又は中央処理装置CPUの割込要求とされる。
【0025】コントロールロジックは、中央処理装置C
PUから与えられるアドレスバスからのアドレス信号、
リード信号、ライト信号に基づいて、内部データバスと
の間でバスインターフェイスを介して制御レジスタAD
CSR、ADCR、データレジスタADDRA〜ADD
RHとの間でデータの入出力を行う。コントロールロジ
ックには、外部トリガ信号ADTRG及びタイマA,B
からの起動信号が入力される。コントロールロジック
は、上記制御レジスタADCSR、ADCRの内容に基
づいて、アナログ入力動作制御を行う。そして、コント
ロールロジックは、上記割込信号ADIを出力する。
PUから与えられるアドレスバスからのアドレス信号、
リード信号、ライト信号に基づいて、内部データバスと
の間でバスインターフェイスを介して制御レジスタAD
CSR、ADCR、データレジスタADDRA〜ADD
RHとの間でデータの入出力を行う。コントロールロジ
ックには、外部トリガ信号ADTRG及びタイマA,B
からの起動信号が入力される。コントロールロジック
は、上記制御レジスタADCSR、ADCRの内容に基
づいて、アナログ入力動作制御を行う。そして、コント
ロールロジックは、上記割込信号ADIを出力する。
【0026】制御レジスタADCSR、ADCRは、中
央処理装置CPUから内部データバス、バスインターフ
ェイスを介してリード/ライトが行われ、コントロール
ロジックの動作を指示し、上記アナログ入力の状態を表
示する。つまり、制御レジスタADCSR、ADCRに
格納されたデータは、アナログ入力端子(以下、入力チ
ャンネルという)の選択やA/D変化器の変換モードの
選択等を示す。A/D変換モードには、後述するように
1チャンネルの変換を行うセレクトモードと、複数チャ
ンネルの変換を行うグループモードがあり、これに加え
て1回の変換を行うシングルモードと繰り返して変換を
行うスキャンモードがある。
央処理装置CPUから内部データバス、バスインターフ
ェイスを介してリード/ライトが行われ、コントロール
ロジックの動作を指示し、上記アナログ入力の状態を表
示する。つまり、制御レジスタADCSR、ADCRに
格納されたデータは、アナログ入力端子(以下、入力チ
ャンネルという)の選択やA/D変化器の変換モードの
選択等を示す。A/D変換モードには、後述するように
1チャンネルの変換を行うセレクトモードと、複数チャ
ンネルの変換を行うグループモードがあり、これに加え
て1回の変換を行うシングルモードと繰り返して変換を
行うスキャンモードがある。
【0027】制御レジスタADCSRは、A/Dコント
ロール/スタータスレジスタであり、8ビットのリード
R又はライトWが可能なレジスタであり、A/D変換の
動作制御とステータスの表示を行う。このレジスタAD
CRSはリセット時にH’00にイニシャライズ(初期
値)にされ、そのビット構成を次の表1に示す。
ロール/スタータスレジスタであり、8ビットのリード
R又はライトWが可能なレジスタであり、A/D変換の
動作制御とステータスの表示を行う。このレジスタAD
CRSはリセット時にH’00にイニシャライズ(初期
値)にされ、そのビット構成を次の表1に示す。
【0028】
【表1】
【0029】ビット7のADFは、A/D変換の終了を
示すスタータスフラグであり、クリア条件は、ADF=
“1”の状態で、ADFフラグをリードした後にADF
フラグに“0”をライトするとき、あるいは割り込み信
号ADIによる割り込みに従ってデータ転送装置DTC
又はDMACが起動されたときである。セット条件は、
シングルモードのときに、指定した全てのチャンネルの
A/D変換を終了し、A/D変換が終了したときと、ス
キャンモードのときに、指定した全てのチャンネルを一
巡して変換したときである。
示すスタータスフラグであり、クリア条件は、ADF=
“1”の状態で、ADFフラグをリードした後にADF
フラグに“0”をライトするとき、あるいは割り込み信
号ADIによる割り込みに従ってデータ転送装置DTC
又はDMACが起動されたときである。セット条件は、
シングルモードのときに、指定した全てのチャンネルの
A/D変換を終了し、A/D変換が終了したときと、ス
キャンモードのときに、指定した全てのチャンネルを一
巡して変換したときである。
【0030】ビット6のADIEは、A/D変換の終了
による割り込み(ADI)要求の許可又は禁止を選択す
る。ADIE=“0”ならA/D変換の終了による割り
込み(ADI)要求を禁止し、ADIE=“1”ならA
/D変換の終了による割り込み(ADI)要求を許可す
る。
による割り込み(ADI)要求の許可又は禁止を選択す
る。ADIE=“0”ならA/D変換の終了による割り
込み(ADI)要求を禁止し、ADIE=“1”ならA
/D変換の終了による割り込み(ADI)要求を許可す
る。
【0031】ビット5のADSTは、A/D変換の開始
又は停止を選択する。A/D変換中は“1”を保持す
る。ADSTは、A/D外部トリガ入力端子から供給さ
れる外部トリガ信号ADTRG、又はタイマのトリガ信
号によって“1”にセットされる。ADST=“0”の
ときはA/D変換を停止し、ADST=“1”のときシ
ングルモードならA/D変換を開始し、指定したチャン
ネルの変換が終了すると自動的に“0”にクリアされ
る。ADST=“1”のときスキャンモードならA/D
変換を開始し、ソフトウェアにより“0”にクリアされ
まで連続変換を行う。
又は停止を選択する。A/D変換中は“1”を保持す
る。ADSTは、A/D外部トリガ入力端子から供給さ
れる外部トリガ信号ADTRG、又はタイマのトリガ信
号によって“1”にセットされる。ADST=“0”の
ときはA/D変換を停止し、ADST=“1”のときシ
ングルモードならA/D変換を開始し、指定したチャン
ネルの変換が終了すると自動的に“0”にクリアされ
る。ADST=“1”のときスキャンモードならA/D
変換を開始し、ソフトウェアにより“0”にクリアされ
まで連続変換を行う。
【0032】ビット4のCKSは、クロック発生回路C
PGから発生されるクロック信号(φあるいはφ/2)
の周期を選択するためのクロックセレクト信号であり、
A/D変換時間の設定を行う。変換時間の切り替えは変
換停止中に行われる。CKS=“0”のときには変換時
間が20ステート(基準クロックφを選択)となり、C
KS=“1”のときには変換時間が40ステート(基準
クロックφ/2を選択)となる。
PGから発生されるクロック信号(φあるいはφ/2)
の周期を選択するためのクロックセレクト信号であり、
A/D変換時間の設定を行う。変換時間の切り替えは変
換停止中に行われる。CKS=“0”のときには変換時
間が20ステート(基準クロックφを選択)となり、C
KS=“1”のときには変換時間が40ステート(基準
クロックφ/2を選択)となる。
【0033】ビット3のGRPはグループモード信号で
あり、A/D変換チャンネルの選択をセレクトモード又
はグループモードに指定する。このGRPビットの設定
は、A/D変換停止中に行われる。GRP=“0”のと
きにはセレクトモードとされ、GRP=“1”のときに
はグループモードとされる。
あり、A/D変換チャンネルの選択をセレクトモード又
はグループモードに指定する。このGRPビットの設定
は、A/D変換停止中に行われる。GRP=“0”のと
きにはセレクトモードとされ、GRP=“1”のときに
はグループモードとされる。
【0034】ビット2〜0はチャンネルセレクト信号で
あり、上記GRPビットとともにアナログ入力チャンネ
ルを選択する。入力チャンネルの設定は、A/D変換停
止中に行われる。GRP=“0”のときにはセレクトモ
ードのときには上記3ビットCH2〜CH0の組み合わ
せによりAIN0〜AIN7のいずれか1つが選ばれ
る。GRP=“1”であり、グループモードのときには
上記3ビットCH2〜CH0がH’000ときにAIN
0のみが選択され、それ以外は上記AIN0とビットC
H1とCH2の組み合わせによりAIN1〜AIN7が
上記AIN0と同時に選ばれる。
あり、上記GRPビットとともにアナログ入力チャンネ
ルを選択する。入力チャンネルの設定は、A/D変換停
止中に行われる。GRP=“0”のときにはセレクトモ
ードのときには上記3ビットCH2〜CH0の組み合わ
せによりAIN0〜AIN7のいずれか1つが選ばれ
る。GRP=“1”であり、グループモードのときには
上記3ビットCH2〜CH0がH’000ときにAIN
0のみが選択され、それ以外は上記AIN0とビットC
H1とCH2の組み合わせによりAIN1〜AIN7が
上記AIN0と同時に選ばれる。
【0035】制御レジスタADCRは、A/Dコントロ
ールレジスタであり、8ビットのリードR又はライトW
が可能なレジスタであり、A/D変換の動作制御を行
う。このレジスタADCRはリセット時にH’00にイ
ニシャライズ(初期値)にされ、そのビット構成を次の
表2に示す。
ールレジスタであり、8ビットのリードR又はライトW
が可能なレジスタであり、A/D変換の動作制御を行
う。このレジスタADCRはリセット時にH’00にイ
ニシャライズ(初期値)にされ、そのビット構成を次の
表2に示す。
【0036】
【表2】
【0037】ビット7のINFは、インターバルビット
であり、インターバル動作を指定する。インターバル動
作では、BUSY信号が活性状態のとき、新しいA/D
変換動作を開始しない。ADFフラグを“0”にクリア
することにより、BUSY信号を活性状態にして、新し
いA/D変換動作を開始させることができる。INF=
“0”は通常動作であり、INF=“1”が上記インタ
ーバル動作である。
であり、インターバル動作を指定する。インターバル動
作では、BUSY信号が活性状態のとき、新しいA/D
変換動作を開始しない。ADFフラグを“0”にクリア
することにより、BUSY信号を活性状態にして、新し
いA/D変換動作を開始させることができる。INF=
“0”は通常動作であり、INF=“1”が上記インタ
ーバル動作である。
【0038】ビット6のPWRは、電源ビットであり、
変換開始モードを設定する。変換開始モードについて
は、後に詳細に説明するように高速変換モードと低消費
電力モードからなる。
変換開始モードを設定する。変換開始モードについて
は、後に詳細に説明するように高速変換モードと低消費
電力モードからなる。
【0039】ビット5〜4のTRGS1,TRGS0
は、タイマトリガセレクトビットであり、トリガ信号に
よるA/D変換開始の許可又は禁止を選択する。TRG
S1,TRGS0の設定は、A/D変換停止中に設定さ
れる。上記2ビットのTRGS1,TRGS0の組み合
わせより、次の4通りが選択できる。(1)ソフトウェ
アによるA/D変換の開始のみを許可する。(2)タイ
マトリガ(タイマB)によるA/D変換の開始を許可す
る。(3)タイマトリガ(タイマA)によるA/D変換
の開始を許可する。(4)外部トリガ端子によるA/D
変換の開始を許可する。
は、タイマトリガセレクトビットであり、トリガ信号に
よるA/D変換開始の許可又は禁止を選択する。TRG
S1,TRGS0の設定は、A/D変換停止中に設定さ
れる。上記2ビットのTRGS1,TRGS0の組み合
わせより、次の4通りが選択できる。(1)ソフトウェ
アによるA/D変換の開始のみを許可する。(2)タイ
マトリガ(タイマB)によるA/D変換の開始を許可す
る。(3)タイマトリガ(タイマA)によるA/D変換
の開始を許可する。(4)外部トリガ端子によるA/D
変換の開始を許可する。
【0040】ビット3のSCANは、スキャンモードで
あり、A/D変換の動作モードをシングルモード又はス
キャンモードの選択を行う。シングルモードとスキャン
モードの詳細については後に説明する。SCAN=
“0”ならシングルモードとなり、SCAN=“1”な
らスキャンモードとなる。
あり、A/D変換の動作モードをシングルモード又はス
キャンモードの選択を行う。シングルモードとスキャン
モードの詳細については後に説明する。SCAN=
“0”ならシングルモードとなり、SCAN=“1”な
らスキャンモードとなる。
【0041】ビット2のDSMPは、同時サンプリング
モードであり、2チャンネルの同時サンプリング動作を
許可又は禁止する。この同時サンプリング動作の詳細に
つていは後に説明する。DSMP=“0”通常サンプリ
ング動作とし、DSMP=“1”なら同時サンプリング
動作とする。
モードであり、2チャンネルの同時サンプリング動作を
許可又は禁止する。この同時サンプリング動作の詳細に
つていは後に説明する。DSMP=“0”通常サンプリ
ング動作とし、DSMP=“1”なら同時サンプリング
動作とする。
【0042】ビット1と0のBUFE1,BUFE0は
バッファイネーブルであり、データレジスタADDRA
〜ADDRDをバッファレジスタとして使用するかしな
いかを選択する。このバッファ動作については後に説明
する。
バッファイネーブルであり、データレジスタADDRA
〜ADDRDをバッファレジスタとして使用するかしな
いかを選択する。このバッファ動作については後に説明
する。
【0043】データレジスタADDRA〜ADDRH
は、中央処理装置CPUから内部データバス及びバスイ
ンターフェイスを介してリード/ライトが可能であり、
アナログ入力データ、言い換えるならば、A/D変換結
果が格納される。特に制限されないが、これらのデータ
レジスタADDRA〜ADDRHは、それぞれが16ビ
ットからなり、後述するようにA/D変換されたデータ
が10ビットであるときには、下位8ビットが下位バイ
ト(ビット7〜0)に、上位2ビットが上位バイト(ビ
ット9と8)に転送保持される。上位バイトのビット1
5〜10は使用されないが、リードすると常に“0”が
読み出されるようにされる。この実施例では、データの
読み出しは、バイト又はワード選択ができるようにされ
る。つまり、10ビット分解能のA/D変換出力はワー
ドモードとして読み出され、8ビット分解能のA/D変
換出力はバイトモードとして上位8ビット(ビット9〜
2)が読み出されるようにされる。
は、中央処理装置CPUから内部データバス及びバスイ
ンターフェイスを介してリード/ライトが可能であり、
アナログ入力データ、言い換えるならば、A/D変換結
果が格納される。特に制限されないが、これらのデータ
レジスタADDRA〜ADDRHは、それぞれが16ビ
ットからなり、後述するようにA/D変換されたデータ
が10ビットであるときには、下位8ビットが下位バイ
ト(ビット7〜0)に、上位2ビットが上位バイト(ビ
ット9と8)に転送保持される。上位バイトのビット1
5〜10は使用されないが、リードすると常に“0”が
読み出されるようにされる。この実施例では、データの
読み出しは、バイト又はワード選択ができるようにされ
る。つまり、10ビット分解能のA/D変換出力はワー
ドモードとして読み出され、8ビット分解能のA/D変
換出力はバイトモードとして上位8ビット(ビット9〜
2)が読み出されるようにされる。
【0044】アナログマルチプレクサは、制御レジスタ
ADCSRのビット0〜2(CH0〜CH2)とGRP
とで示されているデータに基づいてコントールロジック
から出力された選択信号に従いアナログ入力AIN0〜
AIN7を選択し、それに対応したアナログ信号を内部
に取り込む。このアナログマルチプレクサは、上記図1
の入出力ポートIOP9に含まれるようにしてもよい。
ADCSRのビット0〜2(CH0〜CH2)とGRP
とで示されているデータに基づいてコントールロジック
から出力された選択信号に従いアナログ入力AIN0〜
AIN7を選択し、それに対応したアナログ信号を内部
に取り込む。このアナログマルチプレクサは、上記図1
の入出力ポートIOP9に含まれるようにしてもよい。
【0045】サンプルホールド・レベルシフト回路は、
コントロールロジックから出力されるサンプリング信号
に基づいて、アナログマルチプレクサで選択されたアナ
ログ入力信号をサンプリングしてホールド(蓄積)す
る。この実施例では、2個のサンプルホールド回路Aと
Bが設けられており、それぞれには独立したサンプリン
グ信号AとBが与えられる。それ故、上記サンプリング
信号AとBにより独立したタイミングでサンプリングす
ることも、同時にサンプリングすることもできるように
される。
コントロールロジックから出力されるサンプリング信号
に基づいて、アナログマルチプレクサで選択されたアナ
ログ入力信号をサンプリングしてホールド(蓄積)す
る。この実施例では、2個のサンプルホールド回路Aと
Bが設けられており、それぞれには独立したサンプリン
グ信号AとBが与えられる。それ故、上記サンプリング
信号AとBにより独立したタイミングでサンプリングす
ることも、同時にサンプリングすることもできるように
される。
【0046】レベルシフト回路AとBは、レベルシフト
信号AとBにより上記ホールドされた入力信号をレベル
シフトさせる。このレベルシフト動作は、1回目のA/
D変換結果に基づいて行われる。例えば、後述するよう
に基準電圧Vref に対応したアナログ入力範囲を4等分
した電圧範囲のうち、Vref /4〜Vref /2のサブレ
ンジ領域内に上記ホールドされた入力信号をシフトさせ
る。
信号AとBにより上記ホールドされた入力信号をレベル
シフトさせる。このレベルシフト動作は、1回目のA/
D変換結果に基づいて行われる。例えば、後述するよう
に基準電圧Vref に対応したアナログ入力範囲を4等分
した電圧範囲のうち、Vref /4〜Vref /2のサブレ
ンジ領域内に上記ホールドされた入力信号をシフトさせ
る。
【0047】コンパレータアレイAとBは、それぞれが
5個の差動増幅回路で構成される。これらのコンパレー
タアレイAとBは、サンプルホールド回路AとBにホー
ルドされた入力信号と、局所抵抗分圧回路により形成さ
れた複数の基準電圧(5本)とを比較し、比較結果を出
力する。すなわち、2ビット分の比較を同時に行うこと
ができる。コンパレータアレイAとBのそれぞれの比較
結果は、コントロールロジックにより2進信号化されて
逐次比較レジスタに格納される。
5個の差動増幅回路で構成される。これらのコンパレー
タアレイAとBは、サンプルホールド回路AとBにホー
ルドされた入力信号と、局所抵抗分圧回路により形成さ
れた複数の基準電圧(5本)とを比較し、比較結果を出
力する。すなわち、2ビット分の比較を同時に行うこと
ができる。コンパレータアレイAとBのそれぞれの比較
結果は、コントロールロジックにより2進信号化されて
逐次比較レジスタに格納される。
【0048】1回目の比較では、抵抗分圧回路の上位2
ビットとの比較を行う。この比較結果に基づいてレベル
シフト信号AとBがそれぞれ形成されて、レベルシフト
回路AとBにより上記のようにサブレンジ領域内にホー
ルドされた入力信号をシフトさせる。2回目以降の変換
動作は、局所分圧回路(6ビット分圧)により1/64
の分圧電圧を形成し、そのうちの2ビット分がセレクタ
を通して選択され、この選択された分圧電圧の間を更に
2ビット分圧により分圧された電圧が上記コンパレータ
アレイA又はBに供給されることにより行われる。この
ような動作を繰り返すことにより最下位ビットまでの変
換動作が行われる。A/D変換動作の終了時に、コント
ロールロジック(逐次比較レジスタ)に保持された変換
データがデータレジスタADDRA〜ADDRHのいず
れかに転送される。
ビットとの比較を行う。この比較結果に基づいてレベル
シフト信号AとBがそれぞれ形成されて、レベルシフト
回路AとBにより上記のようにサブレンジ領域内にホー
ルドされた入力信号をシフトさせる。2回目以降の変換
動作は、局所分圧回路(6ビット分圧)により1/64
の分圧電圧を形成し、そのうちの2ビット分がセレクタ
を通して選択され、この選択された分圧電圧の間を更に
2ビット分圧により分圧された電圧が上記コンパレータ
アレイA又はBに供給されることにより行われる。この
ような動作を繰り返すことにより最下位ビットまでの変
換動作が行われる。A/D変換動作の終了時に、コント
ロールロジック(逐次比較レジスタ)に保持された変換
データがデータレジスタADDRA〜ADDRHのいず
れかに転送される。
【0049】抵抗分圧回路(D/A変換)は、例えば1
0ビット分解能とされるときには、基準電圧Vref とア
ナログ接地電圧AVssの間を1024個の抵抗により分
圧された分圧電圧を形成することが必要とされる。この
ようにすると、抵抗数が増大してしまうので、この実施
例では上記のように上位2ビット分圧、6ビット分圧及
び下位2ビット分圧の3つの分圧回路に分けることによ
り、抵抗数を大幅に低減させている。つまり、この実施
例の分圧抵抗回路は、上位2ビット分圧回路と6ビット
と2ビットに分けられた局所分圧回路で構成される。上
位2ビット分圧回路は、Vref、3Vref /4、Vref
/2、Vref /4及び0Vを形成して、レジスタシフト
回路及びコンパレータアレイに供給する。
0ビット分解能とされるときには、基準電圧Vref とア
ナログ接地電圧AVssの間を1024個の抵抗により分
圧された分圧電圧を形成することが必要とされる。この
ようにすると、抵抗数が増大してしまうので、この実施
例では上記のように上位2ビット分圧、6ビット分圧及
び下位2ビット分圧の3つの分圧回路に分けることによ
り、抵抗数を大幅に低減させている。つまり、この実施
例の分圧抵抗回路は、上位2ビット分圧回路と6ビット
と2ビットに分けられた局所分圧回路で構成される。上
位2ビット分圧回路は、Vref、3Vref /4、Vref
/2、Vref /4及び0Vを形成して、レジスタシフト
回路及びコンパレータアレイに供給する。
【0050】6ビット局所分圧回路は、上記Vref /4
〜Vref /2の範囲を1/64に分圧してなる64通り
の分圧電圧を形成し、逐次比較レジスタの内容による指
定に基づいてセレクタが制御されて上位から順に2ビッ
ト分ずつに対応された分圧電圧を出力する。この分圧出
力は、さらに下位2ビット分圧により分圧されてコンパ
レータアレイに供給されてA/D変換動作に用いられ
る。アナログ電圧AVcc、AVssは、アナログ部(マル
チプレクサ、サンプルホールド回路、コンパレータアレ
イなど)の電源とされる。
〜Vref /2の範囲を1/64に分圧してなる64通り
の分圧電圧を形成し、逐次比較レジスタの内容による指
定に基づいてセレクタが制御されて上位から順に2ビッ
ト分ずつに対応された分圧電圧を出力する。この分圧出
力は、さらに下位2ビット分圧により分圧されてコンパ
レータアレイに供給されてA/D変換動作に用いられ
る。アナログ電圧AVcc、AVssは、アナログ部(マル
チプレクサ、サンプルホールド回路、コンパレータアレ
イなど)の電源とされる。
【0051】図3には、上記A/D変換器の動作を説明
するための基本的タイミング図が示されている。この実
施例のA/D変換器は、制御レジスタADCSRのビッ
ト4(CKS)に格納されているデータに従って、クロ
ック発生回路CPGが出力するφとφ/2の選択された
一方の内部のクロック信号CLKに同期して動作する。
クロック信号CLKのT1〜T10の期間では、サンプ
リング信号がハイレベルとなってアナログマルチプレク
サにより選択されたアナログ入力信号がサンプルホール
ド回路のキャパシタに蓄積される。この蓄積された入力
信号は、コンパレータアレイに供給される。
するための基本的タイミング図が示されている。この実
施例のA/D変換器は、制御レジスタADCSRのビッ
ト4(CKS)に格納されているデータに従って、クロ
ック発生回路CPGが出力するφとφ/2の選択された
一方の内部のクロック信号CLKに同期して動作する。
クロック信号CLKのT1〜T10の期間では、サンプ
リング信号がハイレベルとなってアナログマルチプレク
サにより選択されたアナログ入力信号がサンプルホール
ド回路のキャパシタに蓄積される。この蓄積された入力
信号は、コンパレータアレイに供給される。
【0052】クロック信号CLKのT10の期間に同期
してコントロールロジックから出力された上位変換信号
がハイレベルとなり、上位2ビットとの比較動作が行わ
れる。この比較結果は、クロック信号CLKの次の期間
T11に同期して出力される。上記上位2ビットの比較
結果に基づいて、クロック信号CLKの期間T12に同
期してレベルシフト信号が発生されてレベルシフト回路
に伝えられる。これにより、上記入力信号がVref /4
〜Vref /2のサブレンジ領域に入るようにレベルシフ
ト動作が行われる。また、クロック信号CLKの期間T
12から上記サブレンジ領域Vref /4〜Vref /2を
下位2ビットD/Aで抵抗分割し、これを4分割するた
めに必要な5レベル(0、1/4、1/2、3/4、
1)の基準電圧を発生させる。
してコントロールロジックから出力された上位変換信号
がハイレベルとなり、上位2ビットとの比較動作が行わ
れる。この比較結果は、クロック信号CLKの次の期間
T11に同期して出力される。上記上位2ビットの比較
結果に基づいて、クロック信号CLKの期間T12に同
期してレベルシフト信号が発生されてレベルシフト回路
に伝えられる。これにより、上記入力信号がVref /4
〜Vref /2のサブレンジ領域に入るようにレベルシフ
ト動作が行われる。また、クロック信号CLKの期間T
12から上記サブレンジ領域Vref /4〜Vref /2を
下位2ビットD/Aで抵抗分割し、これを4分割するた
めに必要な5レベル(0、1/4、1/2、3/4、
1)の基準電圧を発生させる。
【0053】クロック信号CLKの期間T13で下位変
換信号がハイレベルとなって、第3、第4ビットの比較
動作が行われる。この結果は、期間T13から出力され
る。この結果に基づいて、セレクト信号を変更して局所
D/Aの出力を変更して、下位2ビットD/Aの両端の
電圧を変更する。例えば、前記比較結果が5Vref /1
6〜6Vref /16の範囲であれば、5Vref /16〜
6Vref /16の電圧を下位2ビット分圧(D/A)の
両端に与え、これを4分割するために必要な5レベルの
基準電圧を生成する。クロック信号CLKの期間T15
において、下位変換信号がハイレベルとなって第5、第
6ビットの比較が行われる。この結果は、期間T15か
ら出力される。
換信号がハイレベルとなって、第3、第4ビットの比較
動作が行われる。この結果は、期間T13から出力され
る。この結果に基づいて、セレクト信号を変更して局所
D/Aの出力を変更して、下位2ビットD/Aの両端の
電圧を変更する。例えば、前記比較結果が5Vref /1
6〜6Vref /16の範囲であれば、5Vref /16〜
6Vref /16の電圧を下位2ビット分圧(D/A)の
両端に与え、これを4分割するために必要な5レベルの
基準電圧を生成する。クロック信号CLKの期間T15
において、下位変換信号がハイレベルとなって第5、第
6ビットの比較が行われる。この結果は、期間T15か
ら出力される。
【0054】以上の動作が繰り返して行われ、クロック
信号CLKの期間T20ではラッチ信号がハイレベルと
なって、変換結果がデータレジスタADDRA〜ADD
RHの中の所定のレジスタに格納される。また、所定の
条件によって、変換終了フラグADFが“1”にセット
される。
信号CLKの期間T20ではラッチ信号がハイレベルと
なって、変換結果がデータレジスタADDRA〜ADD
RHの中の所定のレジスタに格納される。また、所定の
条件によって、変換終了フラグADFが“1”にセット
される。
【0055】図4には、上記A/D変換器のサブレンジ
の電圧変換方式を説明するための電圧分布図が示されて
いる。アナログ入力範囲は0〜Vref であるのに対し
て、上記サブレンジ領域はVref /4〜Vref /2のよ
うにアナログ入力範囲の1/4の領域とされる。このサ
ブレンジの範囲は、より分解能の高いA/D変換動作が
行われる。つまり、1回目のA/D変換結果により、例
えば入力信号AINが3Vref /4〜Vref の範囲であ
ると、レベルシフト回路によりレベルシフトして上記V
ref /4〜Vref /2の領域にシフトさせる。具体的に
は、Vref /2分(減算)させるようにレベルシフトす
る。以後、上記図3のタイミング図に示したように、こ
のサブレンジの範囲で残り8ビット分の変換を、上位か
ら順に2ビット分ずつ4回に分けて変換動作を行うもの
である。
の電圧変換方式を説明するための電圧分布図が示されて
いる。アナログ入力範囲は0〜Vref であるのに対し
て、上記サブレンジ領域はVref /4〜Vref /2のよ
うにアナログ入力範囲の1/4の領域とされる。このサ
ブレンジの範囲は、より分解能の高いA/D変換動作が
行われる。つまり、1回目のA/D変換結果により、例
えば入力信号AINが3Vref /4〜Vref の範囲であ
ると、レベルシフト回路によりレベルシフトして上記V
ref /4〜Vref /2の領域にシフトさせる。具体的に
は、Vref /2分(減算)させるようにレベルシフトす
る。以後、上記図3のタイミング図に示したように、こ
のサブレンジの範囲で残り8ビット分の変換を、上位か
ら順に2ビット分ずつ4回に分けて変換動作を行うもの
である。
【0056】図6には、上記サンプルホールド・レベル
シフト回路Aの一実施例の回路図が示されている。サン
プルホールド・レベルシフト回路Aは、Pチャンネル型
MOSFETQ1、Nチャンネル型MOSFETQ2等
のようなCMOSスイッチとキャパシタCの組み合わせ
により構成される。
シフト回路Aの一実施例の回路図が示されている。サン
プルホールド・レベルシフト回路Aは、Pチャンネル型
MOSFETQ1、Nチャンネル型MOSFETQ2等
のようなCMOSスイッチとキャパシタCの組み合わせ
により構成される。
【0057】サンプリング動作のときには、サンプリン
グ信号Aがハイレベルとなり、上記スイッチMOSFE
TQ1とQ2がオン状態となり、入力信号Ainをキャパ
シタCの一方の電極に与える。このとき、キャパシタC
の他方の電極には、コントロールロジックから出力され
るレベルシフトAに含まれた制御信号2がハイレベルに
されることにより、Pチャンネル型MOSFETQ7と
Nチャンネル型MOSFETQ8がオン状態となりVre
f /2の電圧が供給されている。つまり、キャパシタC
に蓄積される信号電荷は、入力信号Aに対応する電圧V
inからVref /2だけ差し引いた電圧に相当するものと
される。
グ信号Aがハイレベルとなり、上記スイッチMOSFE
TQ1とQ2がオン状態となり、入力信号Ainをキャパ
シタCの一方の電極に与える。このとき、キャパシタC
の他方の電極には、コントロールロジックから出力され
るレベルシフトAに含まれた制御信号2がハイレベルに
されることにより、Pチャンネル型MOSFETQ7と
Nチャンネル型MOSFETQ8がオン状態となりVre
f /2の電圧が供給されている。つまり、キャパシタC
に蓄積される信号電荷は、入力信号Aに対応する電圧V
inからVref /2だけ差し引いた電圧に相当するものと
される。
【0058】上位・下位変換信号がハイレベルに活性化
されると、Pチャンネル型MOSFETQ3とNチャン
ネル型MOSFETQ4がオン状態となり、上記入力電
圧Vinがサンプルホールド・レベルシフト回路出力とし
て前記コンパレータアレイに伝えられて上位2ビットの
分圧電圧(D/A出力)であるVref /4、3Vref/
4、Vref /2、Vref /4、0V(AVss) との比較
が行われる。この比較結果により、例えば図4のように
Vref >Vin(AIN)>3Vref /4なら、制御信号
2が非活性化のロウレベルにされ、制御信号0がハイレ
ベルに活性化されてスイッチMOSFETQ11とQ1
2がオン状態となり、キャパシタCには0V(AVss)
が与えられる。これにより、上記入力信号Vinは−Vre
f /2だけレベルシフトされ、上記サブレンジ領域にな
るようにされる。
されると、Pチャンネル型MOSFETQ3とNチャン
ネル型MOSFETQ4がオン状態となり、上記入力電
圧Vinがサンプルホールド・レベルシフト回路出力とし
て前記コンパレータアレイに伝えられて上位2ビットの
分圧電圧(D/A出力)であるVref /4、3Vref/
4、Vref /2、Vref /4、0V(AVss) との比較
が行われる。この比較結果により、例えば図4のように
Vref >Vin(AIN)>3Vref /4なら、制御信号
2が非活性化のロウレベルにされ、制御信号0がハイレ
ベルに活性化されてスイッチMOSFETQ11とQ1
2がオン状態となり、キャパシタCには0V(AVss)
が与えられる。これにより、上記入力信号Vinは−Vre
f /2だけレベルシフトされ、上記サブレンジ領域にな
るようにされる。
【0059】仮に、Vref /4>Vin(AIN)>0V
のような低い電圧なら、制御信号2が非活性化のロウレ
ベルにされ、制御信号3がハイレベルに活性化されてス
イッチMOSFETQ5とQ6がオン状態となり、キャ
パシタCには3Vref /4が与えられる。このため、上
記入力信号Vinは+Vref /4だけレベルシフトされ、
上記サブレンジ領域になるようにされる。
のような低い電圧なら、制御信号2が非活性化のロウレ
ベルにされ、制御信号3がハイレベルに活性化されてス
イッチMOSFETQ5とQ6がオン状態となり、キャ
パシタCには3Vref /4が与えられる。このため、上
記入力信号Vinは+Vref /4だけレベルシフトされ、
上記サブレンジ領域になるようにされる。
【0060】また、3Vref /4>Vin(AIN)>V
ref /2なら、制御信号2が非活性化のロウレベルにさ
れ、制御信号1がハイレベルに活性化されてスイッチM
OSFETQ9とQ10がオン状態となり、キャパシタ
CにはVref /4が与えられる。このため、上記入力信
号Vinは−Vref /4だけレベルシフトされ、上記サブ
レンジ領域になるようにされる。そして、Vref /2>
Vin(AIN)>Vref /4のようなサブレンジ領域な
ら、そのままレベルシフト動作は行わないのはいうまで
もない。図6において、サンプルホールド・レベルシフ
ト回路Aについて説明したが、サンプルホールド・レベ
ルシフト回路Bの回路構成及びその動作もこれと同様で
あるため、サンプルホールド・レベルシフト回路Bにつ
いての説明は省略する。
ref /2なら、制御信号2が非活性化のロウレベルにさ
れ、制御信号1がハイレベルに活性化されてスイッチM
OSFETQ9とQ10がオン状態となり、キャパシタ
CにはVref /4が与えられる。このため、上記入力信
号Vinは−Vref /4だけレベルシフトされ、上記サブ
レンジ領域になるようにされる。そして、Vref /2>
Vin(AIN)>Vref /4のようなサブレンジ領域な
ら、そのままレベルシフト動作は行わないのはいうまで
もない。図6において、サンプルホールド・レベルシフ
ト回路Aについて説明したが、サンプルホールド・レベ
ルシフト回路Bの回路構成及びその動作もこれと同様で
あるため、サンプルホールド・レベルシフト回路Bにつ
いての説明は省略する。
【0061】図5には、上記コンパレータアレイの概略
ブロック図が示されている。コンパレータアレイは、選
択回路と5個の差動増幅回路から構成される。選択回路
は、上位ビットD/A出力(Vref 、3Vref /4、V
ref /2、Vref /4、AVss)と下位ビットD/A出
力のいずれかを選択する。ただし、Vref とAVssに対
応された比較結果出力は無視される。つまり、3Vref
/4、Vref /2、Vref /4の3個の比較出力結果か
ら上位2ビット(9ビットと8ビット)変換出力とそれ
に対応したレベルシフト制御信号が形成される。
ブロック図が示されている。コンパレータアレイは、選
択回路と5個の差動増幅回路から構成される。選択回路
は、上位ビットD/A出力(Vref 、3Vref /4、V
ref /2、Vref /4、AVss)と下位ビットD/A出
力のいずれかを選択する。ただし、Vref とAVssに対
応された比較結果出力は無視される。つまり、3Vref
/4、Vref /2、Vref /4の3個の比較出力結果か
ら上位2ビット(9ビットと8ビット)変換出力とそれ
に対応したレベルシフト制御信号が形成される。
【0062】下位ビットD/A変換出力は、1回目では
上記サブレンジ領域が1〜0の4等分された5通りの電
圧が選択される。これにより、範囲外を含めて6領域の
判定結果が得られる。範囲外の場合には変換済の上位ビ
ットの補正が行われる。差動増幅回路の数は、特に制限
されないが、選択回路を設けずに8個としてもよい。補
正を行わないとすれば3乃至6個にできる。なお、3V
ref /4、Vref /2、Vref /4を供給するバッファ
などに演算増幅回路が設けられる。
上記サブレンジ領域が1〜0の4等分された5通りの電
圧が選択される。これにより、範囲外を含めて6領域の
判定結果が得られる。範囲外の場合には変換済の上位ビ
ットの補正が行われる。差動増幅回路の数は、特に制限
されないが、選択回路を設けずに8個としてもよい。補
正を行わないとすれば3乃至6個にできる。なお、3V
ref /4、Vref /2、Vref /4を供給するバッファ
などに演算増幅回路が設けられる。
【0063】図7には、同時サンプリングによるA/D
変換動作の代表的な一例を説明するためのフローチャー
ト図が示されている。上記制御レジスタADCRのDS
MPビットを“1”に設定し、そのほか制御レジスタの
各ビットを所定値に設定する。次いで、制御レジスタA
DCRのADSTビットを“1”に設定し、A/D変換
動作を開始させる。このA/D変換動作の開始により、
指定された2チャンネルを同時にサンプリング動作が行
われる。第1チャンネル変換動作が行われ、その変換結
果がデータレジスタ(例えばADDRA)に格納され
る。次に、上記同時サンプリングされた第2チャンネル
の変換動作が行われ、その変換結果が別のデータレジス
タ(例えばADDRB)に格納される。ADSTビット
を“0”にクリアされてA/D変換が停止される。
変換動作の代表的な一例を説明するためのフローチャー
ト図が示されている。上記制御レジスタADCRのDS
MPビットを“1”に設定し、そのほか制御レジスタの
各ビットを所定値に設定する。次いで、制御レジスタA
DCRのADSTビットを“1”に設定し、A/D変換
動作を開始させる。このA/D変換動作の開始により、
指定された2チャンネルを同時にサンプリング動作が行
われる。第1チャンネル変換動作が行われ、その変換結
果がデータレジスタ(例えばADDRA)に格納され
る。次に、上記同時サンプリングされた第2チャンネル
の変換動作が行われ、その変換結果が別のデータレジス
タ(例えばADDRB)に格納される。ADSTビット
を“0”にクリアされてA/D変換が停止される。
【0064】制御レジスタADCRのADFビットが
“1”にセットされて変換動作の終了が表示されると、
割り込み信号ADIがコントロールロジックから発生さ
れる。割り込み信号ADIを受けた割り込みコントロー
ラINTはデータ転送装置DTCに対して起動要求を行
い、上記データレジスタADDRAとBのリードがデー
タ転送装置DTCによって行われる。ADFビットは、
中央処理装置CPUがビットクリア命令(BCLR)を
実行することによってクリアされるか、データ転送装置
DTCによって自動的にクリアされる。中央処理装置C
PU等により上記変換されたデータ処理が行われる。
“1”にセットされて変換動作の終了が表示されると、
割り込み信号ADIがコントロールロジックから発生さ
れる。割り込み信号ADIを受けた割り込みコントロー
ラINTはデータ転送装置DTCに対して起動要求を行
い、上記データレジスタADDRAとBのリードがデー
タ転送装置DTCによって行われる。ADFビットは、
中央処理装置CPUがビットクリア命令(BCLR)を
実行することによってクリアされるか、データ転送装置
DTCによって自動的にクリアされる。中央処理装置C
PU等により上記変換されたデータ処理が行われる。
【0065】図8には、通常サンプリングによるA/D
変換動作の代表的な一例を説明するためのフローチャー
ト図が示されている。上記制御レジスタADCRのDS
MPビットを“0”に設定し、そのほか制御レジスタの
各ビットを所定値にする。次いで、制御レジスタADC
SRのADSTビットを“1”に設定し、A/D変換動
作を開始させる。このA/D変換動作の開始により、指
定された第1チャンネルのサンプリング動作が行われ
る。第1チャンネル変換動作が行われ、その変換結果が
データレジスタADDRに格納されると並行して、第2
チャンネルのサンプリング動作が行われる。次に、上記
サンプリングされた第2チャンネルの変換動作が行わ
れ、その変換結果が別のデータレジスタADDRに格納
される。
変換動作の代表的な一例を説明するためのフローチャー
ト図が示されている。上記制御レジスタADCRのDS
MPビットを“0”に設定し、そのほか制御レジスタの
各ビットを所定値にする。次いで、制御レジスタADC
SRのADSTビットを“1”に設定し、A/D変換動
作を開始させる。このA/D変換動作の開始により、指
定された第1チャンネルのサンプリング動作が行われ
る。第1チャンネル変換動作が行われ、その変換結果が
データレジスタADDRに格納されると並行して、第2
チャンネルのサンプリング動作が行われる。次に、上記
サンプリングされた第2チャンネルの変換動作が行わ
れ、その変換結果が別のデータレジスタADDRに格納
される。
【0066】制御レジスタADCSRのADFビットが
“1”にセットされて変換動作の終了が表示されると、
割り込み信号ADIが割り込みコントローラINTに出
力されて、上記データレジスタADDRのリードが行わ
れ、ADSTビットを“0”にクリアされてA/D変換
が停止される。中央処理装置CPU等により上記変換さ
れたデータ処理が行われる。
“1”にセットされて変換動作の終了が表示されると、
割り込み信号ADIが割り込みコントローラINTに出
力されて、上記データレジスタADDRのリードが行わ
れ、ADSTビットを“0”にクリアされてA/D変換
が停止される。中央処理装置CPU等により上記変換さ
れたデータ処理が行われる。
【0067】以上のA/D変換器の概略は次の通りであ
る。A/D変換器は、10ビットの分解能を持ってい
る。動作モードとしては、セレクト又はグループ及びシ
ングル又はスキャンの4つのモードにバッファ動作、同
時サンプリング動作を組み合わせて設定することでき
る。セレクトモードは1チャンネルを選択し、グループ
モードは複数チャンネルを選択する。シングルモードは
1回の起動で、選択された全てのチャンネルの変換を行
い、スキャンモードでは1回起動すると、ソフトウェア
で停止させられるまで繰り返し変換動作を行う。
る。A/D変換器は、10ビットの分解能を持ってい
る。動作モードとしては、セレクト又はグループ及びシ
ングル又はスキャンの4つのモードにバッファ動作、同
時サンプリング動作を組み合わせて設定することでき
る。セレクトモードは1チャンネルを選択し、グループ
モードは複数チャンネルを選択する。シングルモードは
1回の起動で、選択された全てのチャンネルの変換を行
い、スキャンモードでは1回起動すると、ソフトウェア
で停止させられるまで繰り返し変換動作を行う。
【0068】バッファ動作は当該チャンネルの変換終了
時に前回の変換結果をバッファレジスタに退避させる。
同時サンプリングモードは2チャンネル同時にアナログ
入力電圧をサンプリングし、順次変換する。PWRビッ
トの設定により高速スタートモードと、低消費電力モー
ドの2つの動作モードが選択できる。動作モードや入力
チャンネルを切り替える場合には、ADSTビットを
“0”にクリアした状態で、制御レジスタADCSR、
ADCRの書き換えを行う。制御レジスタADCSR、
ADCRの書き換えた後に、ADSTビットを“1”に
セットすると再びA/D変換を開始する。ADSTビッ
トを“0”にクリアすることにより、A/D変換を停止
することができる。
時に前回の変換結果をバッファレジスタに退避させる。
同時サンプリングモードは2チャンネル同時にアナログ
入力電圧をサンプリングし、順次変換する。PWRビッ
トの設定により高速スタートモードと、低消費電力モー
ドの2つの動作モードが選択できる。動作モードや入力
チャンネルを切り替える場合には、ADSTビットを
“0”にクリアした状態で、制御レジスタADCSR、
ADCRの書き換えを行う。制御レジスタADCSR、
ADCRの書き換えた後に、ADSTビットを“1”に
セットすると再びA/D変換を開始する。ADSTビッ
トを“0”にクリアすることにより、A/D変換を停止
することができる。
【0069】図9には、セレクト・シングルモードを説
明するためのタイミング図が示されている。同図には、
制御レジスタADCSRの0〜2ビット(CH0〜CH
2)によってチャンネル1が選択された場合が示されて
いる。セレクト・シングルモード(GRP=0,SCA
N=0)は、1チャンネルのみのA/D変換を行う場合
に選択する。TRGS1,0に所定値がセットされた変
換開始条件によって、ADSTビットが“1”にセット
されると、A/D変換を開始する。ADSTビットは、
A/D変換中に“1”を保持しており、変換が終了する
と自動的に“0”にクリアされる。変換が終了すると、
ADFフラグが“1”にセットされる。このとき、AD
IEビットが“1”にセットされていると、割り込み信
号ADIによる割り込みが発生する。ADFフクグは、
制御レジスタADCSRをリードした後、“0”をライ
トするとクリアされる。また、ビットクリア(BCL
R)命令によりクリアすることもできる。
明するためのタイミング図が示されている。同図には、
制御レジスタADCSRの0〜2ビット(CH0〜CH
2)によってチャンネル1が選択された場合が示されて
いる。セレクト・シングルモード(GRP=0,SCA
N=0)は、1チャンネルのみのA/D変換を行う場合
に選択する。TRGS1,0に所定値がセットされた変
換開始条件によって、ADSTビットが“1”にセット
されると、A/D変換を開始する。ADSTビットは、
A/D変換中に“1”を保持しており、変換が終了する
と自動的に“0”にクリアされる。変換が終了すると、
ADFフラグが“1”にセットされる。このとき、AD
IEビットが“1”にセットされていると、割り込み信
号ADIによる割り込みが発生する。ADFフクグは、
制御レジスタADCSRをリードした後、“0”をライ
トするとクリアされる。また、ビットクリア(BCL
R)命令によりクリアすることもできる。
【0070】図9において、ADSTが“1”にセット
されると、図3のようにクロック信号CLKの期間T1
〜T10の間でコントロールロジックから信号される選
択信号1Aによりチャンネル1(AIN1)が選択さ
れ、サンプリング信号Aが発生されてその取り込みが行
われ、上記最後の期間T10に上位2ビットの変換動作
が行われる。この変換結果により前記のようにレベルシ
フト信号Aが発生され、次に下位変換信号Aが発生され
て2ビットずつ4回に分けたA/D変換動作が行われ
る。クロック信号CLKの最後T20に同期してコント
ロールロジックからラッチ信号が発生されて変換結果が
データレジスタADDRBに取り込まれる。上記のよう
なA/D変換の終了によりADFフラグが“1”にセッ
トされる。
されると、図3のようにクロック信号CLKの期間T1
〜T10の間でコントロールロジックから信号される選
択信号1Aによりチャンネル1(AIN1)が選択さ
れ、サンプリング信号Aが発生されてその取り込みが行
われ、上記最後の期間T10に上位2ビットの変換動作
が行われる。この変換結果により前記のようにレベルシ
フト信号Aが発生され、次に下位変換信号Aが発生され
て2ビットずつ4回に分けたA/D変換動作が行われ
る。クロック信号CLKの最後T20に同期してコント
ロールロジックからラッチ信号が発生されて変換結果が
データレジスタADDRBに取り込まれる。上記のよう
なA/D変換の終了によりADFフラグが“1”にセッ
トされる。
【0071】図10には、セレクト・スキャンモードを
説明するためのタイミング図が示されている。同図に
は、制御レジスタADCSRの0〜2ビット(CH0〜
CH2)によってチャンネル1が選択された場合が示さ
れている。セレクト・スキャンモード(GRP=0,S
CAN=1)は、1チャンネルのA/D変換を繰り返し
行う場合に選択する。TRGS0,1に所定値がセット
された変換開始条件によって、ADSTビットが“1”
にセットされると、A/D変換を開始する。ADSTビ
ットは、A/D変換中に“1”を保持しており、ソフト
ウェアにより“0”にクリアされるまで、“1”を保持
してその間、選択された入力チャンネルのA/D変換を
繰り返す。また、最初のA/D変換が終了すると、AD
Fフラグが“1”にセットされる。このとき、ADIE
ビットが“1”にセットされていると、割り込み信号A
DIによる割り込みが発生する。ADFフクグは、制御
レジスタADCSRをリードした後、“0”をライトす
るとクリアされる。また、上記同様にビットクリア(B
CLR)命令によりクリアすることもできる。
説明するためのタイミング図が示されている。同図に
は、制御レジスタADCSRの0〜2ビット(CH0〜
CH2)によってチャンネル1が選択された場合が示さ
れている。セレクト・スキャンモード(GRP=0,S
CAN=1)は、1チャンネルのA/D変換を繰り返し
行う場合に選択する。TRGS0,1に所定値がセット
された変換開始条件によって、ADSTビットが“1”
にセットされると、A/D変換を開始する。ADSTビ
ットは、A/D変換中に“1”を保持しており、ソフト
ウェアにより“0”にクリアされるまで、“1”を保持
してその間、選択された入力チャンネルのA/D変換を
繰り返す。また、最初のA/D変換が終了すると、AD
Fフラグが“1”にセットされる。このとき、ADIE
ビットが“1”にセットされていると、割り込み信号A
DIによる割り込みが発生する。ADFフクグは、制御
レジスタADCSRをリードした後、“0”をライトす
るとクリアされる。また、上記同様にビットクリア(B
CLR)命令によりクリアすることもできる。
【0072】図10において、ADSTが“1”にセッ
トされると、上記同様に選択信号1Aによりチャンネル
1(AIN1)が選択され、サンプリング信号Aが発生
されてその取り込みが行われ、その最後のタイミングで
上位2ビットの変換動作が行われる。この変換結果によ
り前記のようにレベルシフト信号Aが発生され、次に下
位変換信号Aが発生されて2ビットずつ4回に分けたA
/D変換動作が行われる。変換動作の最後に同期してラ
ッチ信号が発生されて変換結果がデータレジスタADD
RBに取り込まれる。このような最初のA/D変換の終
了によりADFフラグが“1”にセットされる。このよ
うな1回目のA/D変換1と同時に2回目のサンプリン
グ2が行われる。
トされると、上記同様に選択信号1Aによりチャンネル
1(AIN1)が選択され、サンプリング信号Aが発生
されてその取り込みが行われ、その最後のタイミングで
上位2ビットの変換動作が行われる。この変換結果によ
り前記のようにレベルシフト信号Aが発生され、次に下
位変換信号Aが発生されて2ビットずつ4回に分けたA
/D変換動作が行われる。変換動作の最後に同期してラ
ッチ信号が発生されて変換結果がデータレジスタADD
RBに取り込まれる。このような最初のA/D変換の終
了によりADFフラグが“1”にセットされる。このよ
うな1回目のA/D変換1と同時に2回目のサンプリン
グ2が行われる。
【0073】上記ADSTが“1”を保持していると、
上記サンプリング2により取り込んだ入力信号のA/D
変換2が行われ、それと同時に3回目のサンプリング動
作が行われる。このようにサンプリング動作とA/D変
換動作はパイプライン方式により行われる。変換結果は
次々にデータレジスタADDRBに取り込まれる。つま
り、前の変換結果は後の変換結果に置き換えられる。
上記サンプリング2により取り込んだ入力信号のA/D
変換2が行われ、それと同時に3回目のサンプリング動
作が行われる。このようにサンプリング動作とA/D変
換動作はパイプライン方式により行われる。変換結果は
次々にデータレジスタADDRBに取り込まれる。つま
り、前の変換結果は後の変換結果に置き換えられる。
【0074】図11には、グループ・シングルモードを
説明するためのタイミング図が示されている。同図に
は、制御レジスタADCSRの0〜2ビット(CH0〜
CH2)によってチャンネル0〜2が選択された場合が
示されている。グループ・シングルモード(GRP=
1,SCAN=0)は、複数のチャンネルのA/D変換
を行う場合に選択する。TRGS0,1に所定値がセッ
トされた変換開始条件によって、ADSTビットが
“1”にセットされと、A/D変換を開始する。ADS
Tビットは、A/D変換中に“1”を保持しており、指
定された入力チャンネルの全ての変換が終了すると自動
的に“0”にクリアされる。また、指定された入力チャ
ンネルの全ての変換が終了すると、ADFフラグが
“1”にセットされる。このとき、ADIEビットが
“1”にセットされていると、割り込み信号ADIによ
る割り込みが発生する。ADFフクグは、制御レジスタ
ADCSRをリードした後、“0”をライトするとクリ
アされる。また、上記同様にビットクリア(BCLR)
命令によりクリアすることもできる。
説明するためのタイミング図が示されている。同図に
は、制御レジスタADCSRの0〜2ビット(CH0〜
CH2)によってチャンネル0〜2が選択された場合が
示されている。グループ・シングルモード(GRP=
1,SCAN=0)は、複数のチャンネルのA/D変換
を行う場合に選択する。TRGS0,1に所定値がセッ
トされた変換開始条件によって、ADSTビットが
“1”にセットされと、A/D変換を開始する。ADS
Tビットは、A/D変換中に“1”を保持しており、指
定された入力チャンネルの全ての変換が終了すると自動
的に“0”にクリアされる。また、指定された入力チャ
ンネルの全ての変換が終了すると、ADFフラグが
“1”にセットされる。このとき、ADIEビットが
“1”にセットされていると、割り込み信号ADIによ
る割り込みが発生する。ADFフクグは、制御レジスタ
ADCSRをリードした後、“0”をライトするとクリ
アされる。また、上記同様にビットクリア(BCLR)
命令によりクリアすることもできる。
【0075】図11において、ADSTが“1”にセッ
トされると、上記同様にコントロールロジックから出力
された選択信号0Aによりチャンネル0(AIN0)が
選択され、サンプリング信号Aが発生されてその取り込
みが行われその最後に上位2ビットの変換動作が行われ
る。この変換結果により前記のようにレベルシフト信号
Aが発生され、次に下位変換信号Aが発生されて2ビッ
トずつ4回に分けたA/D変換1の動作が行われる。変
換動作の終了時にラッチ信号Aが発生されて変換結果1
がデータレジスタADDRAに取り込まれる。上記A/
D変換1の動作と並行して、選択信号1Bによりチャン
ネル1(AIN1)が選択され、サンプリング信号Bが
発生されてその取り込みが行われる。
トされると、上記同様にコントロールロジックから出力
された選択信号0Aによりチャンネル0(AIN0)が
選択され、サンプリング信号Aが発生されてその取り込
みが行われその最後に上位2ビットの変換動作が行われ
る。この変換結果により前記のようにレベルシフト信号
Aが発生され、次に下位変換信号Aが発生されて2ビッ
トずつ4回に分けたA/D変換1の動作が行われる。変
換動作の終了時にラッチ信号Aが発生されて変換結果1
がデータレジスタADDRAに取り込まれる。上記A/
D変換1の動作と並行して、選択信号1Bによりチャン
ネル1(AIN1)が選択され、サンプリング信号Bが
発生されてその取り込みが行われる。
【0076】上記チャンネル1の下位8ビットのA/D
変換2の動作と並行して、選択信号2Aが発生されてチ
ャンネル2(AIN2)が選択され、サンプリング信号
Aが発生されてその取り込みが行われる。上記チャンネ
ル1のA/D変換結果2がデータレジスタADDRBに
取り込まれるとともに、上記チャンネル2(AIN2)
のA/D変換3の動作が行われる。この最後のチャンネ
ルのA/D変換動作の終了により、ADFフラグが
“1”にセットされる。このように複数チャンネルでの
サンプリングとその変換動作とがパイプライン方式によ
り行われる。
変換2の動作と並行して、選択信号2Aが発生されてチ
ャンネル2(AIN2)が選択され、サンプリング信号
Aが発生されてその取り込みが行われる。上記チャンネ
ル1のA/D変換結果2がデータレジスタADDRBに
取り込まれるとともに、上記チャンネル2(AIN2)
のA/D変換3の動作が行われる。この最後のチャンネ
ルのA/D変換動作の終了により、ADFフラグが
“1”にセットされる。このように複数チャンネルでの
サンプリングとその変換動作とがパイプライン方式によ
り行われる。
【0077】図12には、グループ・スキャンモードを
説明するためのタイミング図が示されている。同図に
は、制御レジスタADCSRの0〜2ビット(CH0〜
CH2)によってチャンネル0〜2が選択された場合が
示されている。グループ・スキャンモード(GRP=
1,SCAN=1)は、複数のチャンネルのA/D変換
を繰り返し行う場合に選択する。TRGS1,0に所定
値がセットされた変換開始条件によって、ADSTビッ
トが“1”にセットされと、A/D変換を開始する。A
DSTビットは、A/D変換中に“1”を保持してお
り、ソフトウェアにより“0”にクリアされるまで
“1”を保持する。指定された入力チャンネルの最初の
全ての変換が終了すると、ADFフラグが“1”にセッ
トされる。このとき、ADIEビットが“1”にセット
されていると、割り込み信号ADIによる割り込みが発
生する。ADFフクグは、制御レジスタADCSRをリ
ードした後、“0”をライトするとクリアされる。ま
た、上記同様にビットクリア(BCLR)命令によりク
リアすることもできる。
説明するためのタイミング図が示されている。同図に
は、制御レジスタADCSRの0〜2ビット(CH0〜
CH2)によってチャンネル0〜2が選択された場合が
示されている。グループ・スキャンモード(GRP=
1,SCAN=1)は、複数のチャンネルのA/D変換
を繰り返し行う場合に選択する。TRGS1,0に所定
値がセットされた変換開始条件によって、ADSTビッ
トが“1”にセットされと、A/D変換を開始する。A
DSTビットは、A/D変換中に“1”を保持してお
り、ソフトウェアにより“0”にクリアされるまで
“1”を保持する。指定された入力チャンネルの最初の
全ての変換が終了すると、ADFフラグが“1”にセッ
トされる。このとき、ADIEビットが“1”にセット
されていると、割り込み信号ADIによる割り込みが発
生する。ADFフクグは、制御レジスタADCSRをリ
ードした後、“0”をライトするとクリアされる。ま
た、上記同様にビットクリア(BCLR)命令によりク
リアすることもできる。
【0078】図12において、ADSTが“1”にセッ
トされると、上記同様に選択信号0Aによりチャンネル
0(AIN0)が選択され、サンプリング信号Aが発生
されてその取り込み(サンプリグ1)が行われその最後
に上位2ビットの変換動作が行われる。この変換結果に
より前記のようにレベルシフト信号Aが発生され、次に
下位変換信号Aが発生されて2ビットずつ4回に分けた
A/D変換1の動作が行われる。変換動作の終了時にコ
ントロールロジックからラッチ信号Aが発生されて変換
結果1がデータレジスタADDRAに取り込まれる。上
記A/D変換1の動作と並行して、選択信号1Bにより
チャンネル1(AIN1)が選択され、サンプリング信
号Bが発生されてその取り込み(サンプリング2)が行
われる。
トされると、上記同様に選択信号0Aによりチャンネル
0(AIN0)が選択され、サンプリング信号Aが発生
されてその取り込み(サンプリグ1)が行われその最後
に上位2ビットの変換動作が行われる。この変換結果に
より前記のようにレベルシフト信号Aが発生され、次に
下位変換信号Aが発生されて2ビットずつ4回に分けた
A/D変換1の動作が行われる。変換動作の終了時にコ
ントロールロジックからラッチ信号Aが発生されて変換
結果1がデータレジスタADDRAに取り込まれる。上
記A/D変換1の動作と並行して、選択信号1Bにより
チャンネル1(AIN1)が選択され、サンプリング信
号Bが発生されてその取り込み(サンプリング2)が行
われる。
【0079】上記チャンネル1の下位8ビットのA/D
変換2の動作と並行して、選択信号2Aが発生されてチ
ャンネル2(AIN2)が選択され、サンプリング信号
Aが発生されてその取り込み(サンプリング3)が行わ
れる。上記チャンネル1のA/D変換結果2がデータレ
ジスタADDRBに取り込まれるとともに、上記チャン
ネル2(AIN2)のA/D変換3の動作が行われる。
このA/D変換3の動作と並行し選択信号0Bが発生さ
れてチャンネル0(AIN0)が選択され、サンプリン
グ信号Bによりその取り込み(サンプリング4)が行わ
れる。この最後のチャンネルのA/D変換動作の終了に
より、ADFフラグが“1”にセットされる。このよう
に複数チャンネルでのサンプリングとその変換動作とが
パイプライン方式により繰り返し行われ、ソフトウェア
によりADSTが“0”にクリアされると変換動作が停
止される。
変換2の動作と並行して、選択信号2Aが発生されてチ
ャンネル2(AIN2)が選択され、サンプリング信号
Aが発生されてその取り込み(サンプリング3)が行わ
れる。上記チャンネル1のA/D変換結果2がデータレ
ジスタADDRBに取り込まれるとともに、上記チャン
ネル2(AIN2)のA/D変換3の動作が行われる。
このA/D変換3の動作と並行し選択信号0Bが発生さ
れてチャンネル0(AIN0)が選択され、サンプリン
グ信号Bによりその取り込み(サンプリング4)が行わ
れる。この最後のチャンネルのA/D変換動作の終了に
より、ADFフラグが“1”にセットされる。このよう
に複数チャンネルでのサンプリングとその変換動作とが
パイプライン方式により繰り返し行われ、ソフトウェア
によりADSTが“0”にクリアされると変換動作が停
止される。
【0080】図13には、バッファ動作を説明するため
のタイミング図が示されている。同図には、セレクト・
スキャンモード(GRP=0,SCAN=1)の場合が
例として示されている。バッファ動作では、当該チャン
ネルの変換が終了すると、変換結果をデータレジスタA
DDRAに格納すると同時に、その以前に格納していた
変換結果を別のデータレジスタに転送する。バッファ動
作には、制御レジスタADCRのビット0,1(BUF
E0,BUFE1)に格納されているデータに従って、
AIN0→ADDRA→ADDRBの2段の動作と、A
IN0→ADDRA→ADDRC、AIN1→ADDR
B→ADDRDの2段2組の動作と、AIN0→ADD
RA→ADDRB→ADDRC→ADDRDの4段1組
の動作の中のいずれかを選択できる。この場合でもチャ
ンネル4〜7は通常のA/D変換動作を実行できる。ま
た、バッファレジスタに変換結果が格納されレジスタが
飽和(あらかじめ指定されたレジスタの全てにA/D変
換済のデータが書き込まれたとき)したとき、ADFフ
ラグが“1”にセットされる。このとき、ADIEビッ
トが“1”にセットされていると、割り込み信号ADI
による割り込みが発生する。ADFフクグは、制御レジ
スタADCSRをリードした後、“0”をライトすると
クリアされる。また、上記同様にビットクリア(BCL
R)命令によりクリアすることもできる。
のタイミング図が示されている。同図には、セレクト・
スキャンモード(GRP=0,SCAN=1)の場合が
例として示されている。バッファ動作では、当該チャン
ネルの変換が終了すると、変換結果をデータレジスタA
DDRAに格納すると同時に、その以前に格納していた
変換結果を別のデータレジスタに転送する。バッファ動
作には、制御レジスタADCRのビット0,1(BUF
E0,BUFE1)に格納されているデータに従って、
AIN0→ADDRA→ADDRBの2段の動作と、A
IN0→ADDRA→ADDRC、AIN1→ADDR
B→ADDRDの2段2組の動作と、AIN0→ADD
RA→ADDRB→ADDRC→ADDRDの4段1組
の動作の中のいずれかを選択できる。この場合でもチャ
ンネル4〜7は通常のA/D変換動作を実行できる。ま
た、バッファレジスタに変換結果が格納されレジスタが
飽和(あらかじめ指定されたレジスタの全てにA/D変
換済のデータが書き込まれたとき)したとき、ADFフ
ラグが“1”にセットされる。このとき、ADIEビッ
トが“1”にセットされていると、割り込み信号ADI
による割り込みが発生する。ADFフクグは、制御レジ
スタADCSRをリードした後、“0”をライトすると
クリアされる。また、上記同様にビットクリア(BCL
R)命令によりクリアすることもできる。
【0081】図13は、AIN0→ADDRA→ADD
RBの2段の動作の場合が示されている。前記セレクト
・スキャンモード(GRP=0,SCAN=1)により
変換結果1がラッチ信号Aに従ってデータレジスタAD
DRAに格納され、変換結果2が形成されると上記変換
結果1がラッチ信号Bに従ってデータレジスタADDR
Bに転送され、データレジスタADDRAには上記変換
結果2がラッチ信号Aに従って格納される。このように
バッファレジスタに変換結果が格納されレジスタが飽和
したとき、ADFフラグが“1”にセットされる。3回
目のA/D変換3の動作が終了した後にソフトウェアに
よりADSTが“0”にクリアされると変換動作が停止
され、データレジスタADDRAには変換結果3が、A
DDRBには変換結果2が格納されることになる。
RBの2段の動作の場合が示されている。前記セレクト
・スキャンモード(GRP=0,SCAN=1)により
変換結果1がラッチ信号Aに従ってデータレジスタAD
DRAに格納され、変換結果2が形成されると上記変換
結果1がラッチ信号Bに従ってデータレジスタADDR
Bに転送され、データレジスタADDRAには上記変換
結果2がラッチ信号Aに従って格納される。このように
バッファレジスタに変換結果が格納されレジスタが飽和
したとき、ADFフラグが“1”にセットされる。3回
目のA/D変換3の動作が終了した後にソフトウェアに
よりADSTが“0”にクリアされると変換動作が停止
され、データレジスタADDRAには変換結果3が、A
DDRBには変換結果2が格納されることになる。
【0082】図14は、AIN0→ADDRA→ADD
RC、AIN1→ADDRB→ADDRDの2段2組の
動作場合が示されている。前記グループ・スキャンモー
ド(GRP=1,SCAN=1)により変換結果1がラ
ッチ信号Aに従ってデータレジスタADDRAに格納さ
れ、変換結果2がラッチ信号Bに従ってデータレジスタ
ADDRBに格納される。そして、変換結果3が形成さ
れると上記変換結果1がラッチ信号Cに従ってデータレ
ジスタADDRCに転送され、データレジスタADDR
Aにはラッチ信号Aに従って上記変換結果3が格納され
る。同様に、変換結果4が形成されると上記変換結果2
がラッチ信号Dに従ってデータレジスタADDRDに転
送され、データレジスタADDRBには上記変換結果4
がラッチ信号Bに従って格納される。このようにバッフ
ァレジスタに変換結果が格納されレジスタが飽和したと
き、ADFフラグが“1”にセットされる。
RC、AIN1→ADDRB→ADDRDの2段2組の
動作場合が示されている。前記グループ・スキャンモー
ド(GRP=1,SCAN=1)により変換結果1がラ
ッチ信号Aに従ってデータレジスタADDRAに格納さ
れ、変換結果2がラッチ信号Bに従ってデータレジスタ
ADDRBに格納される。そして、変換結果3が形成さ
れると上記変換結果1がラッチ信号Cに従ってデータレ
ジスタADDRCに転送され、データレジスタADDR
Aにはラッチ信号Aに従って上記変換結果3が格納され
る。同様に、変換結果4が形成されると上記変換結果2
がラッチ信号Dに従ってデータレジスタADDRDに転
送され、データレジスタADDRBには上記変換結果4
がラッチ信号Bに従って格納される。このようにバッフ
ァレジスタに変換結果が格納されレジスタが飽和したと
き、ADFフラグが“1”にセットされる。
【0083】同時サンプリング動作では、2チャンネル
の入力電圧を同時にサンプリングし、連続変換を行う。
同時サンプリング動作(DSMP=1)を指定すると、
制御レジスタADCSRのCH2とCH1ビットの指定
により、2チャンネルずつの変換を行う。同時サンプリ
ング動作におけるチャンネルの選択方法を次の表3に示
す。CH0ビットは無効である。
の入力電圧を同時にサンプリングし、連続変換を行う。
同時サンプリング動作(DSMP=1)を指定すると、
制御レジスタADCSRのCH2とCH1ビットの指定
により、2チャンネルずつの変換を行う。同時サンプリ
ング動作におけるチャンネルの選択方法を次の表3に示
す。CH0ビットは無効である。
【0084】
【表3】
【0085】図15には、同時サンプリング動作を説明
するためのタイミング図が示されている。同図には、グ
ループ・シングルモードの場合が例として示されてい
る。同図において、DSMPが“1”、ADSTが
“1”にセットされると、コントロールロジックから出
力される選択信号AとBによりチャンネル0と1(AI
N0とAIN1)が選択され、サンプリング信号AとB
が発生されてその取り込みが同時に行われ、その最後に
チャンネル0側で上位2ビットの変換動作が行われる。
この変換結果により前記のようにレベルシフト信号Aが
発生され、次にチャンネル0のコントロールロジックか
ら下位変換信号Aが発生されて2ビットずつ4回に分け
たA/D変換1の動作が行われる。変換動作の終了時に
コントロールロジックからラッチ信号Aが発生されて、
変換結果1がデータレジスタADDRAに取り込まれ
る。上記A/D変換1の動作の終了の次に、上記チャン
ネル1のA/D変換動作が行われ、その変換結果2がデ
ータレジスタADDRBに取り込まれる。このA/D変
換2の動作の終了により、ADFフラグが“1”にセッ
トされる。
するためのタイミング図が示されている。同図には、グ
ループ・シングルモードの場合が例として示されてい
る。同図において、DSMPが“1”、ADSTが
“1”にセットされると、コントロールロジックから出
力される選択信号AとBによりチャンネル0と1(AI
N0とAIN1)が選択され、サンプリング信号AとB
が発生されてその取り込みが同時に行われ、その最後に
チャンネル0側で上位2ビットの変換動作が行われる。
この変換結果により前記のようにレベルシフト信号Aが
発生され、次にチャンネル0のコントロールロジックか
ら下位変換信号Aが発生されて2ビットずつ4回に分け
たA/D変換1の動作が行われる。変換動作の終了時に
コントロールロジックからラッチ信号Aが発生されて、
変換結果1がデータレジスタADDRAに取り込まれ
る。上記A/D変換1の動作の終了の次に、上記チャン
ネル1のA/D変換動作が行われ、その変換結果2がデ
ータレジスタADDRBに取り込まれる。このA/D変
換2の動作の終了により、ADFフラグが“1”にセッ
トされる。
【0086】図16には、同時サンプリング動作を説明
するためのタイミング図が示されている。同図には、グ
ループ・スキャンモード場合が例として示されている。
同図において(DSMP=1,GRP=1,SCAN=
1)、ADSTが“1”にセットされると、選択信号1
Aと1Bによりチャンネル0と1(AIN0とAIN
1)が選択され、サンプリング信号1Aと1Bが発生さ
れてその取り込みが同時に行われ、その最後にチャンネ
ル0側で上位2ビットの変換動作が行われる。この変換
結果により前記のようにコントロールロジックからレベ
ルシフト信号Aが発生され、次にチャンネル0の下位変
換信号Aが発生されて2ビットずつ4回に分けたA/D
変換1の動作が行われる。変換動作の終了時にコントロ
ールロジックからラッチ信号Aが発生されて変換結果1
がデータレジスタADDRAに取り込まれる。上記A/
D変換1の動作の終了の次に上記チャンネル1のA/D
変換動作が行われ、その変換結果2がデータレジスタA
DDRBに取り込まれる。この最初のA/D変換2の動
作の終了により、ADFフラグが“1”にセットされ
る。
するためのタイミング図が示されている。同図には、グ
ループ・スキャンモード場合が例として示されている。
同図において(DSMP=1,GRP=1,SCAN=
1)、ADSTが“1”にセットされると、選択信号1
Aと1Bによりチャンネル0と1(AIN0とAIN
1)が選択され、サンプリング信号1Aと1Bが発生さ
れてその取り込みが同時に行われ、その最後にチャンネ
ル0側で上位2ビットの変換動作が行われる。この変換
結果により前記のようにコントロールロジックからレベ
ルシフト信号Aが発生され、次にチャンネル0の下位変
換信号Aが発生されて2ビットずつ4回に分けたA/D
変換1の動作が行われる。変換動作の終了時にコントロ
ールロジックからラッチ信号Aが発生されて変換結果1
がデータレジスタADDRAに取り込まれる。上記A/
D変換1の動作の終了の次に上記チャンネル1のA/D
変換動作が行われ、その変換結果2がデータレジスタA
DDRBに取り込まれる。この最初のA/D変換2の動
作の終了により、ADFフラグが“1”にセットされ
る。
【0087】上記のA/D変換2の動作が終了すると、
引き続き選択信号1Aと1Bが発生されてチャンネル0
と1(AIN0とAIN1)が再び選択され、サンプリ
ング信号1Aと1Bが発生されてその取り込みが同時に
行われる。その後に、ソフトウェアによりADSTが
“0”にクリアされると、変化動作が停止されて変換待
機状態となる。
引き続き選択信号1Aと1Bが発生されてチャンネル0
と1(AIN0とAIN1)が再び選択され、サンプリ
ング信号1Aと1Bが発生されてその取り込みが同時に
行われる。その後に、ソフトウェアによりADSTが
“0”にクリアされると、変化動作が停止されて変換待
機状態となる。
【0088】図17には、インターバル動作を説明する
ためのタイミング図が示されている。制御レジスタAD
CRのINTビットを“1”にセットすると、次のよう
なインターバル動作が行われる。例えば、グループ・ス
キャンモードが設定され、制御レジスタADCSRのC
H2〜CH0により010を設定して、入力信号AIN
0〜AIN2を選択した場合を例にして説明する。
ためのタイミング図が示されている。制御レジスタAD
CRのINTビットを“1”にセットすると、次のよう
なインターバル動作が行われる。例えば、グループ・ス
キャンモードが設定され、制御レジスタADCSRのC
H2〜CH0により010を設定して、入力信号AIN
0〜AIN2を選択した場合を例にして説明する。
【0089】1回目のAIN0〜AIN2のサンプリン
グ・変換を前記のようなパイプライン方式により順次に
行う。AIN2のサンプリングのときに、BUSY信号
が活性状態になる。以後、新規の変換は開始しない。A
IN2の変換が終了して、ADFフクグが“1”にセッ
トされ、割り込み信号ADIによって割り込みが要求さ
れる。中央処理装置CPUないしデータ転送装置DTC
が、かかる割り込みに応答して、変換結果を読み出して
上記ADFフラグを“0”にクリアする。
グ・変換を前記のようなパイプライン方式により順次に
行う。AIN2のサンプリングのときに、BUSY信号
が活性状態になる。以後、新規の変換は開始しない。A
IN2の変換が終了して、ADFフクグが“1”にセッ
トされ、割り込み信号ADIによって割り込みが要求さ
れる。中央処理装置CPUないしデータ転送装置DTC
が、かかる割り込みに応答して、変換結果を読み出して
上記ADFフラグを“0”にクリアする。
【0090】特に、データ転送装置DTCによるADF
フラグのクリアは、指定された全てのデータ転送終了後
に行われる。中央処理装置CPUがADFフラグを
“0”にクリアする場合には、ビットクリア(BCL
R)命令により行うようにされる。この動作は、制御レ
ジスタADCSRをバイト単位でリードして、ビット7
のみを“0”にクリアして、ほかのビットは保持してバ
イト単位でライトされる。上記のような命令は、前記
「H8/3003 ハードウェアマニュアル」のCPU
と同様である。上記ADFフラグが“0”にクリアされ
ると、BUSY信号が非活性状態になる。ADSTビッ
トは“1”に保持されていので、新しい変換が開始され
る。
フラグのクリアは、指定された全てのデータ転送終了後
に行われる。中央処理装置CPUがADFフラグを
“0”にクリアする場合には、ビットクリア(BCL
R)命令により行うようにされる。この動作は、制御レ
ジスタADCSRをバイト単位でリードして、ビット7
のみを“0”にクリアして、ほかのビットは保持してバ
イト単位でライトされる。上記のような命令は、前記
「H8/3003 ハードウェアマニュアル」のCPU
と同様である。上記ADFフラグが“0”にクリアされ
ると、BUSY信号が非活性状態になる。ADSTビッ
トは“1”に保持されていので、新しい変換が開始され
る。
【0091】図18には、この発明に係るA/D変換器
の動作を説明するための概略フローチャート図が示され
ている。以上のようなA/D変換器の概略動作をまとめ
て説明すると次のようになる。
の動作を説明するための概略フローチャート図が示され
ている。以上のようなA/D変換器の概略動作をまとめ
て説明すると次のようになる。
【0092】ADSTが“1”にセットされるまで待機
状態になる。INFが“1”にされたインターバル動作
のときには、ADFフラグが“0”にクリアされるまで
待機状態になる。制御レジスタADCSR、ADCRに
よって、変換するデータの数nを選択する。例えば、セ
レクトモードでバッファ動作、同時サンプリング以外で
はn=1となる。セレクトモードで、4段バッファ動作
であれば、n=4となる。
状態になる。INFが“1”にされたインターバル動作
のときには、ADFフラグが“0”にクリアされるまで
待機状態になる。制御レジスタADCSR、ADCRに
よって、変換するデータの数nを選択する。例えば、セ
レクトモードでバッファ動作、同時サンプリング以外で
はn=1となる。セレクトモードで、4段バッファ動作
であれば、n=4となる。
【0093】第1チャンネルのサンプリングを行う。n
>1であれば、サンプリングしたデータを変換するとと
もに次のサンプリング動作を行う。nをデクリメントす
る。n=1であれば、すなわち、最後のデータの変換で
あれば、BUSYを“1”にセットする。シングルモー
ドであれば、変換を行い、ADFフラグを“1”にセッ
ト、ADSTビットを“0”にクリアして待機状態に戻
る。
>1であれば、サンプリングしたデータを変換するとと
もに次のサンプリング動作を行う。nをデクリメントす
る。n=1であれば、すなわち、最後のデータの変換で
あれば、BUSYを“1”にセットする。シングルモー
ドであれば、変換を行い、ADFフラグを“1”にセッ
ト、ADSTビットを“0”にクリアして待機状態に戻
る。
【0094】スキャンモードでインターバル動作でなけ
れば、サンプリングしたデータを変換するとともに次の
サンプリングを行う。nを再設定(初期値を回復)す
る。ADFフラグを“1”にセットし、動作を継続す
る。スキャンモードでインターバル動作であれば、サン
プリングしたデータを変換する。nを再設定(初期値を
回復)する。ADFフラグを“1”にセットし、ADF
フラグが“0”にクリアされるまで待機状態になる。同
時サンプリング動作の場合も、CHS0ビットを“1”
とみなすこと、及び2チャンネルの変換に1回2チャン
ネルのサンプリングを同時に行うことのほかは概略同様
である。
れば、サンプリングしたデータを変換するとともに次の
サンプリングを行う。nを再設定(初期値を回復)す
る。ADFフラグを“1”にセットし、動作を継続す
る。スキャンモードでインターバル動作であれば、サン
プリングしたデータを変換する。nを再設定(初期値を
回復)する。ADFフラグを“1”にセットし、ADF
フラグが“0”にクリアされるまで待機状態になる。同
時サンプリング動作の場合も、CHS0ビットを“1”
とみなすこと、及び2チャンネルの変換に1回2チャン
ネルのサンプリングを同時に行うことのほかは概略同様
である。
【0095】PWRビットは、A/D変換器の変換開始
モードを選択する。PWRビットを“0”にクリアする
と、アナログ回路(A/D変換器、さらに詳しくは、ア
ナログマルチプレクサ、サンプルホールド・レベルシフ
ト回路A・B、コンパレータアレイA・B、2ビット分
圧、6ビット分圧)は変換動作以外、非アクティブ状態
となる。また、PWRビットを“1”にセットすると高
速スタートモードに設定され、アナログ回路は常にアク
ティブ状態に設定される。
モードを選択する。PWRビットを“0”にクリアする
と、アナログ回路(A/D変換器、さらに詳しくは、ア
ナログマルチプレクサ、サンプルホールド・レベルシフ
ト回路A・B、コンパレータアレイA・B、2ビット分
圧、6ビット分圧)は変換動作以外、非アクティブ状態
となる。また、PWRビットを“1”にセットすると高
速スタートモードに設定され、アナログ回路は常にアク
ティブ状態に設定される。
【0096】PWRビットを“0”の低消費電力モード
では、ADSTを“1”にセットすると同時にアナログ
回路の電源がオン状態となり、制御レジスタADCSR
のCKSビットで選択した基準クロックの200サイク
ルが経過すると、アナログ回路は変換可能な状態に移行
し、1回目のA/D変換を開始する。連続して変換を行
う場合、2回目以降のA/D変換動作は10サイクルで
行われる。指定されたA/D変換動作が終了すると、自
動的にアナログ回路の電源がオフ状態になり、低消費電
力となる。
では、ADSTを“1”にセットすると同時にアナログ
回路の電源がオン状態となり、制御レジスタADCSR
のCKSビットで選択した基準クロックの200サイク
ルが経過すると、アナログ回路は変換可能な状態に移行
し、1回目のA/D変換を開始する。連続して変換を行
う場合、2回目以降のA/D変換動作は10サイクルで
行われる。指定されたA/D変換動作が終了すると、自
動的にアナログ回路の電源がオフ状態になり、低消費電
力となる。
【0097】バスインターフェイスは、データレジスタ
ADDRA〜ADDRDとバスマスタ(内部データバ
ス)との間のインターフェイスであり、内部データバス
は16ビット幅である。このバスインターフェイスを介
したバスマスタからのデータレジスタADDRA〜AD
DRDのリードは、ワード単位またはバイト単位のいず
れも可能である。データレジスタADDRのワード単位
のリードは、データレジスタADDRの内容が16ビッ
ト一括してバスマスタへ転送される。また、バイト単位
でのリードでは、変換されたデータ(AD9〜AD0)
の上位ビット(AD9〜AD2)の内容がバスマスタへ
転送される。下位の8ビットをバイト単位でリードする
ことはできない。
ADDRA〜ADDRDとバスマスタ(内部データバ
ス)との間のインターフェイスであり、内部データバス
は16ビット幅である。このバスインターフェイスを介
したバスマスタからのデータレジスタADDRA〜AD
DRDのリードは、ワード単位またはバイト単位のいず
れも可能である。データレジスタADDRのワード単位
のリードは、データレジスタADDRの内容が16ビッ
ト一括してバスマスタへ転送される。また、バイト単位
でのリードでは、変換されたデータ(AD9〜AD0)
の上位ビット(AD9〜AD2)の内容がバスマスタへ
転送される。下位の8ビットをバイト単位でリードする
ことはできない。
【0098】図19には、上記バスインターフェイスを
含む読み出し制御回路の主要部のブロック図が示されて
いる。データレジスタADDR、モジュール内データバ
スMDB、バスインターフェイスBIFは10ビット構
成とされる。同図では、10ビットのデータは、ビット
9−8、ビット7−2、ビット1−0に3分割されてい
る。A/D変換結果は、データレジスタADDRの最上
位ビットがビット9に対応するように格納される。
含む読み出し制御回路の主要部のブロック図が示されて
いる。データレジスタADDR、モジュール内データバ
スMDB、バスインターフェイスBIFは10ビット構
成とされる。同図では、10ビットのデータは、ビット
9−8、ビット7−2、ビット1−0に3分割されてい
る。A/D変換結果は、データレジスタADDRの最上
位ビットがビット9に対応するように格納される。
【0099】中央処理装置CPU又はデータ転送装置D
TCからの読み出しは、内部データバスを介してアドレ
ス信号のデコード結果(デコード信号)、リード信号R
D、ワード信号(WORD)に基づいて制御されてデー
タが読み出される。リード時には、デコード信号とリー
ド信号RDとがアンドゲートを介して出力され、データ
レジスタADDRA〜ADDRH又は制御信号ADC
R,ADCSRのいずれかが選択される。つまり、各レ
ジスタに対応された出力バッファのいずれかが上記デコ
ード信号により活性化されて、選択されたもののデータ
がモジュール内バスMD9−0に出力され、かかるモジ
ュール内バスMD9−0を介してバスインターフェイス
BIF9−0に転送される。
TCからの読み出しは、内部データバスを介してアドレ
ス信号のデコード結果(デコード信号)、リード信号R
D、ワード信号(WORD)に基づいて制御されてデー
タが読み出される。リード時には、デコード信号とリー
ド信号RDとがアンドゲートを介して出力され、データ
レジスタADDRA〜ADDRH又は制御信号ADC
R,ADCSRのいずれかが選択される。つまり、各レ
ジスタに対応された出力バッファのいずれかが上記デコ
ード信号により活性化されて、選択されたもののデータ
がモジュール内バスMD9−0に出力され、かかるモジ
ュール内バスMD9−0を介してバスインターフェイス
BIF9−0に転送される。
【0100】上記バスインターフェイスBIF9−0に
取り込まれたデータは、2系統の出力バッフッァを介し
て出力される。一方は、上記3分割に分けられた10ビ
ットのデータがそのまま内部データバスDB9−DB0
に対応して出力される。他方は、上位ビットBIF9−
2の8ビットが内部データバスDB7−0に対応して出
力される。上記10ビットの読み出しは、リード信号R
Dとワード信号WORDとが活性化状態のときにアンド
ゲート回路を通して上記のような10ビットのデータを
出力させるバッファ回路を活性化させる。このとき、1
6ビット幅の内部バスのうち、DB15−10には
“0”が出力される。1バイトの読み出しは、リード信
号RDとワード信号WORDが非活性状態のときにアン
ドゲート回路を通して上記8ビットに対応したバッファ
回路が活性化される。このようなバイトサイズリードの
ときには、10ビット分解能のA/D変換結果のうち、
上位8ビットが有効とされ、いいかえるならば、2ビッ
ト分下方向にシフトされて内部データバスに出力され
る。
取り込まれたデータは、2系統の出力バッフッァを介し
て出力される。一方は、上記3分割に分けられた10ビ
ットのデータがそのまま内部データバスDB9−DB0
に対応して出力される。他方は、上位ビットBIF9−
2の8ビットが内部データバスDB7−0に対応して出
力される。上記10ビットの読み出しは、リード信号R
Dとワード信号WORDとが活性化状態のときにアンド
ゲート回路を通して上記のような10ビットのデータを
出力させるバッファ回路を活性化させる。このとき、1
6ビット幅の内部バスのうち、DB15−10には
“0”が出力される。1バイトの読み出しは、リード信
号RDとワード信号WORDが非活性状態のときにアン
ドゲート回路を通して上記8ビットに対応したバッファ
回路が活性化される。このようなバイトサイズリードの
ときには、10ビット分解能のA/D変換結果のうち、
上位8ビットが有効とされ、いいかえるならば、2ビッ
ト分下方向にシフトされて内部データバスに出力され
る。
【0101】この構成では、中央処理装置CPU又はデ
ータ転送装置DTCが随時ワード信号WORDを指定す
ることによって、A/D変換器の分解能を指定できる。
例えば、中央処理装置CPUが10ビット分解能の変換
結果を得たいときには、上記ワード信号WORDを活性
化してリードすればよい。例えば、転送命令MOV,W
@ADDR,R0などを使用する。一方、中央処理装
置CPUが8ビット分解能の変換結果を得たいときに
は、ワード信号WORDを非活性化してリードすればよ
い。例えば、転送命令MOV,W @ADDR,R0H
などを使用する。このようにバスインターフェイスでの
データアライメントを行うようにすることにより、アラ
イメント回路を共通にして論理規模の増加を抑制するこ
とができるとともに、ソフトウェアにより行う場合に比
べて、シフト処理などを不要としたりして、中央処理装
置CPUの負担が大幅に軽減できる。
ータ転送装置DTCが随時ワード信号WORDを指定す
ることによって、A/D変換器の分解能を指定できる。
例えば、中央処理装置CPUが10ビット分解能の変換
結果を得たいときには、上記ワード信号WORDを活性
化してリードすればよい。例えば、転送命令MOV,W
@ADDR,R0などを使用する。一方、中央処理装
置CPUが8ビット分解能の変換結果を得たいときに
は、ワード信号WORDを非活性化してリードすればよ
い。例えば、転送命令MOV,W @ADDR,R0H
などを使用する。このようにバスインターフェイスでの
データアライメントを行うようにすることにより、アラ
イメント回路を共通にして論理規模の増加を抑制するこ
とができるとともに、ソフトウェアにより行う場合に比
べて、シフト処理などを不要としたりして、中央処理装
置CPUの負担が大幅に軽減できる。
【0102】上記のようなバスサイズによる指定の他、
アドレスが相異なるように配置してもよい。例えば、図
20のアドレスマップ図に示すように、10ビットの分
解能の変換結果がリードできるアドレスと、8ビット分
解能の変換結果がリードできるアドレスとを独立して設
けるものであってもよい。10ビット分解能の変換結果
がリードできるデータレジスタADDRA〜ADDRH
のアドレスを、ワード(16ビット)単位で連続配置
し、8ビット分解能の変換結果がリードできるデータレ
ジスタADDRA〜ADDRHのアドレスを、バイト
(8ビット)単位で連続配置するようにすると都合がよ
い。特に、データ転送装置DTCによって、8ビット分
解能の変換結果を読み出す場合に無駄なリードサイクル
が発生しなくてすむ。
アドレスが相異なるように配置してもよい。例えば、図
20のアドレスマップ図に示すように、10ビットの分
解能の変換結果がリードできるアドレスと、8ビット分
解能の変換結果がリードできるアドレスとを独立して設
けるものであってもよい。10ビット分解能の変換結果
がリードできるデータレジスタADDRA〜ADDRH
のアドレスを、ワード(16ビット)単位で連続配置
し、8ビット分解能の変換結果がリードできるデータレ
ジスタADDRA〜ADDRHのアドレスを、バイト
(8ビット)単位で連続配置するようにすると都合がよ
い。特に、データ転送装置DTCによって、8ビット分
解能の変換結果を読み出す場合に無駄なリードサイクル
が発生しなくてすむ。
【0103】図20には、相対的なアドレスが表示され
ている。ADDRA〜Hは、16ビットレジスタとして
のアドレス(0−F)と8ビットレジスタとしてのアド
レス(10〜17)の両方を持つ。相対アドレス0から
始まるワードデータをリードすると、ADDRAに格納
された変換結果が10ビット分解能でリードされる。相
対アドレス10のバイトデータをリードすると、ADD
RAに格納された変換結果が8ビット分解能(2ビット
右シフトした下位側データ)でリードされる。
ている。ADDRA〜Hは、16ビットレジスタとして
のアドレス(0−F)と8ビットレジスタとしてのアド
レス(10〜17)の両方を持つ。相対アドレス0から
始まるワードデータをリードすると、ADDRAに格納
された変換結果が10ビット分解能でリードされる。相
対アドレス10のバイトデータをリードすると、ADD
RAに格納された変換結果が8ビット分解能(2ビット
右シフトした下位側データ)でリードされる。
【0104】図21には、上記アドレス方式に対応した
制御回路の例が示されている。データレジスタは、2つ
のアドレスに対するデコード信号の論理和信号を与えて
読み出す。例えば、ADDRAには、デコード信号Wと
してアドレス0の検出信号と、デコード信号Bとしてア
ドレス10の検出信号が供給される。バスインターフェ
イスBIFには、アドレス0〜Fのいずれかが与えられ
たことを検出した信号によりバスインターフェイスBI
F9−0を含む全部で16ビットに対応した上記バッフ
ァ回路を活性化させる信号が形成されて10ビット分解
能の変換結果がリードされる。アドレス10〜17のい
ずれかが与えられたことを検出した信号に従ってバスイ
ンターフェイスBIF9−2に対応され、内部データバ
スの下位バイトに対応したバッファ回路が活性化されて
8ビット分解能の変換結果がリードされる。
制御回路の例が示されている。データレジスタは、2つ
のアドレスに対するデコード信号の論理和信号を与えて
読み出す。例えば、ADDRAには、デコード信号Wと
してアドレス0の検出信号と、デコード信号Bとしてア
ドレス10の検出信号が供給される。バスインターフェ
イスBIFには、アドレス0〜Fのいずれかが与えられ
たことを検出した信号によりバスインターフェイスBI
F9−0を含む全部で16ビットに対応した上記バッフ
ァ回路を活性化させる信号が形成されて10ビット分解
能の変換結果がリードされる。アドレス10〜17のい
ずれかが与えられたことを検出した信号に従ってバスイ
ンターフェイスBIF9−2に対応され、内部データバ
スの下位バイトに対応したバッファ回路が活性化されて
8ビット分解能の変換結果がリードされる。
【0105】図22には、上記のようなワードデータと
バイトデータのリードを説明するためのビット配置図が
示されている。16ビットからなるデータレジスタAD
DRには、9−0に10ビットからなる変換結果が格納
され、15−10には“0”が格納されている。これを
ワードデータ(10ビット分解能)としてリードするき
には、データレジスタADDRのビット0〜15に格納
されているデータが内部16ビットデータバスに出力さ
れる。これに対して、バイトデータ(8ビット分解能)
としてリードするときには、データレジスタADDRの
ビット2〜9に格納されているデータが内部8ビットデ
ータバスに出力される。
バイトデータのリードを説明するためのビット配置図が
示されている。16ビットからなるデータレジスタAD
DRには、9−0に10ビットからなる変換結果が格納
され、15−10には“0”が格納されている。これを
ワードデータ(10ビット分解能)としてリードするき
には、データレジスタADDRのビット0〜15に格納
されているデータが内部16ビットデータバスに出力さ
れる。これに対して、バイトデータ(8ビット分解能)
としてリードするときには、データレジスタADDRの
ビット2〜9に格納されているデータが内部8ビットデ
ータバスに出力される。
【0106】図23には、データレジスタADDRA〜
ADDRDの相互の回路構成図が示されている。この回
路は、前記バッファ動作に対応されている。各レジスタ
ADDRA〜ADDRDには、バッファ回路を介して逐
次比較レジスタからのデータを入力することができる。
それぞれの選択信号aないしdが活性状態で、変換終了
時のラッチ信号が活性状態になると、選択信号a〜dの
うち上記活性状態に対応されたいずれかのデータレジス
タに逐次比較レジスタの内容が取り込まれる。各レジス
タADDRA〜Dは、いわゆるマスタースレーブ構成に
なっている。
ADDRDの相互の回路構成図が示されている。この回
路は、前記バッファ動作に対応されている。各レジスタ
ADDRA〜ADDRDには、バッファ回路を介して逐
次比較レジスタからのデータを入力することができる。
それぞれの選択信号aないしdが活性状態で、変換終了
時のラッチ信号が活性状態になると、選択信号a〜dの
うち上記活性状態に対応されたいずれかのデータレジス
タに逐次比較レジスタの内容が取り込まれる。各レジス
タADDRA〜Dは、いわゆるマスタースレーブ構成に
なっている。
【0107】ハッファ動作において、BUFE1,0ビ
ットが01のとき、バッファ動作1信号が活性状態にな
る。BUFE1,0ビットが10のとき、バッファ動作
2信号が活性状態になる。BUFE1,0ビットが11
のとき、バッファ動作3信号が活性状態になる。バッフ
ァ動作2〜3信号のそれぞれは、制御レジスタADCR
のBOFE1,0にセットされたデータに基づいて、コ
ントロールロジックから出力される。
ットが01のとき、バッファ動作1信号が活性状態にな
る。BUFE1,0ビットが10のとき、バッファ動作
2信号が活性状態になる。BUFE1,0ビットが11
のとき、バッファ動作3信号が活性状態になる。バッフ
ァ動作2〜3信号のそれぞれは、制御レジスタADCR
のBOFE1,0にセットされたデータに基づいて、コ
ントロールロジックから出力される。
【0108】上記バッファ動作1信号が活性状態のと
き、選択信号aとラッチ信号が発生すると、データレジ
スタADDRAの古いデータがバッファ回路を介してデ
ータレジスタADDRBに転送され、逐次比較レジスタ
の出力がデータレジスタADDRAに取り込まれる。
き、選択信号aとラッチ信号が発生すると、データレジ
スタADDRAの古いデータがバッファ回路を介してデ
ータレジスタADDRBに転送され、逐次比較レジスタ
の出力がデータレジスタADDRAに取り込まれる。
【0109】上記バッファ動作2信号が活性状態のと
き、選択信号aとラッチ信号が発生すると、データレジ
スタADDRAの古いデータがバッファ回路を介してデ
ータレジスタADDRCに転送され、逐次比較レジスタ
の出力がデータレジスタADDRAに取り込まれる。選
択信号bとラッチ信号が発生すると、データレジスタA
DDRBの古いデータがバッファ回路を介してデータレ
ジスタADDRDに転送され、逐次比較レジスタの出力
がデータレジスタADDRBに取り込まれる。
き、選択信号aとラッチ信号が発生すると、データレジ
スタADDRAの古いデータがバッファ回路を介してデ
ータレジスタADDRCに転送され、逐次比較レジスタ
の出力がデータレジスタADDRAに取り込まれる。選
択信号bとラッチ信号が発生すると、データレジスタA
DDRBの古いデータがバッファ回路を介してデータレ
ジスタADDRDに転送され、逐次比較レジスタの出力
がデータレジスタADDRBに取り込まれる。
【0110】上記バッファ動作3信号が活性状態のと
き、これにより制御されるバッファ回路により、データ
レジスタADDRA→ADDRB→ADDRC→ADD
RDの順にA/D変換結果の取り込みに同期して転送さ
れる。
き、これにより制御されるバッファ回路により、データ
レジスタADDRA→ADDRB→ADDRC→ADD
RDの順にA/D変換結果の取り込みに同期して転送さ
れる。
【0111】図24には、アナログマルチプレクサの一
実施例のブロック図が示されている。アナログ入力AI
N0〜AIN7がNチャンネル型MOSFETとPチャ
ンネル型MOSFETからなる全部で16個のCMOS
スイッチ回路を介してサンプルホールド・レベルシフト
回路AとBに対応した第1入力、第2入力として取り込
まれる。スイッチの制御信号である選択信号0A、0B
〜7A、7Bは、コントロールロジックから与えられ
る。例えば、アナログ入力AIN4とAIN5をグルー
プモードでかつ同時サンプリングによりA/D変換する
場合には、第1に選択信号4A、5Bが活性状態になっ
て、アナログ入力AIN4からの入力レベルがサンプル
ホールド・レベルシフト回路Aにサンプリングされ、ア
ナログ入力AIN5からの入力レベルがサンプルホール
ド・レベルシフト回路Bにサンプリングされる。その
後、上記同時サンプリングした結果を順次にA/D変換
する。
実施例のブロック図が示されている。アナログ入力AI
N0〜AIN7がNチャンネル型MOSFETとPチャ
ンネル型MOSFETからなる全部で16個のCMOS
スイッチ回路を介してサンプルホールド・レベルシフト
回路AとBに対応した第1入力、第2入力として取り込
まれる。スイッチの制御信号である選択信号0A、0B
〜7A、7Bは、コントロールロジックから与えられ
る。例えば、アナログ入力AIN4とAIN5をグルー
プモードでかつ同時サンプリングによりA/D変換する
場合には、第1に選択信号4A、5Bが活性状態になっ
て、アナログ入力AIN4からの入力レベルがサンプル
ホールド・レベルシフト回路Aにサンプリングされ、ア
ナログ入力AIN5からの入力レベルがサンプルホール
ド・レベルシフト回路Bにサンプリングされる。その
後、上記同時サンプリングした結果を順次にA/D変換
する。
【0112】図25には、アナログマルチプレクサの他
の一実施例の回路図が示されている。上記同様に入力ポ
ートとしての機能や保護回路などは省略されている。ア
ナログ入力AIN0〜AIN7がNチャンネル型MOS
FETとPチャンネル型MOSFETからなるCMOS
スイッチ回路を介して前記同様な第1入力と第2入力と
して取り込まれる。この実施例では、2段のスイッチ回
路により1つのアナログ入力が選ばれるようにされる。
の一実施例の回路図が示されている。上記同様に入力ポ
ートとしての機能や保護回路などは省略されている。ア
ナログ入力AIN0〜AIN7がNチャンネル型MOS
FETとPチャンネル型MOSFETからなるCMOS
スイッチ回路を介して前記同様な第1入力と第2入力と
して取り込まれる。この実施例では、2段のスイッチ回
路により1つのアナログ入力が選ばれるようにされる。
【0113】選択信号01、23、45、67及び選択
信号EA、OA、EB、OBはコントロールロジックか
ら与えられる。選択信号01、23、45、67は、そ
れぞれ隣り合ったアナログ入力を2チャンネルずつ選択
する。選択信号01、23、45、67は、セレクトモ
ードのときはCHS2、1ビットをデコードして生成さ
れる。グループモードのときは、コントロールロジック
内部の状態信号などに従って生成される。選択信号01
は、前記例の選択信号0A、0B、1A、1Bのオア信
号とされる。同様に選択信号23は、選択信号2A,2
B,3A,3Bのオア信号、選択信号45は選択信号4
A,4B,5A,5Bのオア信号、選択信号67は選択
信号6A,6B,7A,7Bのオア信号である。選択信
号OAは、選択信号1A,3A,5A,7Aのオア信号
とされる。選択信号EAは、前記選択信号0A、2A、
4A、6Aのオア信号とされる。選択信号EBは選択信
号0B,2B,4B,6Bのオア信号とされる。選択信
号OBは、前記選択信号1B、3B、5B、7Bのオア
信号とされる。同時サンプリングは、グループモードの
奇数番目のサンプリングを、直前の奇数番目のサンプリ
ングと同時に行うものとされる。この構成では、スイッ
チの数を12個と減らすことができる。
信号EA、OA、EB、OBはコントロールロジックか
ら与えられる。選択信号01、23、45、67は、そ
れぞれ隣り合ったアナログ入力を2チャンネルずつ選択
する。選択信号01、23、45、67は、セレクトモ
ードのときはCHS2、1ビットをデコードして生成さ
れる。グループモードのときは、コントロールロジック
内部の状態信号などに従って生成される。選択信号01
は、前記例の選択信号0A、0B、1A、1Bのオア信
号とされる。同様に選択信号23は、選択信号2A,2
B,3A,3Bのオア信号、選択信号45は選択信号4
A,4B,5A,5Bのオア信号、選択信号67は選択
信号6A,6B,7A,7Bのオア信号である。選択信
号OAは、選択信号1A,3A,5A,7Aのオア信号
とされる。選択信号EAは、前記選択信号0A、2A、
4A、6Aのオア信号とされる。選択信号EBは選択信
号0B,2B,4B,6Bのオア信号とされる。選択信
号OBは、前記選択信号1B、3B、5B、7Bのオア
信号とされる。同時サンプリングは、グループモードの
奇数番目のサンプリングを、直前の奇数番目のサンプリ
ングと同時に行うものとされる。この構成では、スイッ
チの数を12個と減らすことができる。
【0114】図26には、第8ポートIOP8に含まれ
るBUSY出力制御回路の一実施例の回路図が示されて
いる。BUSY出力は、データを入出力するポートと兼
用にされる。BUSY出力制御回路は、端子、出力バッ
ファ、データディレクションレジスタDDR、データレ
ジスタDR、入力バッファ、セレクタから構成される。
るBUSY出力制御回路の一実施例の回路図が示されて
いる。BUSY出力は、データを入出力するポートと兼
用にされる。BUSY出力制御回路は、端子、出力バッ
ファ、データディレクションレジスタDDR、データレ
ジスタDR、入力バッファ、セレクタから構成される。
【0115】データディレクションレジスタDDRは、
フリップフロップから構成される。図示されないライト
信号とアドレスデコード信号とによって、ライト制御信
号が与えられ、データバスの内容が書き込まれる。DD
Rを“1”にセットすると、端子は出力状態(出力バッ
ファがイネーブル状態)になり、出力バッファの出力が
端子に出力される。セレクタの制御信号は、A/D変換
器がTRGS1,0ビットでADTRGによる外部トリ
ガを選択したことを示す信号とされる。外部トリガを選
択するとA/D変換器のBUSY信号が選択される。外
部トリガが非選択の場合には、データレジスタDRの出
力が選択される。このデータレジスタDRは、フリップ
フロップから構成される。図示されないライト信号とア
ドレスデコード信号によってライト制御信号が与えら
れ、データバス上のデータがデータレジスタDRに書き
込まれる。また、図示されないリード信号とアドレスデ
コード信号によってリード制御信号が与えられ、端子に
供給されたデータがデータバスに読み出される。
フリップフロップから構成される。図示されないライト
信号とアドレスデコード信号とによって、ライト制御信
号が与えられ、データバスの内容が書き込まれる。DD
Rを“1”にセットすると、端子は出力状態(出力バッ
ファがイネーブル状態)になり、出力バッファの出力が
端子に出力される。セレクタの制御信号は、A/D変換
器がTRGS1,0ビットでADTRGによる外部トリ
ガを選択したことを示す信号とされる。外部トリガを選
択するとA/D変換器のBUSY信号が選択される。外
部トリガが非選択の場合には、データレジスタDRの出
力が選択される。このデータレジスタDRは、フリップ
フロップから構成される。図示されないライト信号とア
ドレスデコード信号によってライト制御信号が与えら
れ、データバス上のデータがデータレジスタDRに書き
込まれる。また、図示されないリード信号とアドレスデ
コード信号によってリード制御信号が与えられ、端子に
供給されたデータがデータバスに読み出される。
【0116】BUSY信号を外部に出力する場合には、
ADTRGによる外部トリガを選択し、DDRを“1”
にセットする。ADTRG以外の変換開始を選択するよ
うな場合には、ADTRGを選択しない状態では、ポー
ト出力としてBUSY状態と同じレベルを出力しておく
ようにするとよい。
ADTRGによる外部トリガを選択し、DDRを“1”
にセットする。ADTRG以外の変換開始を選択するよ
うな場合には、ADTRGを選択しない状態では、ポー
ト出力としてBUSY状態と同じレベルを出力しておく
ようにするとよい。
【0117】BUSY信号は、ADTRGによってサン
プリングを開始したときデータバッファに空きが1回分
しかないときに活性状態にされる。ADFフラグが
“1”にセットされていると、BUSY信号は活性状態
とされる。この後、ADFフラグが“0”にクリアする
と、BUSY信号は非活性状態になる。例えば、ADF
フラグが“0”にクリアされた状態で、セレクトモード
で、ADTRG信号によって動作を開始すると、サンプ
リング開始時にBUSY信号が活性状態になる。変換が
終了すると、ADFフラグが“1”にセットされる。そ
の後、中央処理装置CPUまたはデータ転送装置DTC
によって、ADFフラグが“0”にクリアされると、B
USY信号は非活性状態になる。
プリングを開始したときデータバッファに空きが1回分
しかないときに活性状態にされる。ADFフラグが
“1”にセットされていると、BUSY信号は活性状態
とされる。この後、ADFフラグが“0”にクリアする
と、BUSY信号は非活性状態になる。例えば、ADF
フラグが“0”にクリアされた状態で、セレクトモード
で、ADTRG信号によって動作を開始すると、サンプ
リング開始時にBUSY信号が活性状態になる。変換が
終了すると、ADFフラグが“1”にセットされる。そ
の後、中央処理装置CPUまたはデータ転送装置DTC
によって、ADFフラグが“0”にクリアされると、B
USY信号は非活性状態になる。
【0118】ADFフラグが“0”にクリアされた状態
で、グループモードで、ADTRG信号によって動作を
開始すると、最後のチャンネルのサンプリング開始時に
BUSY信号が活性状態になる。1入力2レジスタのバ
ッファ動作を指定した場合には、2回目のサンプリング
時にBUSY信号が活性状態になる。1入力4レジスタ
のバッファ動作を指定した場合には、4回目のサンプリ
ング時にBUSY信号が活性状態になる。2入力4レジ
スタのバッファ動作を指定した場合には、2回目の第2
チャンネルのサンプリング時にBUSY信号が活性状態
になる。
で、グループモードで、ADTRG信号によって動作を
開始すると、最後のチャンネルのサンプリング開始時に
BUSY信号が活性状態になる。1入力2レジスタのバ
ッファ動作を指定した場合には、2回目のサンプリング
時にBUSY信号が活性状態になる。1入力4レジスタ
のバッファ動作を指定した場合には、4回目のサンプリ
ング時にBUSY信号が活性状態になる。2入力4レジ
スタのバッファ動作を指定した場合には、2回目の第2
チャンネルのサンプリング時にBUSY信号が活性状態
になる。
【0119】図27には、PWRビットによるA/D変
換器の動作を説明するためのタイミング図が示されてい
る。変換待機状態ではPWRビットは“0”にクリアさ
れている。アナログ回路は非活性状態で、消費電流を低
減させる。この状態で、ソフトウェア、外部トリガ又は
タイマトリガによってADSTビットを“1”にセット
すると、コントロールロジック内のフラグIPWRが
“1”にセットされる。アナログ回路は活性状態になる
が、アナログ回路が安定動作する(演算増幅器のMOS
FETの充電など)まで、200クロック期間、A/D
変換器は待機状態になる。その後、コントロールロジッ
クから出力されるPON信号が“1”になって、最初の
A/D変換動作を行う。以後の動作は前記同様である。
指定したA/D変換動作終了後、上記IPWRフラグが
“0”にクリアされ、アナログ回路は非活性状態にな
る。コントロールロジックに上記200クロックをカウ
ントするカウンタを持つ。
換器の動作を説明するためのタイミング図が示されてい
る。変換待機状態ではPWRビットは“0”にクリアさ
れている。アナログ回路は非活性状態で、消費電流を低
減させる。この状態で、ソフトウェア、外部トリガ又は
タイマトリガによってADSTビットを“1”にセット
すると、コントロールロジック内のフラグIPWRが
“1”にセットされる。アナログ回路は活性状態になる
が、アナログ回路が安定動作する(演算増幅器のMOS
FETの充電など)まで、200クロック期間、A/D
変換器は待機状態になる。その後、コントロールロジッ
クから出力されるPON信号が“1”になって、最初の
A/D変換動作を行う。以後の動作は前記同様である。
指定したA/D変換動作終了後、上記IPWRフラグが
“0”にクリアされ、アナログ回路は非活性状態にな
る。コントロールロジックに上記200クロックをカウ
ントするカウンタを持つ。
【0120】予めソフトウェアによりPWRビットを
“1”にセットすると、内部IPWRフラグが“1”に
セットされ、この時点でアナログ回路は活性状態にな
り、所定の時間(上記200クロック相当、例えば10
μs)を経過すると、A/D変換器は変換可能状態にな
る。その後、ソフトウェアまたは外部トリガまたはタイ
マトリガによって、ADSTビットを“1”にセットす
ると、内部PONが“1”になって、直ちにA/D変換
が開始される。内部IPWRビットは保持される。上記
200クロックをカウントするカウンタは無効になる。
“1”にセットすると、内部IPWRフラグが“1”に
セットされ、この時点でアナログ回路は活性状態にな
り、所定の時間(上記200クロック相当、例えば10
μs)を経過すると、A/D変換器は変換可能状態にな
る。その後、ソフトウェアまたは外部トリガまたはタイ
マトリガによって、ADSTビットを“1”にセットす
ると、内部PONが“1”になって、直ちにA/D変換
が開始される。内部IPWRビットは保持される。上記
200クロックをカウントするカウンタは無効になる。
【0121】定期的な外部入力のモニタなどに用いる場
合には、例えば200クロックよりも十分に遅い入力信
号を変換する場合には、PWRビットを“0”にクリア
しておき、A/D変換が可能な場合にADSTビットを
“1”にセットして、変換を開始させ、A/D変換終了
割り込みルーチンでPWRビットを“0”にクリアし、
変換結果を処理するようにすればよい。ソフトウェアが
200クロックを計測する必要がなく(割り込み待ちで
よい)、ソフトウェアの負担がない。また、アナログ回
路が活性状態の期間を最低限にすることができるから、
消費電流を低減することができる。
合には、例えば200クロックよりも十分に遅い入力信
号を変換する場合には、PWRビットを“0”にクリア
しておき、A/D変換が可能な場合にADSTビットを
“1”にセットして、変換を開始させ、A/D変換終了
割り込みルーチンでPWRビットを“0”にクリアし、
変換結果を処理するようにすればよい。ソフトウェアが
200クロックを計測する必要がなく(割り込み待ちで
よい)、ソフトウェアの負担がない。また、アナログ回
路が活性状態の期間を最低限にすることができるから、
消費電流を低減することができる。
【0122】所望のタイミングで直ちにA/D変換を開
始する必要がある場合には、予め、例えばリセット処理
ルーチンでソフトウェアによりPWRビットを“1”に
セットしておけばよい。200クロック相当以上の時間
が経過した後、所望の時点でソフトウェアによりADS
Tビットを“1”にセットし、A/D変換が開始され
る。上記PWRビット、ADSTビットの以外のビット
は任意に設定できる。
始する必要がある場合には、予め、例えばリセット処理
ルーチンでソフトウェアによりPWRビットを“1”に
セットしておけばよい。200クロック相当以上の時間
が経過した後、所望の時点でソフトウェアによりADS
Tビットを“1”にセットし、A/D変換が開始され
る。上記PWRビット、ADSTビットの以外のビット
は任意に設定できる。
【0123】システムないしシングルチップマイクロコ
ンピュータ自体の初期化処理に、200クロック以上必
要とする場合が多いから、実使用上には、常にA/D変
換が可能状態になる。その後は、ソフトウェア、外部ト
リガ又はタイマトリガによって、ADSTビットを
“1”にセットすることにより、A/D変換が直ちに開
始されるから、処理精度を向上したり、リアルタイム性
を向上したりすることができる。
ンピュータ自体の初期化処理に、200クロック以上必
要とする場合が多いから、実使用上には、常にA/D変
換が可能状態になる。その後は、ソフトウェア、外部ト
リガ又はタイマトリガによって、ADSTビットを
“1”にセットすることにより、A/D変換が直ちに開
始されるから、処理精度を向上したり、リアルタイム性
を向上したりすることができる。
【0124】図28には、この発明に係るシングルチッ
プマイクロコンピュータを用いた制御システムの一実施
例のブロック図が示されている。同図のシングルチップ
マイクロコンピュータMCUは、図1に示されたシング
ルチップマイクロコンピュータが用いられる。同図の制
御システムは、上記シングルチップマイクロコンピュー
タを用いて、ACインダクションモータ或いはブラシレ
スDCモータなどのモータ制御に向けられている。
プマイクロコンピュータを用いた制御システムの一実施
例のブロック図が示されている。同図のシングルチップ
マイクロコンピュータMCUは、図1に示されたシング
ルチップマイクロコンピュータが用いられる。同図の制
御システムは、上記シングルチップマイクロコンピュー
タを用いて、ACインダクションモータ或いはブラシレ
スDCモータなどのモータ制御に向けられている。
【0125】タイマBによる相補3相のPWM出力
(U,U#、V,V#、W,W#)を用いて、インバー
タ回路を介してインバータモータMを駆動する。かかる
相補3相のPWM出力は、例えば、前記「H8/300
3 ハードウェアマニュアル」pp.374〜381な
とに記載されている。前記の通り、正相/逆相の出力間
にノーオーバーラップを設定できれば、インバータ回路
を構成する直列接続されたトランジスタが同時にオン状
態となり、かかるトランジスタを通して大きな貫通電流
が発生することが防止できる。
(U,U#、V,V#、W,W#)を用いて、インバー
タ回路を介してインバータモータMを駆動する。かかる
相補3相のPWM出力は、例えば、前記「H8/300
3 ハードウェアマニュアル」pp.374〜381な
とに記載されている。前記の通り、正相/逆相の出力間
にノーオーバーラップを設定できれば、インバータ回路
を構成する直列接続されたトランジスタが同時にオン状
態となり、かかるトランジスタを通して大きな貫通電流
が発生することが防止できる。
【0126】上記インバータ回路の出力が、モータを駆
動する。例えば、上記インバータ回路の出力がモータの
内部で、特に制限されないが、いわゆるY結線(又はス
ター結線)、あるいはΔ結線された固定子捲線に与えら
れる。PWM出力の周期(搬送波周期)は、例えば40
00ステート(20μs=5KHz)にされる。
動する。例えば、上記インバータ回路の出力がモータの
内部で、特に制限されないが、いわゆるY結線(又はス
ター結線)、あるいはΔ結線された固定子捲線に与えら
れる。PWM出力の周期(搬送波周期)は、例えば40
00ステート(20μs=5KHz)にされる。
【0127】2相のインバータ駆動電流を検出して、A
/D変換器のアナログ入力AIN4,5に入力する。上
記の通り、インバータ回路の出力は、Y結線(又はスタ
ー結線)、あるいはΔ結線されているから、3相の電流
の合計値は0になる。2相の電流を検出することによ
り、3相目の電流を求めることができる。これらのA/
D変換は、上記タイマBのコンペアマッチA及びアンダ
ーフローによって起動され、グループ・シングルモード
で変換する。
/D変換器のアナログ入力AIN4,5に入力する。上
記の通り、インバータ回路の出力は、Y結線(又はスタ
ー結線)、あるいはΔ結線されているから、3相の電流
の合計値は0になる。2相の電流を検出することによ
り、3相目の電流を求めることができる。これらのA/
D変換は、上記タイマBのコンペアマッチA及びアンダ
ーフローによって起動され、グループ・シングルモード
で変換する。
【0128】すなわち、制御レジスタは、タイマ出力に
同期した、モータ電流の計測ができる。ハードウェアに
よってA/D変換器の起動ができるので、タイマの所定
のタイミングから、モータの駆動電流を計測するまでの
時間を短縮し、検出精度を向上できる。20ステート
(1μs)で、サンプリングを行い、80ステート(4
μs)で変換結果を得ることができる。2相分の電流を
同時にサンプリングすることにより、電流の検出精度を
向上し、タイマ出力に反映でき、制御精度を向上するこ
とができる。
同期した、モータ電流の計測ができる。ハードウェアに
よってA/D変換器の起動ができるので、タイマの所定
のタイミングから、モータの駆動電流を計測するまでの
時間を短縮し、検出精度を向上できる。20ステート
(1μs)で、サンプリングを行い、80ステート(4
μs)で変換結果を得ることができる。2相分の電流を
同時にサンプリングすることにより、電流の検出精度を
向上し、タイマ出力に反映でき、制御精度を向上するこ
とができる。
【0129】これらは精度が必要であり、ワードサイズ
で中央処理装置CPUがリードを行い、10ビット分解
能を得る。データは下位詰めになっているので、他のパ
ラメータと直接演算ができる。中央処理装置CPUの処
理の高速化を図ることができる。例えば、かかる電流の
計測結果が意図した電流値と合致するように、PWMデ
ューティの変更を行う。この発明に係るA/D変換器を
用いることにより、測定精度が向上し、ソフトウェアの
負担が軽減され、システム全体の処理性能を向上するこ
とができる。
で中央処理装置CPUがリードを行い、10ビット分解
能を得る。データは下位詰めになっているので、他のパ
ラメータと直接演算ができる。中央処理装置CPUの処
理の高速化を図ることができる。例えば、かかる電流の
計測結果が意図した電流値と合致するように、PWMデ
ューティの変更を行う。この発明に係るA/D変換器を
用いることにより、測定精度が向上し、ソフトウェアの
負担が軽減され、システム全体の処理性能を向上するこ
とができる。
【0130】また、雰囲気温度や電圧検出などのセンサ
回路の出力を、A/D変換器のアナログ入力AIN0、
1、4〜7に入力する。例えば、タイマAのコンペアマ
ッチまたはオーバーフロー割り込みを、約100ms毎
に発生するようにする。かかる割り込み処理によって、
中央処理装置CPUが制御レジスタを設定して、アナロ
グ入力AIN0、1、4〜7 は、例えばグループ・シン
グルモードにより一定時間間隔でセンサ情報のサンプリ
ングを行う。
回路の出力を、A/D変換器のアナログ入力AIN0、
1、4〜7に入力する。例えば、タイマAのコンペアマ
ッチまたはオーバーフロー割り込みを、約100ms毎
に発生するようにする。かかる割り込み処理によって、
中央処理装置CPUが制御レジスタを設定して、アナロ
グ入力AIN0、1、4〜7 は、例えばグループ・シン
グルモードにより一定時間間隔でセンサ情報のサンプリ
ングを行う。
【0131】これらの雰囲気温度や電源電圧等の分解能
はさほど必要なく、バイトサイズで中央処理装置CPU
がリードすることによって、8ビット分解能のデータを
得ることができる。中央処理装置CPUは、これらの内
容を判定して、各種のパラメータを変更したり、そのほ
かの入出力処理をする。例えば、タイマBのPWMデュ
ーティを変更する。タイマA及びタイマBのそのほかの
出力は、別のドライバ回路を介して別のDCモータ或い
はステッピングモータを駆動する。入出力ポートIOP
1〜3は、各種スイッチやリレーなどの制御を行う。
はさほど必要なく、バイトサイズで中央処理装置CPU
がリードすることによって、8ビット分解能のデータを
得ることができる。中央処理装置CPUは、これらの内
容を判定して、各種のパラメータを変更したり、そのほ
かの入出力処理をする。例えば、タイマBのPWMデュ
ーティを変更する。タイマA及びタイマBのそのほかの
出力は、別のドライバ回路を介して別のDCモータ或い
はステッピングモータを駆動する。入出力ポートIOP
1〜3は、各種スイッチやリレーなどの制御を行う。
【0132】図29には、上記タイマBとA/D変換器
の動作の一例を説明するためのタイミング図が示されて
いる。タイマBは、2本のアップダウンカウンタTCN
T3とTCNT4が0と周期設定レジスタとの間をアッ
プ/ダウンの計数動作を行う。これらのカウンタTCN
T3,4とコンペアレジスタUとのコンペアマッチによ
って、タイマ出力U、U#を出力する。U,U#は、互
いに相補ノーオーバーラップの関係にあるPWM出力と
なる。同様に、図示されないコンペアレジスタV,Wと
のコンペアマッチによってタイマ出力V,V#とW,W
#を出力する。
の動作の一例を説明するためのタイミング図が示されて
いる。タイマBは、2本のアップダウンカウンタTCN
T3とTCNT4が0と周期設定レジスタとの間をアッ
プ/ダウンの計数動作を行う。これらのカウンタTCN
T3,4とコンペアレジスタUとのコンペアマッチによ
って、タイマ出力U、U#を出力する。U,U#は、互
いに相補ノーオーバーラップの関係にあるPWM出力と
なる。同様に、図示されないコンペアレジスタV,Wと
のコンペアマッチによってタイマ出力V,V#とW,W
#を出力する。
【0133】中央処理装置CPUは、タイマBのチャン
ネル3の周期設定レジスタとのコンペアマッチ及びチャ
ンネル4のアンダーフローの両方でA/D変換器を起動
するようにする。中央処理装置CPUは、制御レジスタ
を入力チャンネルAIN2,3に設定し、タイマBによ
る起動を選択した状態にしておく。上記の起動要因が発
生しない状態ではA/D変換器は待機状態となってい
る。
ネル3の周期設定レジスタとのコンペアマッチ及びチャ
ンネル4のアンダーフローの両方でA/D変換器を起動
するようにする。中央処理装置CPUは、制御レジスタ
を入力チャンネルAIN2,3に設定し、タイマBによ
る起動を選択した状態にしておく。上記の起動要因が発
生しない状態ではA/D変換器は待機状態となってい
る。
【0134】チャンネル3のコンペアマッチA3及びチ
ャンネル4のアンダーフローの論理和信号が、A/D変
換器の起動信号としてタイマからA/D変換器に与えら
れる。上記の選択した起動信号が発生すると、アナログ
マルチプレクサ制御信号4Aと5Bが同時に活性状態に
なり、AIN2とAIN3の入力信号がそれぞれ同時に
サンプルホールド・レベルシフト回路AとBに蓄積され
る。その後に、順次にA/D変換動作AとBが行われ、
上記入力信号AIN2とAIN3のA/D変換結果がデ
ータレジスタに格納される。これによって、モータの駆
動電流を計測することができる。これらを同時にサンプ
リングしているので、相対的な電流値を正確に計測する
ことができる。また、これによって、3相目の電流値の
計算結果も正確になる。
ャンネル4のアンダーフローの論理和信号が、A/D変
換器の起動信号としてタイマからA/D変換器に与えら
れる。上記の選択した起動信号が発生すると、アナログ
マルチプレクサ制御信号4Aと5Bが同時に活性状態に
なり、AIN2とAIN3の入力信号がそれぞれ同時に
サンプルホールド・レベルシフト回路AとBに蓄積され
る。その後に、順次にA/D変換動作AとBが行われ、
上記入力信号AIN2とAIN3のA/D変換結果がデ
ータレジスタに格納される。これによって、モータの駆
動電流を計測することができる。これらを同時にサンプ
リングしているので、相対的な電流値を正確に計測する
ことができる。また、これによって、3相目の電流値の
計算結果も正確になる。
【0135】図30には、上記タイマBとA/D変換器
の他の動作の一例を説明するためのタイミング図が示さ
れている。タイマBは、上記同様に2本のアップダウン
カウンタTCNT3とTCNT4が0、タイマB内の周
期設定レジスタGRAとの間をアップ/ダウンの計数動
作を行う。上記同様に、これらのカウンタTCNT3,
4とコンペアレジスタUとのコンペアマッチによって、
タイマ出力U、U#を出力する。U,U#は、互いに相
補ノーオーバーラップの関係にあるPWM出力となる。
同様に、図示されないコンペアレジスタV,Wとのコン
ペアマッチによってタイマ出力V,V#とW,W#を出
力する。
の他の動作の一例を説明するためのタイミング図が示さ
れている。タイマBは、上記同様に2本のアップダウン
カウンタTCNT3とTCNT4が0、タイマB内の周
期設定レジスタGRAとの間をアップ/ダウンの計数動
作を行う。上記同様に、これらのカウンタTCNT3,
4とコンペアレジスタUとのコンペアマッチによって、
タイマ出力U、U#を出力する。U,U#は、互いに相
補ノーオーバーラップの関係にあるPWM出力となる。
同様に、図示されないコンペアレジスタV,Wとのコン
ペアマッチによってタイマ出力V,V#とW,W#を出
力する。
【0136】A/D変換器は、上記同様にタイマBのチ
ャンネル3の周期設定レジスタとのコンペアマッチ及び
チャンネル4のアンダーフローの両方でA/D変換器を
起動するようにする。A/D変換器は、制御レジスタを
入力チャンネルAIN2,3に設定し、タイマBによる
起動を選択した状態にしておく。上記の起動要因が発生
しない状態ではA/D変換器は待機状態となっている。
ャンネル3の周期設定レジスタとのコンペアマッチ及び
チャンネル4のアンダーフローの両方でA/D変換器を
起動するようにする。A/D変換器は、制御レジスタを
入力チャンネルAIN2,3に設定し、タイマBによる
起動を選択した状態にしておく。上記の起動要因が発生
しない状態ではA/D変換器は待機状態となっている。
【0137】チャンネル3のコンペアマッチA3及びチ
ャンネル4のアンダーフローの論理和信号が、A/D変
換器の起動信号としてタイマからA/D変換器に与えら
れる。上記の選択した起動信号が発生すると、上記同様
にして上記入力信号AIN2とAIN3のA/D変換結
果がデータレジスタに格納される。これによって、モー
タの駆動電流を計測することができる。
ャンネル4のアンダーフローの論理和信号が、A/D変
換器の起動信号としてタイマからA/D変換器に与えら
れる。上記の選択した起動信号が発生すると、上記同様
にして上記入力信号AIN2とAIN3のA/D変換結
果がデータレジスタに格納される。これによって、モー
タの駆動電流を計測することができる。
【0138】そのほか、タイマAのコンペアマッチなど
によって、一定時間毎にA/D変換器のそのほかの入力
アナログ信号を変換したい場合には、前記タイマAのコ
ンペアマッチ割り込みで、中央処理装置CPUに割り込
み処理を行わせる。この割り込み処理によって、中央処
理装置CPUはA/D変換器の制御レジスタを再設定し
て、所望のアナログ入力を変換することにより、そのほ
かのセンサ情報などを入力することができる。この結果
を、例えば中央処理装置CPUはパラメータ情報とし
て、所望の処理を行い、以降のタイマ出力値の設定に反
映させる。かかるA/D変換処理の終了後は、制御レジ
スタをタイマBのチャンネル3の周期設定レジスタとの
コンペアマッチ及びチャンネル4のアンダーフローの両
方でA/D変換器を起動するようしておくことにより、
上記入力信号AIN2とAIN3からのモータ駆動電流
に対応したA/D変換結果を得ることができる。このよ
うにして、1つのA/D変換器で、PWM出力に同期し
たモータ電流の計測と、そのほかのアナログ入力の変換
を行うことができる。
によって、一定時間毎にA/D変換器のそのほかの入力
アナログ信号を変換したい場合には、前記タイマAのコ
ンペアマッチ割り込みで、中央処理装置CPUに割り込
み処理を行わせる。この割り込み処理によって、中央処
理装置CPUはA/D変換器の制御レジスタを再設定し
て、所望のアナログ入力を変換することにより、そのほ
かのセンサ情報などを入力することができる。この結果
を、例えば中央処理装置CPUはパラメータ情報とし
て、所望の処理を行い、以降のタイマ出力値の設定に反
映させる。かかるA/D変換処理の終了後は、制御レジ
スタをタイマBのチャンネル3の周期設定レジスタとの
コンペアマッチ及びチャンネル4のアンダーフローの両
方でA/D変換器を起動するようしておくことにより、
上記入力信号AIN2とAIN3からのモータ駆動電流
に対応したA/D変換結果を得ることができる。このよ
うにして、1つのA/D変換器で、PWM出力に同期し
たモータ電流の計測と、そのほかのアナログ入力の変換
を行うことができる。
【0139】図31には、上記シングルチップマイクロ
コンピュータの動作を説明するためのフローチャート図
が示されている。(A)において、リセットを解除する
と、マイクロコンピュータの初期化が行われる。この初
期化は、前記タイマITU、A/D変換器、データ転送
装置DTC、I/Oポートなどの初期化を含むものであ
る。A/D変換器は、タイマITUのトリガに従って入
力チャンネルをAIN2,AIN3を変換するように設
定される。タイマAは、インターバルタイマとして動作
を開始させる。
コンピュータの動作を説明するためのフローチャート図
が示されている。(A)において、リセットを解除する
と、マイクロコンピュータの初期化が行われる。この初
期化は、前記タイマITU、A/D変換器、データ転送
装置DTC、I/Oポートなどの初期化を含むものであ
る。A/D変換器は、タイマITUのトリガに従って入
力チャンネルをAIN2,AIN3を変換するように設
定される。タイマAは、インターバルタイマとして動作
を開始させる。
【0140】上記初期化が終了すると、モータの起動要
求待ち状態になる。モータの起動要求は、例えば上位の
中央処理装置CPUから入出力ポートを介したりして与
えられる。起動要求が発生すると、所望の処理に従っ
て、コンペア値を算出し、これをRAM上の第1の領域
に配置する。
求待ち状態になる。モータの起動要求は、例えば上位の
中央処理装置CPUから入出力ポートを介したりして与
えられる。起動要求が発生すると、所望の処理に従っ
て、コンペア値を算出し、これをRAM上の第1の領域
に配置する。
【0141】タイマITUを起動する。タイマ出力が行
われ、割り込み待ち状態になる。図29のコンペアマッ
チ信号に対応したIMIA3割り込み(山;周期T0,
T2)あるいはアンダーフロー信号に対応したUVI4
割り込み(谷;周期T1)が発生すると、A/D変換器
に起動信号が与えられて、自動的またはハードウェア的
に初期設定に従って入力チャンネル2と3のA/D変換
が行われる。また、上記IMIA3割り込み(山)ある
いは上記UVI4割り込み(谷)によって、データ転送
装置DTCが起動され、前記RAM上の所定のアドレス
からタイマITUのバッファレジスタ(TGB、DRG
C、TRGD)にコンペア値が転送され、PWMのデュ
ーティが変更される。
われ、割り込み待ち状態になる。図29のコンペアマッ
チ信号に対応したIMIA3割り込み(山;周期T0,
T2)あるいはアンダーフロー信号に対応したUVI4
割り込み(谷;周期T1)が発生すると、A/D変換器
に起動信号が与えられて、自動的またはハードウェア的
に初期設定に従って入力チャンネル2と3のA/D変換
が行われる。また、上記IMIA3割り込み(山)ある
いは上記UVI4割り込み(谷)によって、データ転送
装置DTCが起動され、前記RAM上の所定のアドレス
からタイマITUのバッファレジスタ(TGB、DRG
C、TRGD)にコンペア値が転送され、PWMのデュ
ーティが変更される。
【0142】中央処理装置CPUの割り込み処理ルーチ
ンによって、A/D変換器の変換結果をリードして、2
相分のモータ駆動電流を得る。また、これに基づいて3
相目のモータ駆動電流が計算される。そのほか、予めR
AM上の第2の領域に保持していたセンサ回路の入力値
をリードする。上記及び図示されていないものの、速度
指令やモータの位置・速度、モータ駆動電流、そのほか
センサの入力値を参照して、所望の処理を行って新しい
コンペア値を計算する。これをRAM上の第1の領域に
配置する。
ンによって、A/D変換器の変換結果をリードして、2
相分のモータ駆動電流を得る。また、これに基づいて3
相目のモータ駆動電流が計算される。そのほか、予めR
AM上の第2の領域に保持していたセンサ回路の入力値
をリードする。上記及び図示されていないものの、速度
指令やモータの位置・速度、モータ駆動電流、そのほか
センサの入力値を参照して、所望の処理を行って新しい
コンペア値を計算する。これをRAM上の第1の領域に
配置する。
【0143】(B)のように、タイマAのインターバル
割り込みが発生すると、A/D変換器の設定値変更を行
い、ソフトウェアの起動によって、モータ駆動電流以外
の、センサの入力値をA/D変換する。変換された結果
は、RAM上の第2領域に保持させる。A/D変換器の
設定をもとの状態に戻してリターンする。
割り込みが発生すると、A/D変換器の設定値変更を行
い、ソフトウェアの起動によって、モータ駆動電流以外
の、センサの入力値をA/D変換する。変換された結果
は、RAM上の第2領域に保持させる。A/D変換器の
設定をもとの状態に戻してリターンする。
【0144】図33には、この発明に係るシングルチッ
プマイクロコンピュータを用いた他の制御システムの一
実施例のブロック図が示されている。同図のシングルチ
ップマイクロコンピュータMCUは、図1に示されたシ
ングルチップマイクロコンピュータが用いられる。同図
の制御システムは、上記シングルチップマイクロコンピ
ュータを用いて、カメラのレンズ部の自動焦点制御に向
けられている。
プマイクロコンピュータを用いた他の制御システムの一
実施例のブロック図が示されている。同図のシングルチ
ップマイクロコンピュータMCUは、図1に示されたシ
ングルチップマイクロコンピュータが用いられる。同図
の制御システムは、上記シングルチップマイクロコンピ
ュータを用いて、カメラのレンズ部の自動焦点制御に向
けられている。
【0145】レンズ及びハーフミラーなどを通して得ら
れた入力光は、CCD(電荷移送素子)あるいはBAS
ISなどの光電変換素子で電気信号に変換される。かか
る光電変換素子の出力は、増幅器やバッファなど等を含
むインターフェイス回路を通してアナログ入力としてA
IN0に入力される。また、上記インターフェイス回路
が出力するトリガ信号ADTRGを外部トリガ端子を介
して入力する。マイクロコンピュータからのBUSY信
号をインターフェイス回路内の論理ゲート回路に与え
て、A/D変換結果が処理されていない状態では、光電
変換されたデータ(AIN0)がシングルチップマイク
ロコンピュータMCUに供給されることを中断するよう
に指示する。インターフェイス回路は、光電変換素子の
変換や読み出しの制御を行う。例えば、2次位相差検出
方式で焦点の一致、不一致を検出する。
れた入力光は、CCD(電荷移送素子)あるいはBAS
ISなどの光電変換素子で電気信号に変換される。かか
る光電変換素子の出力は、増幅器やバッファなど等を含
むインターフェイス回路を通してアナログ入力としてA
IN0に入力される。また、上記インターフェイス回路
が出力するトリガ信号ADTRGを外部トリガ端子を介
して入力する。マイクロコンピュータからのBUSY信
号をインターフェイス回路内の論理ゲート回路に与え
て、A/D変換結果が処理されていない状態では、光電
変換されたデータ(AIN0)がシングルチップマイク
ロコンピュータMCUに供給されることを中断するよう
に指示する。インターフェイス回路は、光電変換素子の
変換や読み出しの制御を行う。例えば、2次位相差検出
方式で焦点の一致、不一致を検出する。
【0146】この実施例のマイクロコンピュータMCU
は、レンズマイクロコンピュータL−MCUに対して指
令を出力し、レンズのAFモータを駆動するようにさせ
る。上記のL−MCUに対する指令は、シリアルコミュ
ニケーションインターフェイスSCIにより行うように
してもよいし、2相エンコーダパルスのようなものであ
ってもよいし、あるいはその他のディジタル出力で行う
ようにしてもよい。また、AFモータのエンコーダ入力
をタイマBのクロック入力(TCLKA,TCLKB)
に入力して、AFモータの速度/位置を検出する。これ
らをモニタしつつ、AFモータを駆動する。
は、レンズマイクロコンピュータL−MCUに対して指
令を出力し、レンズのAFモータを駆動するようにさせ
る。上記のL−MCUに対する指令は、シリアルコミュ
ニケーションインターフェイスSCIにより行うように
してもよいし、2相エンコーダパルスのようなものであ
ってもよいし、あるいはその他のディジタル出力で行う
ようにしてもよい。また、AFモータのエンコーダ入力
をタイマBのクロック入力(TCLKA,TCLKB)
に入力して、AFモータの速度/位置を検出する。これ
らをモニタしつつ、AFモータを駆動する。
【0147】上記シリアルコミュニケーションインター
フェイスSCIや入出力ポートを介して、メインマイク
ロコンピュータM−MCUやレンズマイクロコンピュー
タL−MCU、さらにはEEPROM(エレクトリカリ
・イレーザブル&プログラマブル・リード・オンリー・
メモリ)との通信を行う。EEPROMは、各種の制御
情報を格納する。例えば、EEPROMには、光電変換
素子毎の受光感度を補正するためのデータを格納してお
く。かかる補正によりAF精度を向上させることができ
る。メインマイクロコンピュータM−MCUからは、動
作モードの指令や焦点検出の開始の指令を入力したり、
焦点検出の完了を通知したりする。そのほか、ポートの
出力によって、LED(発光ダイオード)を駆動した
り、焦点検出時の補助光などのランプを点灯したりその
ほか各種スイッチ類などの入力をおこなったりする。
フェイスSCIや入出力ポートを介して、メインマイク
ロコンピュータM−MCUやレンズマイクロコンピュー
タL−MCU、さらにはEEPROM(エレクトリカリ
・イレーザブル&プログラマブル・リード・オンリー・
メモリ)との通信を行う。EEPROMは、各種の制御
情報を格納する。例えば、EEPROMには、光電変換
素子毎の受光感度を補正するためのデータを格納してお
く。かかる補正によりAF精度を向上させることができ
る。メインマイクロコンピュータM−MCUからは、動
作モードの指令や焦点検出の開始の指令を入力したり、
焦点検出の完了を通知したりする。そのほか、ポートの
出力によって、LED(発光ダイオード)を駆動した
り、焦点検出時の補助光などのランプを点灯したりその
ほか各種スイッチ類などの入力をおこなったりする。
【0148】A/D変換器は、セレクト・シングルモー
ド、バッファ動作、かつ外部トリガによる変換開始を選
択する。変換終了割り込みによって、データ転送装置D
TCを起動し、変換結果をRAM上に退避させる。図3
2(A)に示すように、外部トリガADTRGに所定の
信号が発生すると、内部クロックφに同期化されてAD
STセット信号が発生され、その後半クロック遅れてA
DSTビットが“1”にセットされ、A/D変換動作が
開始する。
ド、バッファ動作、かつ外部トリガによる変換開始を選
択する。変換終了割り込みによって、データ転送装置D
TCを起動し、変換結果をRAM上に退避させる。図3
2(A)に示すように、外部トリガADTRGに所定の
信号が発生すると、内部クロックφに同期化されてAD
STセット信号が発生され、その後半クロック遅れてA
DSTビットが“1”にセットされ、A/D変換動作が
開始する。
【0149】これに対して、前記のようなモータ駆動の
ような場合には、図32(B)に示すように、内部クロ
ックφに同期してコンペアマッチ信号又はアンダーフロ
ー信号が発生され、次のクロックによりADSTセット
信号が発生され、上記同様に半クロック遅れてADST
ビットが“1”にセットされ、A/D変換動作が開始さ
れる。
ような場合には、図32(B)に示すように、内部クロ
ックφに同期してコンペアマッチ信号又はアンダーフロ
ー信号が発生され、次のクロックによりADSTセット
信号が発生され、上記同様に半クロック遅れてADST
ビットが“1”にセットされ、A/D変換動作が開始さ
れる。
【0150】上記A/D変換動作が終了すると、変換結
果がデータレジスタADDRAに格納され、上記ADS
Tビットが“0”にクリアされて、変化待機状態にな
る。次の外部トリガ信号ADTRGが発生すると、上記
同様にADSTビットが“1”にセットされ、AIN0
の入力がA/D変換される。変換が終了すると、前記の
ようなバッファ動作によってデータレジスタADDRA
の内容がADDRBに転送され、上記変換結果がADD
RAに格納される。同様にして、4回の外部トリガ信号
ADTRGによって、4回のA/D変換動作が行われて
データレジスタADDRA〜ADDRDに変換結果が格
納されると、ADFビットが“1”にセットされて変換
終了割り込みが発生(コントロールロジックから割り込
み信号ADIが出力される)する。
果がデータレジスタADDRAに格納され、上記ADS
Tビットが“0”にクリアされて、変化待機状態にな
る。次の外部トリガ信号ADTRGが発生すると、上記
同様にADSTビットが“1”にセットされ、AIN0
の入力がA/D変換される。変換が終了すると、前記の
ようなバッファ動作によってデータレジスタADDRA
の内容がADDRBに転送され、上記変換結果がADD
RAに格納される。同様にして、4回の外部トリガ信号
ADTRGによって、4回のA/D変換動作が行われて
データレジスタADDRA〜ADDRDに変換結果が格
納されると、ADFビットが“1”にセットされて変換
終了割り込みが発生(コントロールロジックから割り込
み信号ADIが出力される)する。
【0151】変換終了割り込みによって、データ転送装
置DTCを起動することにより、ブロック転送モードで
4回分の変換結果がRAM上に退避される。これを所望
の回数(DTCのカウンタに設定された回数)繰り返す
と、中央処理装置CPUはこれらの情報をまとめて処理
する。A/D変換結果のデータアライメントを読み出す
時にハードウェア的に行うようにすることにより、A/
D変換結果と、前記補正データを演算するような場合
に、ソフトウェアでアライメントを行う必要がなく、ソ
フトフェアの負担の軽減と、高速化を図ることができ
る。前記処理によって得られた、デフォーカス量を、レ
ンズのマイクロコンピュータL−MCUなどとの通信で
えられたレンズ情報により、AFモータの移動量(回連
量)に換算する。例えば、A/D変換器によって入力さ
れるデータの量が200個などとすれば、データ転送装
置DTCの転送回数は50回になる。
置DTCを起動することにより、ブロック転送モードで
4回分の変換結果がRAM上に退避される。これを所望
の回数(DTCのカウンタに設定された回数)繰り返す
と、中央処理装置CPUはこれらの情報をまとめて処理
する。A/D変換結果のデータアライメントを読み出す
時にハードウェア的に行うようにすることにより、A/
D変換結果と、前記補正データを演算するような場合
に、ソフトウェアでアライメントを行う必要がなく、ソ
フトフェアの負担の軽減と、高速化を図ることができ
る。前記処理によって得られた、デフォーカス量を、レ
ンズのマイクロコンピュータL−MCUなどとの通信で
えられたレンズ情報により、AFモータの移動量(回連
量)に換算する。例えば、A/D変換器によって入力さ
れるデータの量が200個などとすれば、データ転送装
置DTCの転送回数は50回になる。
【0152】データ転送装置DTCは、RAM上に転送
情報を格納するため、チャンネル数を多くとることがで
きるが、データ転送に先立ってRAM上から転送情報を
リードするなどの処理が必要である。バッファ動作とブ
ロック転送モードを用いることによって、かかるRAM
からの転送情報のリードなどのオーバーヘッドを低減す
ることができ、シングルチップマイクロコンピュータの
全体的な処理速度を向上することができる。例えば、焦
点の動体予測制御などを行う場合は、光電変換素子とA
/D変換器とデータ転送装置DTCによるフォーカスの
検出と、前回の検出結果に基づく、中央処理装置CPU
のフォーカスの演算をオーバーラップして行うような場
合に、上記DTCとCPUとがバス権を取り合って、互
いに制約しあう頻度を低減し、全体的な処理性能を向上
させることができる。
情報を格納するため、チャンネル数を多くとることがで
きるが、データ転送に先立ってRAM上から転送情報を
リードするなどの処理が必要である。バッファ動作とブ
ロック転送モードを用いることによって、かかるRAM
からの転送情報のリードなどのオーバーヘッドを低減す
ることができ、シングルチップマイクロコンピュータの
全体的な処理速度を向上することができる。例えば、焦
点の動体予測制御などを行う場合は、光電変換素子とA
/D変換器とデータ転送装置DTCによるフォーカスの
検出と、前回の検出結果に基づく、中央処理装置CPU
のフォーカスの演算をオーバーラップして行うような場
合に、上記DTCとCPUとがバス権を取り合って、互
いに制約しあう頻度を低減し、全体的な処理性能を向上
させることができる。
【0153】上記インターフェイス回路は、内部にタイ
ミング回路などを有し、光電変換素子に変換結果の転送
を指示する。BUSY信号が活性状態の場合は、かかる
転送指示を阻止するようにする。
ミング回路などを有し、光電変換素子に変換結果の転送
を指示する。BUSY信号が活性状態の場合は、かかる
転送指示を阻止するようにする。
【0154】図34には、上記データ転送装置のブロッ
ク転送モードによるA/D変換器の読み出しのアドレス
マップ図が示されている。データ転送装置DTCは、ソ
ースアドレスレジスタSARにデータレジスタADDR
Aのアドレスを、デスティネーションアドレスレジスタ
DARに変換結果を格納するRAMの先頭アドレスを設
定する。そして、ソース側をブロック領域としたブロッ
ク転送モードを指定する。アドレスカウンタはインクリ
メントを指定する。データサイズはワードサイズを指定
して、10ビット分解能を得る。ブロックカウンタは4
を設定する。転送カウンタは所定の数(N)、例えば前
記例では50を指定する。
ク転送モードによるA/D変換器の読み出しのアドレス
マップ図が示されている。データ転送装置DTCは、ソ
ースアドレスレジスタSARにデータレジスタADDR
Aのアドレスを、デスティネーションアドレスレジスタ
DARに変換結果を格納するRAMの先頭アドレスを設
定する。そして、ソース側をブロック領域としたブロッ
ク転送モードを指定する。アドレスカウンタはインクリ
メントを指定する。データサイズはワードサイズを指定
して、10ビット分解能を得る。ブロックカウンタは4
を設定する。転送カウンタは所定の数(N)、例えば前
記例では50を指定する。
【0155】A/D変換割り込みを許可し、DTEビッ
トを“1”にセットして、データ転送装置DTCの起動
要求とする。A/D変換器は、AIN0入力をバッファ
動作を使用して変換するようにする。4回のA/D変換
動作が行われると、A/D変換動作終了割り込みによっ
て、データ転送装置DTCが起動され、データレジスタ
ADDRAからRAMの第1のアドレス、データレジス
タADDRBからRAMの第2のアドレスへ、データレ
ジスタADDRCからRAMの第3のアドレスへ、デー
タレジスタADDRDからRAMの第4のアドレスへそ
れぞれ連続してデータ転送する。この後、上記割り込み
要因フラグを自動的に“0”にクリアさせる。これを指
定回数(N)繰り返すと、最後は割り込み要因フクグを
“0”にクリアせず、DTEビットを“0”にクリアし
て、中央処理装置CPUにA/D変換終了割り込みを要
求する。中央処理装置CPUは、全ての変換結果をまと
めて処理することができる。
トを“1”にセットして、データ転送装置DTCの起動
要求とする。A/D変換器は、AIN0入力をバッファ
動作を使用して変換するようにする。4回のA/D変換
動作が行われると、A/D変換動作終了割り込みによっ
て、データ転送装置DTCが起動され、データレジスタ
ADDRAからRAMの第1のアドレス、データレジス
タADDRBからRAMの第2のアドレスへ、データレ
ジスタADDRCからRAMの第3のアドレスへ、デー
タレジスタADDRDからRAMの第4のアドレスへそ
れぞれ連続してデータ転送する。この後、上記割り込み
要因フラグを自動的に“0”にクリアさせる。これを指
定回数(N)繰り返すと、最後は割り込み要因フクグを
“0”にクリアせず、DTEビットを“0”にクリアし
て、中央処理装置CPUにA/D変換終了割り込みを要
求する。中央処理装置CPUは、全ての変換結果をまと
めて処理することができる。
【0156】A/D変換終了割り込み間隔を、80ステ
ート(20ステート×4)以上にできる。データ転送装
置DTCの起動頻度と起動間隔を緩和してオーバーヘッ
ド(RAM上のレジスタ情報をリード/ライトする)を
無くし、また、そのほかのバスマスタとの競合時の制約
を緩和することができる。上記データ転送装置DTCを
使用せず、中央処理装置CPUが割り込み処理などで変
換結果を読み出す場合にも、例外処理やリターン命令な
どのオーバーヘッドを低減することができ、システム全
体のスループットを向上させることができる。
ート(20ステート×4)以上にできる。データ転送装
置DTCの起動頻度と起動間隔を緩和してオーバーヘッ
ド(RAM上のレジスタ情報をリード/ライトする)を
無くし、また、そのほかのバスマスタとの競合時の制約
を緩和することができる。上記データ転送装置DTCを
使用せず、中央処理装置CPUが割り込み処理などで変
換結果を読み出す場合にも、例外処理やリターン命令な
どのオーバーヘッドを低減することができ、システム全
体のスループットを向上させることができる。
【0157】図35には、上記データ転送装置のブロッ
ク転送モードによるA/D変換器の読み出しのタイミン
グ図が示されている。バッファがフル(データレジスタ
ADDRA−HすべてがA/D変換済データを格納して
いる)になるA/D変換のサンプリング動作を行うと、
BUSY信号を活性状態にするようにしている。データ
転送装置DTC又は中央処理装置CPUが変換結果を読
み出して、ADFフクグを“0”にクリアすると、BU
SY信号は非活性状態になる。
ク転送モードによるA/D変換器の読み出しのタイミン
グ図が示されている。バッファがフル(データレジスタ
ADDRA−HすべてがA/D変換済データを格納して
いる)になるA/D変換のサンプリング動作を行うと、
BUSY信号を活性状態にするようにしている。データ
転送装置DTC又は中央処理装置CPUが変換結果を読
み出して、ADFフクグを“0”にクリアすると、BU
SY信号は非活性状態になる。
【0158】外部の例えば、インターフェイス回路がこ
の信号をモニタして、BUSY信号が活性状態の場合
は、光電変換回路を停止したり、ADTRG信号による
トリガを抑止したりすることができる。これによって、
アナログ入力の変換を抜かされてしまったりすることが
ない。また、A/D変換器が動作可能状態にあるときに
は連続して、アナログ入力を与え、A/D変換器が動作
待機状態にあるときには、アナログ入力を与えないよう
にすることによって、アナログ入力を最適化できる。つ
まり、遅い方にチューニングする必要がない。
の信号をモニタして、BUSY信号が活性状態の場合
は、光電変換回路を停止したり、ADTRG信号による
トリガを抑止したりすることができる。これによって、
アナログ入力の変換を抜かされてしまったりすることが
ない。また、A/D変換器が動作可能状態にあるときに
は連続して、アナログ入力を与え、A/D変換器が動作
待機状態にあるときには、アナログ入力を与えないよう
にすることによって、アナログ入力を最適化できる。つ
まり、遅い方にチューニングする必要がない。
【0159】以上の実施例から得られる作用効果は、下
記の通りである。 (1)2ビットずつのフラッシュ変換によって、A/D
変換の高速化を図ることができ、基準電圧生成回路を上
位、中間及び回路のD/A変換器(分圧回路)により分
圧することにより、抵抗の個数を削減して物理的規模の
縮小を図ることができるという効果が得られる。
記の通りである。 (1)2ビットずつのフラッシュ変換によって、A/D
変換の高速化を図ることができ、基準電圧生成回路を上
位、中間及び回路のD/A変換器(分圧回路)により分
圧することにより、抵抗の個数を削減して物理的規模の
縮小を図ることができるという効果が得られる。
【0160】(2)2ビットずつのフラッシュ変換を行
って、変換動作の高速化を図ってサンプリング時間と同
等にすることによって、パイプライン動作を有効に利用
することができるという効果が得られる。すなわち、サ
ンプリング精度を低下させないために、サンプリング時
間は一定時間より短縮できなく、変換時間はこれより高
速化してもパイプラインの効果が少ないからである。
って、変換動作の高速化を図ってサンプリング時間と同
等にすることによって、パイプライン動作を有効に利用
することができるという効果が得られる。すなわち、サ
ンプリング精度を低下させないために、サンプリング時
間は一定時間より短縮できなく、変換時間はこれより高
速化してもパイプラインの効果が少ないからである。
【0161】(3)A/D変換器がサンプルホールド回
路とコンパレータを複数組有し、第1のステップでは第
1のサンプリングを行い、第2のステップでは上記第1
のサンプルホールド回路とコンパレータを用いた変換を
行い、かつ第2のサンプリングを行い、第3のステップ
では上記第2のサンプルホールド回路とコンパレータを
用いた変換を行い、かつ第3チャンネルの第1のサンプ
リングを行うようにすることによって、A/D変換動作
の開始から、指定した全てのチャンネルの変換を終了す
るまでの時間を短縮させることができるという効果が得
られる。これにより、信号変化の周波数の高い、複数の
アナログ入力の計測精度を向上させることができるとい
う効果が得られる。
路とコンパレータを複数組有し、第1のステップでは第
1のサンプリングを行い、第2のステップでは上記第1
のサンプルホールド回路とコンパレータを用いた変換を
行い、かつ第2のサンプリングを行い、第3のステップ
では上記第2のサンプルホールド回路とコンパレータを
用いた変換を行い、かつ第3チャンネルの第1のサンプ
リングを行うようにすることによって、A/D変換動作
の開始から、指定した全てのチャンネルの変換を終了す
るまでの時間を短縮させることができるという効果が得
られる。これにより、信号変化の周波数の高い、複数の
アナログ入力の計測精度を向上させることができるとい
う効果が得られる。
【0162】(4)変換結果を格納するデータレジスタ
の内容が読み出されていない状態で、BUSY信号を出
力することによって、外部でA/D変換器の動作が検出
できるので、A/D変換器が動作可能状態では順次アナ
ログ入力を行い、A/D変換器が動作不能状態(データ
レジスタがいっぱい)では、アナログ入力を待たせるこ
とができ、最適な動作を行うようにすることができると
いう効果が得られる。これにより、マージンをみて全体
的な処理性能を低下させることがない。
の内容が読み出されていない状態で、BUSY信号を出
力することによって、外部でA/D変換器の動作が検出
できるので、A/D変換器が動作可能状態では順次アナ
ログ入力を行い、A/D変換器が動作不能状態(データ
レジスタがいっぱい)では、アナログ入力を待たせるこ
とができ、最適な動作を行うようにすることができると
いう効果が得られる。これにより、マージンをみて全体
的な処理性能を低下させることがない。
【0163】(5)中央処理装置CPU及びデータ転送
装置DTCがデータレジスタを読み出すときのデータサ
イズ(バイト又はワード)を判別して、読み出し分解能
を自動的に選択し、読み出しデータをアライメント(読
み出し最下位ビットをデータバス又はCPUのレジスタ
の最下位ビットにする)することによって、ソフトウェ
アの負担を軽減することができるという効果が得られ
る。これにより、CPUにおいてシフト処理、あるいは
オーバーフローの検出などを行うことが必要無いから、
シングルチップマイクロコンピュータ全体の処理性能を
向上させることができる。
装置DTCがデータレジスタを読み出すときのデータサ
イズ(バイト又はワード)を判別して、読み出し分解能
を自動的に選択し、読み出しデータをアライメント(読
み出し最下位ビットをデータバス又はCPUのレジスタ
の最下位ビットにする)することによって、ソフトウェ
アの負担を軽減することができるという効果が得られ
る。これにより、CPUにおいてシフト処理、あるいは
オーバーフローの検出などを行うことが必要無いから、
シングルチップマイクロコンピュータ全体の処理性能を
向上させることができる。
【0164】(6)PWR=“0”での変換開始(低速
スタート)時では、待機時間後に自動的に変換を開始す
るので、ソフトウェア負担をかけることなく、消費電流
を低減することができる。また、変換終了後に消費電力
の低い状態に戻ることによって更に低消費電力化を図る
ことができるという効果が得られる。
スタート)時では、待機時間後に自動的に変換を開始す
るので、ソフトウェア負担をかけることなく、消費電流
を低減することができる。また、変換終了後に消費電力
の低い状態に戻ることによって更に低消費電力化を図る
ことができるという効果が得られる。
【0165】(7)PWR=“1”での変換開始(高速
スタート)時では、変換開始指示からサンプリング完了
までの時間を短縮して、測定精度を向上することができ
る。また、変換終了までの時間を短縮して処理性能の向
上を図り、リアルタイム性の向上を実現できる。待機時
間をソフトウェアで設定できるので、待機時間を絶対的
な時間に従って最適化できるという各効果が得られる。
スタート)時では、変換開始指示からサンプリング完了
までの時間を短縮して、測定精度を向上することができ
る。また、変換終了までの時間を短縮して処理性能の向
上を図り、リアルタイム性の向上を実現できる。待機時
間をソフトウェアで設定できるので、待機時間を絶対的
な時間に従って最適化できるという各効果が得られる。
【0166】(8)上記の高速スタートと低速スタート
を切り替え可能にすることによって、多様な使用方法に
も対応でき、使い勝手を良くすることができるという効
果が得られる。
を切り替え可能にすることによって、多様な使用方法に
も対応でき、使い勝手を良くすることができるという効
果が得られる。
【0167】(9)A/D変換器を2個設けることによ
り、基準電圧生成回路やコントロールロジックを共通化
し、物理的規模を縮小することができ、これに伴って消
費電流も低減させることができるという効果が得られ
る。
り、基準電圧生成回路やコントロールロジックを共通化
し、物理的規模を縮小することができ、これに伴って消
費電流も低減させることができるという効果が得られ
る。
【0168】(10)中央処理装置の命令実行ステート
数と同等の変換時間でA/D変換の実行を可能にし、変
換結果の読み出しや処理を容易にしてシステム全体の処
理性能を向上させることができるという効果が得られ
る。
数と同等の変換時間でA/D変換の実行を可能にし、変
換結果の読み出しや処理を容易にしてシステム全体の処
理性能を向上させることができるという効果が得られ
る。
【0169】(11) シングルチップマイクロコンピ
ュータに内蔵したA/D変換器として、多様な応用に応
えることができ、また、入力チャンネル毎の多様な変換
や読み出しを行うことができるという効果が得られる。
ュータに内蔵したA/D変換器として、多様な応用に応
えることができ、また、入力チャンネル毎の多様な変換
や読み出しを行うことができるという効果が得られる。
【0170】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、アナ
ログ入力チャンネル数は8チャンネルに限らず、例えば
16チャンネルなどとしてもよい。データレジスタの数
も任意の数とすることができる。動作モードや制御レジ
スタの構成についても種々の変更が可能である。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、アナ
ログ入力チャンネル数は8チャンネルに限らず、例えば
16チャンネルなどとしてもよい。データレジスタの数
も任意の数とすることができる。動作モードや制御レジ
スタの構成についても種々の変更が可能である。
【0171】例えば、複数のサンプルホールド回路を設
けなくてもよい。また、読み出しデータ幅は8/16ビ
ットに限定されるものではなく、任意のビット幅を設定
してもよい。ただし、任意のビット幅に対するデータの
出力形式及び出力条件は定めておく必要がある。コント
ロールロジックは、前記のように1回に1つのA/D変
換動作しか行わないから、図2においてコンパレータア
レイを複数のサンプルホールド・レベルシフト回路に共
通に設けるようにしてもよい。つまり、共通のコンパレ
ータアレイに対してスイッチを介してサンプルホールド
・レベルシフト回路の出力を時分割的に伝えるようにし
てもよい。
けなくてもよい。また、読み出しデータ幅は8/16ビ
ットに限定されるものではなく、任意のビット幅を設定
してもよい。ただし、任意のビット幅に対するデータの
出力形式及び出力条件は定めておく必要がある。コント
ロールロジックは、前記のように1回に1つのA/D変
換動作しか行わないから、図2においてコンパレータア
レイを複数のサンプルホールド・レベルシフト回路に共
通に設けるようにしてもよい。つまり、共通のコンパレ
ータアレイに対してスイッチを介してサンプルホールド
・レベルシフト回路の出力を時分割的に伝えるようにし
てもよい。
【0172】A/D変換動作の高精度化のためには、上
記実施例のようにサンプルホールド・レベルシフト回路
に一対一に対応してコンパレータアレイを設けることが
望ましい。なぜなら、半導体集積回路に形成された比較
的小さな容量値を持つキャパシタに入力信号を保持させ
ているので、かかるキャパシタとコンパレータアレイと
の間の寄生容量の容量値が大きくなると、かかる寄生容
量との電荷分散によって比較される入力信号のレベルが
変化してしまうからである。上記キャパシタの容量値を
大きくすると、その分占有面積が増大するとともに、入
力信号の取り込みに時間がかかり高速サンプリング動作
が妨げられてしまう。また、A/D変換器は、前記のよ
うに2個以上のサンプルホールド回路を持ち、同時サン
プリングを行うことが条件とはされない。つまり、A/
D変換結果を順次に格納させるデータレジスタを備えた
ものであれば何であってもよい。
記実施例のようにサンプルホールド・レベルシフト回路
に一対一に対応してコンパレータアレイを設けることが
望ましい。なぜなら、半導体集積回路に形成された比較
的小さな容量値を持つキャパシタに入力信号を保持させ
ているので、かかるキャパシタとコンパレータアレイと
の間の寄生容量の容量値が大きくなると、かかる寄生容
量との電荷分散によって比較される入力信号のレベルが
変化してしまうからである。上記キャパシタの容量値を
大きくすると、その分占有面積が増大するとともに、入
力信号の取り込みに時間がかかり高速サンプリング動作
が妨げられてしまう。また、A/D変換器は、前記のよ
うに2個以上のサンプルホールド回路を持ち、同時サン
プリングを行うことが条件とはされない。つまり、A/
D変換結果を順次に格納させるデータレジスタを備えた
ものであれば何であってもよい。
【0173】シングルチップマイクロコンピュータのそ
の他の機能ブロックについても何ら制約されない。タイ
マの構成やデータ転送装置の構成も応用システムに則し
て種々変更可能である。応用システムはモータ制御やカ
メラの自動焦点検出などに限定されないことはいうまで
もない。
の他の機能ブロックについても何ら制約されない。タイ
マの構成やデータ転送装置の構成も応用システムに則し
て種々変更可能である。応用システムはモータ制御やカ
メラの自動焦点検出などに限定されないことはいうまで
もない。
【0174】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップのマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、その他
の半導体集積回路装置又はデータ処理装置にも適用可能
であり、本発明は少なくともとCPU等のデータ処理装
置とA/D変換器を内蔵する半導体集積回路装置及びそ
れを用いた制御システムに広く利用できるものである。
なされた発明をその背景となった利用分野であるシング
ルチップのマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、その他
の半導体集積回路装置又はデータ処理装置にも適用可能
であり、本発明は少なくともとCPU等のデータ処理装
置とA/D変換器を内蔵する半導体集積回路装置及びそ
れを用いた制御システムに広く利用できるものである。
【0175】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、A/D変換器を内蔵した半
導体集積回路装置において、A/D変換器に変換結果を
格納させる複数のデータレジスタを設け、かかる複数の
データレジスタには、A/D変換結果が第1のデータレ
ジスタに格納されるときに、かかる第1のデータレジス
タの保持データが第2のデータレジスタに転送された後
に上記A/D変換結果を取り込む動作モードを設ける。
あるいは、第1のA/D変換結果を第2のデータレジス
タに格納し、第2のA/D変換結果を第2のデータレジ
スタに格納するモードを設ける。上記動作モードにより
データレジスタがA/D変換結果により飽和したときに
はA/D変換器の動作を停止させる。そして、上記動作
ードにおいてデータレジスタの読み出しが終了したとき
に、上記A/D変換器の動作を再開させることにより、
連続して入力された変換結果を逐一中央処理装置やデー
タ転送装置が取り出すことがなく、これらを一括して処
理できるので実質的な処理能力の向上が可能となり、し
かもそれら相互の関係を保持させて処理できる。また、
これらのデータ処理に合わせてA/D変換動作を行わせ
るようにすることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、A/D変換器を内蔵した半
導体集積回路装置において、A/D変換器に変換結果を
格納させる複数のデータレジスタを設け、かかる複数の
データレジスタには、A/D変換結果が第1のデータレ
ジスタに格納されるときに、かかる第1のデータレジス
タの保持データが第2のデータレジスタに転送された後
に上記A/D変換結果を取り込む動作モードを設ける。
あるいは、第1のA/D変換結果を第2のデータレジス
タに格納し、第2のA/D変換結果を第2のデータレジ
スタに格納するモードを設ける。上記動作モードにより
データレジスタがA/D変換結果により飽和したときに
はA/D変換器の動作を停止させる。そして、上記動作
ードにおいてデータレジスタの読み出しが終了したとき
に、上記A/D変換器の動作を再開させることにより、
連続して入力された変換結果を逐一中央処理装置やデー
タ転送装置が取り出すことがなく、これらを一括して処
理できるので実質的な処理能力の向上が可能となり、し
かもそれら相互の関係を保持させて処理できる。また、
これらのデータ処理に合わせてA/D変換動作を行わせ
るようにすることができる。
【図1】この発明が適用されたシングルチップのマイク
ロコンピュータの一実施例を示すブロック図である。
ロコンピュータの一実施例を示すブロック図である。
【図2】この発明が適用されたシングルチップマイクロ
コンピュータに搭載されるA/D変換器の一実施例を示
すブロック図である。
コンピュータに搭載されるA/D変換器の一実施例を示
すブロック図である。
【図3】上記A/D変換器の動作を説明するための基本
的タイミング図である。
的タイミング図である。
【図4】上記A/D変換器のサブレンジの電圧変換方式
を説明するための電圧分布図である。
を説明するための電圧分布図である。
【図5】図2におけるコンパレータアレイの概略ブロッ
ク図である。
ク図である。
【図6】図2におけるサンプルホールド・レベルシフト
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図7】この発明に係る同時サンプリングによるA/D
変換動作の代表的な一例を説明するためのフローチャー
ト図である。
変換動作の代表的な一例を説明するためのフローチャー
ト図である。
【図8】この発明に係る通常サンプリングによるA/D
変換動作の代表的な一例を説明するためのフローチャー
ト図である。
変換動作の代表的な一例を説明するためのフローチャー
ト図である。
【図9】この発明に係るセレクト・シングルモードを説
明するためのタイミング図である。
明するためのタイミング図である。
【図10】この発明に係るセレクト・スキャンモードを
説明するためのタイミング図である。
説明するためのタイミング図である。
【図11】この発明に係るグループ・シングルモードを
説明するためのタイミング図である。
説明するためのタイミング図である。
【図12】この発明に係るグループ・スキャンモードを
説明するためのタイミング図である。
説明するためのタイミング図である。
【図13】この発明に係るバッファ動作の一例を説明す
るためのタイミング図である。
るためのタイミング図である。
【図14】上記バッファ動作の他の一例を説明するため
のタイミング図である。
のタイミング図である。
【図15】この発明に係る同時サンプリング動作の一例
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図16】この発明に係る同時サンプリング動作の他の
一例を説明するためのタイミング図である。
一例を説明するためのタイミング図である。
【図17】この発明に係るインターバル動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図18】この発明に係るA/D変換器の動作を説明す
るための概略フローチャート図である。
るための概略フローチャート図である。
【図19】図2のバスインターフェイスを含む読み出し
制御回路の主要部のブロック図である。
制御回路の主要部のブロック図である。
【図20】上記図2のデータレジスタの相対的なアドレ
スマップ図である。
スマップ図である。
【図21】図2のバスインターフェイスを含む読み出し
制御をアドレス方式にしたときの制御回路の回路図であ
る。
制御をアドレス方式にしたときの制御回路の回路図であ
る。
【図22】この発明に係るワードデータとバイトデータ
のリードを説明するためのビット配置図である。
のリードを説明するためのビット配置図である。
【図23】図2のデータレジスタADDRA〜ADDR
Dの相互の関係を示す回路構成図である。
Dの相互の関係を示す回路構成図である。
【図24】図2のアナログマルチプレクサの一実施例を
示すブロック図である。
示すブロック図である。
【図25】図2のアナログマルチプレクサの他の一実施
例を示すブロック図である。
例を示すブロック図である。
【図26】この発明に係るBUSY出力制御回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図27】この発明に係るA/D変換器の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
【図28】この発明に係るシングルチップマイクロコン
ピュータを用いた制御システムの一実施例を示すブロッ
ク図である。
ピュータを用いた制御システムの一実施例を示すブロッ
ク図である。
【図29】この発明に係るタイマBとA/D変換器の動
作の一例を説明するためのタイミング図である。
作の一例を説明するためのタイミング図である。
【図30】この発明に係るタイマBとA/D変換器の動
作の他の一例を説明するためのタイミング図である。
作の他の一例を説明するためのタイミング図である。
【図31】この発明に係るシングルチップマイクロコン
ピュータの動作を説明するためのフローチャート図であ
る。
ピュータの動作を説明するためのフローチャート図であ
る。
【図32】この発明に係るA/D変換器の外部入力とタ
イマによる起動動作を説明するためのタイミング図であ
る。
イマによる起動動作を説明するためのタイミング図であ
る。
【図33】この発明に係るシングルチップマイクロコン
ピュータを用いた制御システムの他の一実施例を示すブ
ロック図である。
ピュータを用いた制御システムの他の一実施例を示すブ
ロック図である。
【図34】この発明に係るデータ転送装置のブロック転
送モードによるA/D変換器の読み出しのアドレスマッ
プ図である。
送モードによるA/D変換器の読み出しのアドレスマッ
プ図である。
【図35】この発明に係るデータ転送装置のブロック転
送モードによるA/D変換器の読み出しのタイミング図
である。
送モードによるA/D変換器の読み出しのタイミング図
である。
CPU…中央処理装置、RAM…ランダム・アクセス・
メモリ、ROM…リード・オンリー・メモリ、SCI…
シリアルコミュニケーションインターフェイス、ITU
…タイマ、DTC…データ転送装置(データトランスフ
ァコントローラ)、CPG…クロック発生回路、IOP
1〜8…入出力ポート、ADDRA〜ADDRH…デー
タレジスタ、ADCR,ADCSR…制御レジスタ、B
IF…バッファ回路、MDB…モジュール内バス、DB
…内部データバス、DDR…データディレクションレジ
スタ、DR…データレジスタ、MCU…シングルチップ
マイクロコンピュータ、L−MCU…レンズマイクロコ
ンピュータ、M−MCU…メインマイクロコンピュー
タ。
メモリ、ROM…リード・オンリー・メモリ、SCI…
シリアルコミュニケーションインターフェイス、ITU
…タイマ、DTC…データ転送装置(データトランスフ
ァコントローラ)、CPG…クロック発生回路、IOP
1〜8…入出力ポート、ADDRA〜ADDRH…デー
タレジスタ、ADCR,ADCSR…制御レジスタ、B
IF…バッファ回路、MDB…モジュール内バス、DB
…内部データバス、DDR…データディレクションレジ
スタ、DR…データレジスタ、MCU…シングルチップ
マイクロコンピュータ、L−MCU…レンズマイクロコ
ンピュータ、M−MCU…メインマイクロコンピュー
タ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 浩之 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 斉藤 博 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 光正 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (7)
- 【請求項1】 複数のアナログ入力端子から入力された
アナログ信号の一部又は全部からなる複数のアナログ入
力信号を取り込むサンプルホールド回路と、かかるサン
プルホールド回路に対してサンプリング動作の指示を行
うコントロールロジックと、上記サンプルホールド回路
に取り込まれたアナログ信号をディジタル信号に変換す
るA/D変換部と、上記A/D変換結果を保持する複数
のデータレジスタとを備えたA/D変換器と、 上記A/D変換回路と内部バスを介して接続された中央
処理装置とを備えてなり、 上記複数のデータレジスタは、A/D変換結果が第1の
データレジスタに格納されるときに、かかる第1のデー
タレジスタの保持データを第2のデータレジスタに転送
した後に上記A/D変換結果を取り込む動作モードを備
えてなることを特徴とする半導体集積回路装置。 - 【請求項2】 上記複数のデータレジスタは、所定の動
作モードの設定によりそれぞれが独立にA/D変換結果
を格納するような信号入力系もを合わせ持つものである
ことを特徴とする請求項1の半導体集積回路装置。 - 【請求項3】 上記サンプルホールド回路は少なくとも
2個設けられ、上記コントロールロジックにより第1動
作により第1のサンプルホールド回路に取り込まれた第
1の入力信号を上記A/D変換部でディジタル信号に変
換する動作と並行して第2の入力信号を第2のサンプリ
ングホールド回路がサンプリング動作を行う第2動作
と、 上記第2動作により第2のサンプルホールド回路に取り
込まれた第2の入力信号を上記A/D変換部でディジタ
ル信号に変換する動作と並行して第3の入力信号を第1
のサンプリングホールド回路がサンプリング動作を行う
第3動作と、 上記第3動作により第1のサンプルホールド回路に取り
込まれた第3の入力信号を上記A/D変換部でディジタ
ル信号に変換する第4動作とが行われ、 上記動作モードの設定により第1と第3の変換結果を一
方の第1のデータレジスタと第2のデータレジスタに格
納し、上記第2と第4の変換結果を他方の第1のデータ
レジスタと第2のデータレジスタに順次格納させること
を特徴とする請求項2の半導体集積回路装置。 - 【請求項4】 上記動作モードにおいて複数のデータレ
ジスタの全てにA/D変換結果が格納されたときに、上
記A/D変換器の動作を停止させることを特徴とする請
求項1、請求項2又は請求項3の半導体集積回路装置。 - 【請求項5】 上記動作モードにおいて複数のデータレ
ジスタの全てにA/D変換結果が格納されたときに、上
記タレジスタに格納されたA/D変換結果の読み出しを
指示する割り込み信号を発生させ、かかる割り込み処理
によりデータレジスタの読み出しが終了すると、上記A
/D変換器の動作を再開させるようにしてなることを特
徴とする請求項4の半導体集積回路装置。 - 【請求項6】 複数のアナログ入力端子から入力された
アナログ信号を選択的に取り込むサンプルホールド回路
と、上記サンプルホールド回路に取り込まれたアナログ
信号をディジタル信号に変換するA/D変換部及び変換
されたディジタル信号を格納する複数のデータレジスタ
とを備えたA/D変換器と、中央処理装置と、データ転
送装置と、バッファメモリと、上記A/D変換器と中央
処理装置、データ転送装置及びバッファメモリを相互に
接続させる内部バスが設けられてなる半導体集積回路装
置と、 上記半導体集積回路装置からの制御信号により制御され
てアナログ信号を形成するセンサと、 上記半導体集積回路装置からの制御信号により制御され
て上記アナログ信号を上記A/D変換器に供給するイン
ターフェイス回路とを含み、 上記半導体集積回路装置は、1ないし複数からなるアナ
ログ信号のA/D変換結果をデータレジスタに格納し、
指定されたデータレジスタに変換結果が格納されると、
上記データ転送装置を起動して上記データレジスタに格
納された変換結果をバッファメモリに退避させ、指定さ
れた回数のデータ転送が起動されると中央処理装置に対
して割り込みを要求する処理が行われることを特徴とす
る制御システム。 - 【請求項7】 上記半導体集積回路装置は、A/D変換
結果を格納するデータレジスタに空きの無いことを示す
信号を上記インターフェイス回路に供給し、かかる信号
に基づいて上記センサの動作を停止させることを特徴と
する請求項6の制御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7085929A JPH08265156A (ja) | 1995-03-20 | 1995-03-20 | 半導体集積回路装置と制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7085929A JPH08265156A (ja) | 1995-03-20 | 1995-03-20 | 半導体集積回路装置と制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08265156A true JPH08265156A (ja) | 1996-10-11 |
Family
ID=13872456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7085929A Withdrawn JPH08265156A (ja) | 1995-03-20 | 1995-03-20 | 半導体集積回路装置と制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08265156A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012134717A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置 |
JP2013191976A (ja) * | 2012-03-13 | 2013-09-26 | Renesas Electronics Corp | 集積回路 |
JP2017077020A (ja) * | 2016-12-20 | 2017-04-20 | ルネサスエレクトロニクス株式会社 | 集積回路 |
CN110535468A (zh) * | 2018-05-23 | 2019-12-03 | 中车株洲电力机车研究所有限公司 | 一种调度管理数据采集方法与数据采集*** |
-
1995
- 1995-03-20 JP JP7085929A patent/JPH08265156A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012134717A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置 |
US9094037B2 (en) | 2010-12-21 | 2015-07-28 | Renesas Electronics Corporation | Semiconductor device |
US9286250B2 (en) | 2010-12-21 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor device |
JP2013191976A (ja) * | 2012-03-13 | 2013-09-26 | Renesas Electronics Corp | 集積回路 |
JP2017077020A (ja) * | 2016-12-20 | 2017-04-20 | ルネサスエレクトロニクス株式会社 | 集積回路 |
CN110535468A (zh) * | 2018-05-23 | 2019-12-03 | 中车株洲电力机车研究所有限公司 | 一种调度管理数据采集方法与数据采集*** |
CN110535468B (zh) * | 2018-05-23 | 2023-05-12 | 中车株洲电力机车研究所有限公司 | 一种调度管理数据采集方法与数据采集*** |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |