JP2001290128A - 表示器用階調配線、液晶表示器用ドライバ及びそのストレス試験方法 - Google Patents
表示器用階調配線、液晶表示器用ドライバ及びそのストレス試験方法Info
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Abstract
ことができるようにすると共に、短時間で検出すること
ができるようにする。 【解決手段】 第1の階調エリアの各階調のアナログ階
調電圧を出力するための第1の階調エリアの各階調の配
線WAと、前記第1の階調エリアの各階調の配線と互い
違いに配置された第2の階調エリアの各階調の配線WB
とを備え、第1のラダー抵抗R1を第1の階調エリアの
各階調の配線間に接続すると共に、第2のラダー抵抗R
2を第2の階調エリアの各階調の配線間に接続する。そ
して、第1の階調エリアの配線に接続された入力端子V
1〜V4に0Vを印加し、第2の階調エリアの配線に接
続された入力端子V5〜V9に12Vを印加することに
より、一回の電圧印加によって各階調配線間に大きなス
トレス電圧を印加できるようにする。
Description
線、液晶表示器用ドライバ及びそのストレス試験方法に
関するものである。
ドライバ内の階調電圧生成部の配線図である。階調電圧
生成部は、基準電圧入力端子(ICパッド)V1〜V
9、ラダー抵抗R、及び階調配線WWを有する。階調配
線WWは、前半の階調配線WAと後半の階調配線WBに
分けることができる。
に対応する64本の階調配線を有するが、ここでは図の
簡略化のために33本の階調配線W1〜W33がある場
合を例に説明する。階調配線W1〜W33の各階調配線
間には、ラダー抵抗Rが接続されている。入力端子V1
は階調配線W1に接続され、入力端子V2は階調配線W
5に接続され、入力端子V3は階調配線W9に接続さ
れ、入力端子V4は階調配線W13に接続され、入力端
子V5は階調配線W17に接続され、入力端子V6は階
調配線W21に接続され、入力端子V7は階調配線W2
5に接続され、入力端子V8は階調配線W29に接続さ
れ、入力端子V9は階調配線W33に接続される。
パネルに接続され、W1〜W33より供給される階調電
圧によって液晶パネルが駆動される。液晶パネルの駆動
方法を説明する。入力端子V1に例えば0Vを印加し、
入力端子V9に例えば6Vを印加する。また、入力端子
V2〜V8に0〜6Vの間を補間する電圧を印加する。
すると、階調配線W1〜W33に生じる電圧はラダー抵
抗Rにより抵抗分圧される。これにより、階調配線W1
〜W33からはガンマ補正された0〜6Vの間の電圧が
出力される。そして、画像データに応じて階調配線W1
〜W33の中から選択した何れかの電圧を液晶パネルに
印加することにより、液晶パネルを駆動することができ
る。
ダー抵抗Rにより接続されているが、液晶表示器用ドラ
イバの製造工程において階調配線間に異物(ゴミ)が混
入することがある。階調配線間に異物が混入すると、階
調配線間がショートしてしまい、階調配線W1〜W33
からは規定の階調電圧が出力されない。階調配線間が完
全にショートしている場合には、検査工程で容易にその
不良品の液晶表示器用ドラバを検出することができる。
階調配線間が完全にはショートしない場合がある。その
場合は、検査工程にて不良を検出することが困難であ
り、不良品の液晶表示器用ドライバを製品出荷してしま
う可能性がある。その場合、ユーザが使用している間に
配線間の異物の状態が変化していき、途中で故障し、正
常な階調電圧を出力することができなくなってしまうこ
とがある。正常な階調電圧が出力されないと、液晶パネ
ル上の画素表示に線欠陥が生じてしまう。
表示器用ドライバの検査の際にストレス試験を行ってい
る。ストレス試験では、まず、ストレス電圧印加工程を
行い、その後に検査工程を行う。
ス電圧印加工程では、まず、入力端子V1とV2の間に
例えば12Vのストレス電圧(最大定格電圧)を印加
し、次に入力端子V2とV3の間にも例えば12Vのス
トレス電圧を印加する。同様に、入力端子V3〜V9の
各端子間にそれぞれストレス電圧を印加する。例えば階
調配線間に異物が混入しているときには、ストレス電圧
を印加することにより、その階調配線間の絶縁不良が顕
著化する。
工程を行う。検査工程では、上記の液晶パネルの通常駆
動と同様に、入力端子V1に例えば0Vを印加し、入力
端子V9に例えば6Vを印加し、入力端子V2〜V8に
0〜6Vの間の電圧を印加する。そして、階調配線W1
〜W33の各階調配線の出力電圧を測定し、出力電圧が
規定値の範囲内にないときには、その液晶表示器用ドラ
イバを不良品として除去することができる。
ス電圧印加工程では、階調配線W1とW5の間に12V
のストレス電圧が印加されるのみで、階調配線W1とそ
の隣の階調配線W2の間には、約3V(=12V÷4)
の低い電圧しか印加されない。すなわち、各階調配線間
には十分に大きなストレス電圧を印加することができ
ず、階調配線間の絶縁不良の検出率が比較的低かった。
入力端子V1とV2の間にストレス電圧を印加し、次
に、入力端子V2とV3の間にストレス電圧を印加し、
同様に各入力端子V3〜V9間にストレス電圧を印加す
ることにより、合計8回の電圧印加工程を繰り返す必要
があり、ストレス電圧印加工程に長時間を要していた。
より確実に検出することができる表示器用階調配線、液
晶表示器用ドライバ及びそのストレス試験方法を提供す
ることである。
良を短時間で検出することができる表示器用階調配線、
液晶表示器用ドライバ及びそのストレス試験方法を提供
することである。
線は、表示器の全階調数を複数に分割した際の第1の階
調エリアの電圧を出力するための第1の階調エリアの各
階調の配線と、前記第1の階調エリアとは異なる第2の
階調エリアの電圧を出力するための第2の階調エリアの
各階調の配線であって、前記第1の階調エリアの各階調
の配線と互い違いに配置された第2の階調エリアの各階
調の配線とを備える。そして、このような階調配線の絶
縁不良等の検査をするときは、第1の階調エリアの所定
階調の配線に第1の電位を印加すると共に、第2の階調
エリアの所定階調の配線に第2の電位を印加することに
より、基準入力電圧よりも高いストレス電圧を前記配線
間に印加するようにする。
の階調エリアの各配線に対して同電位(第1の電位)が
印加されるとともに、この第1の階調エリアの各配線と
互い違いに配置された第2の階調エリアの各配線に対し
ても同電位(上記第1の階調エリアとは異なる第2の電
位)が印加されることとなり、第1の階調エリアの各配
線と、これに隣接する第2の階調エリアの各配線との間
には全て第1の電位と第2の電位との差電圧が等しく印
加される。これにより、第1の電位と第2の電位とを1
回印加するだけで、各階調配線間に大きなストレス電圧
を印加することが可能となる。
面に基づいて説明する。 (第1の実施の形態)図1は、第1の実施の形態による
液晶表示器の構成例を示すブロック図である。液晶表示
器は、液晶パネル1と液晶表示器用ドライバ2を有す
る。液晶表示器用ドライバ2は、入力端子INに入力さ
れるデジタル階調値を、アナログ階調値に変換して出力
端子OUTに出力するD/A変換器3を含む。D/A変
換器3は、階調電圧生成部4とデコーダ5を有する。
64本の階調配線で相互に接続されている。入力端子I
Nには、液晶パネル1の各画素の階調値がデジタル値で
入力される。階調電圧生成部4は、例えば64階調のア
ナログ電圧を生成し、64本の階調配線を介してデコー
ダ5に出力する。デコーダ5は、階調電圧生成部4の階
調配線から出力されるアナログ階調電圧値を基に、入力
端子INに入力されるデジタル階調値をアナログ階調値
に変換して、出力端子OUTに出力する。液晶パネル1
は、出力端子OUTを介して、デコーダ5から各画素の
アナログ階調電圧を入力する。液晶表示器用ドライバ2
は、液晶パネル1の各画素の階調値を制御して液晶パネ
ル1を駆動する。液晶パネル1は、所定の階調値を有す
る各画素を表示する。
器内の階調電圧生成部4の構成例を示す配線図である。
本実施の形態による階調電圧生成部4は、図10に示す
階調電圧生成部における前半の階調配線WAと後半の階
調配線WBとを同一層で櫛歯状に互い違いに配置したも
のである。
(ICパッド)V1〜V9、前半部の階調配線WA、後
半部の階調配線WB、及びラダー抵抗R1,R2を有す
る。以下、階調配線WAと階調配線WBの双方を合わせ
た階調配線を、階調配線WWという。
に対応する64本の階調配線を有するが、ここでは図の
簡略化のために33本の階調配線W1〜W33がある場
合を例に説明する。階調配線W1〜W33は、各階調の
電圧を出力するための階調配線である。階調配線W1は
最小階調値を示す電圧を出力するための配線であり、階
調配線W33は最大階調値を示す電圧を出力するための
階調配線である。
階調数を2つに分割した際の階調値が小さい方の約半分
の階調エリアの電圧を出力するための16本の階調配線
W1〜W16を含む。後半部の階調配線WBは、液晶表
示器の全階調数を2つに分割した際の階調値が大きい方
の約半分の階調エリアの電圧を出力するための17本の
階調配線W17b〜W33を含む。
W16間には、第1のラダー抵抗R1が接続されてお
り、後半部の階調配線WBの各階調配線W17b〜W3
3間には、第2のラダー抵抗R2が接続されている。入
力端子V1は最小階調を示す階調配線W1に接続され、
入力端子V2は階調配線W5に接続され、入力端子V3
は階調配線W9に接続され、入力端子V4は階調配線W
13に接続され、入力端子V5は中間の階調を示す階調
配線W17a及びW17bに接続され、入力端子V6は
階調配線W21に接続され、入力端子V7は階調配線W
25に接続され、入力端子V8は階調配線W29に接続
され、入力端子V9は最大階調を示す階調配線W33に
接続される。
5を介して液晶パネル1に接続される。入力端子V1〜
V9に、以下の基準電圧を印加することにより、液晶パ
ネル1を駆動することができる。すなわち、入力端子V
1に例えば0Vを印加し、入力端子V9に例えば6Vを
印加する。また、入力端子V2〜V8に0〜6Vの間を
補間する電圧を印加すると、階調配線W1〜W33の電
圧はラダー抵抗R1,R2により抵抗分圧され、図3に
示すようにガンマ補正された0〜6Vの間の電圧を出力
する。図3は、横軸が階調値を示し、縦軸が階調値に対
応する階調配線の出力電圧を示す。図3に示すガンマ特
性に応じて、入力端子V2〜V8に入力する基準電圧の
値が決まる。
存在する場合を説明したが、入力端子の数はガンマ補正
の特性曲線に応じて任意の数にすることができる。ただ
し、前半部の階調配線WAのうちの少なくとも2つの階
調配線W1及びW4に入力端子V1及びV4を接続し、
後半部の階調配線WBのうちの少なくとも2つの階調配
線W17a(W17b)及びW33に入力端子V5及び
V9を接続する必要がある。
加すると、第1のラダー抵抗R1には、図の上から下に
向かって、すなわち小さな階調値の階調配線W1から大
きな階調値の階調配線W17aに向かって電流が流れ
る。左下の階調配線W17aは右上の階調配線W17b
に接続されているので、第2のラダー抵抗R2にも、図
の上から下に向かって、すなわち小さな階調値の階調配
線W17bから大きな階調値の階調配線W33に向かっ
て電流が流れる。第1のラダー抵抗R1に流れる電流の
方向と第2のラダー抵抗R2に流れる電流の方向は同一
である。これにより、階調配線W1〜W33には、ラダ
ー抵抗R1,R2により抵抗分圧された電圧が現れ、具
体的には図3に示す各階調の電圧値が現れる。
る。階調配線W1〜W33の各階調配線間はラダー抵抗
R1,R2により接続されているが、液晶表示器用ドラ
イバ2(図1)の製造工程において階調配線間に異物
(ゴミ)が混入したり工程のばらつきが生じたりするこ
とにより、階調配線間に絶縁不良が生じることがある。
絶縁不良の液晶表示器用ドライバ2は不良品として破棄
されるが、階調配線間の絶縁不良は、次に示すストレス
試験により、検出することができる。ストレス試験で
は、まず、ストレス電圧印加工程を行い、その後に検査
工程を行う。
ストレス電圧印加工程では、入力端子V1,V2,V
3,V4に例えば0Vを印加し、入力端子V5,V6,
V7,V8,V9に例えば12Vのストレス電圧(最大
定格電圧)を印加する。ストレス電圧を印加することに
より、例えば階調配線間に絶縁不良があると、その階調
配線間の絶縁不良が顕著化する。
V4には全て0Vの同電位が印加されるので、R1によ
る分圧が行われても、W1〜W13には全て0Vの階調
電圧が現れる。一方、V5〜V9には全て12Vの同電
位が印加されるので、R2による分圧が行われても、W
17b〜W33には全て12Vの階調電圧が現れる。こ
のように、入力端子V1に0Vが印加され、入力端子V
5に12Vが印加されるので、階調配線W1と階調配線
W17bとの間に12Vの十分に高いストレス電圧を印
加することができる。また、階調配線W2には第1のラ
ダー抵抗R1を介して入力端子V1及びV2から0Vが
印加されるので、階調配線W2と階調配線W17bとの
間にも、12Vの高いストレス電圧が印加される。同様
に、後に示す区間を除いては、各階調配線間に12Vの
高いストレス電圧を印加することができ、階調配線間の
絶縁不良をより確実に検出することができる。
生成部では、階調配線W1とW5の間に12Vのストレ
ス電圧が印加されるのみで、各階調配線間には、約3V
(=12V÷4)の低い電圧しか印加されない。一方、
本実施の形態による階調電圧生成部4では、一部の区間
を除いて各階調配線間に12Vの高いストレス電圧を印
加することができ、より確実に階調配線間の絶縁不良を
検出することが可能になる。
部では、まず、入力端子V1とV2の間にストレス電圧
を印加し、次に、入力端子V2とV3の間にストレス電
圧を印加し、同様に各入力端子V3〜V9間にストレス
電圧を印加することにより、合計8回のストレス電圧印
加工程を繰り返さなければならないが、本実施の形態に
よる階調電圧生成部4では、入力端子V1〜V4に0V
を印加し、入力端子V5〜V9に12Vを印加する1回
のストレス電圧印加工程で済み、短時間でストレス電圧
印加工程の処理を行うことができる。これにより、短時
間で階調配線間の絶縁不良を検出することができる。
程は、中間の基準電圧入力端子V5に12Vを印加する
場合に限定されず、0Vを印加してもよい。すなわち、
入力端子V1〜V5に0Vを印加し、入力端子V6〜V
9に12Vを印加してもよい。ただし、入力端子V5〜
V9に12Vを印加したときには、階調配線W13から
階調配線W17aまでの間には第1のラダー抵抗R1を
介して12Vの電圧が印加されるために電圧降下が生
じ、階調配線W13から階調配線W17aまでの間だけ
は、12Vの大きなストレス電圧を印加することができ
ない。その場合は、入力端子V1〜V4に0V、入力端
子V5〜V9に12Vを印加した後に、入力端子V1〜
V5に0V、入力端子V6〜V9に12Vを印加すれ
ば、上記の不都合を解消することができる。なお、当該
不都合を解消するための他の階調電圧生成部4は、後に
図5を参照しながら説明する。
工程を行う。検査工程では、上記の液晶パネルの通常駆
動と同様に、入力端子V1に例えば0Vを印加し、入力
端子V9に例えば6Vを印加し、入力端子V2〜V8に
0〜6Vの間を補間する電圧を印加する。階調配線W1
〜W33の各階調配線の出力電圧を測定し、出力電圧が
規定値の範囲内にないときには、その液晶表示器用ドラ
イバ2を不良品として除去することができる。上記のス
トレス電圧印加工程により、階調配線間の絶縁不良が加
速され、この検査工程でより確実に階調配線間の絶縁不
良を検出することができる。
の形態による階調電圧生成部4の構成例を示す配線図で
ある。図2に示した第1の実施の形態では、後半部の階
調配線WBは、階調値が小さい階調配線W17bを上側
に設け、階調値が大きい階調配線W33を下側に設けて
階調値順に階調配線W17b〜W33を並べていたが、
本実施の形態の後半部の階調配線WBでは、階調値が小
さい階調配線W18を下側に設け、階調値が大きい階調
配線W33を上側に設けて階調値順に階調配線W18〜
W33を並べる。また、図2に示した2つの階調配線1
7a,17bは1つの階調配線17にまとめて一番下側
に設けている。本実施の形態の前半部の階調配線WA
は、第1の実施の形態の前半部の階調配線WAと同様で
ある。
方の約半分の階調エリアの電圧を出力するための17本
の階調配線W1〜W17を含む。後半部の階調配線WB
は、階調値が大きい方の約半分の階調エリアの電圧を出
力するための16本の階調配線W18〜W33を含む。
W17間には、第1のラダー抵抗R1が接続されてお
り、後半部の階調配線WBの各階調配線W18〜W33
間には、第2のラダー抵抗R2が接続されている。入力
端子V1〜V4と階調配線WAとの接続は第1の実施の
形態と同じである。入力端子V5は階調配線W17に接
続され、入力端子V6は階調配線W21に接続され、入
力端子V7は階調配線W25に接続され、入力端子V8
は階調配線W29に接続され、入力端子V9は階調配線
W33に接続される。
V9に対して第1の実施の形態と同じ基準電圧を印加す
ることにより、液晶パネル1を駆動することができる。
すなわち、入力端子V1に例えば0Vを印加し、入力端
子V9に例えば6Vを印加し、入力端子V2〜V8に0
〜6Vの間を補間する電圧を印加する。上記の基準電圧
を入力端子V1〜V9に印加すると、第1のラダー抵抗
R1には、図の上から下に向かって、すなわち小さな階
調値の階調配線W1から大きな階調値の階調配線W17
に向かって電流が流れる。第2のラダー抵抗R2は、階
調配線W17を介して第1のラダー抵抗R1と接続され
ているので、第2のラダー抵抗R2には、図の下から上
に向かって、すなわち小さな階調値の階調配線W17か
ら大きな階調値の階調配線W33に向かって電流が流れ
る。第1のラダー抵抗R1に流れる電流の方向と第2の
ラダー抵抗R2に流れる電流の方向とは逆である。これ
により、階調配線W1〜W33には、ラダー抵抗R1,
R2により抵抗分圧された電圧が現れ、具体的には図3
に示す各階調の電圧値が現れる。
形態と同じ方法により行うことができ、同様な効果を得
ることができる。すなわち、各階調配線間に12Vの高
いストレス電圧を印加することができ、各階調配線間の
絶縁不良をより確実に検出することができるとともに、
短時間でストレス試験を行うことができる。
の形態による階調電圧生成部4の構成例を示す配線図で
ある。第3の実施の形態は、図2に示した第1の実施の
形態における中間の入力端子V5を2つの入力端子V5
A及びV5Bに分割したものであり、その他の点は第1
の実施の形態と同様である。
も小さい階調配線は、階調配線W17cと階調配線W1
7dとに分離されている。一方の階調配線17cはスト
レス試験にのみ使用され、他方の階調配線W17dが実
際に階調電圧を出力するための階調配線として使用され
る。第1のラダー抵抗R1は、階調配線W1〜W17a
の各階調配線間に接続され、第2のラダー抵抗R2は、
階調配線W17d〜W33の各階調配線間に接続され
る。入力端子V5Aは、階調配線W17a及びW17c
に接続され、入力端子V5Bは階調配線W17dに接続
される。
ストレス電圧印加工程では、入力端子V1,V2,V
3,V4,V5Aに例えば0Vを印加し、入力端子V5
B,V6,V7,V8,V9に例えば12Vのストレス
電圧(最大定格電圧)を印加する。図2の第1の実施の
形態では、階調配線W13から階調配線W17aまでの
間には大きなストレス電圧を印加することができなかっ
たが、本実施の形態によれば、これらの階調配線W1
3,W17aが接続された入力端子V4と入力端子V5
Aに同電位の0Vを印加するとともに、入力端子V5
B,V6に12Vを印加するので、階調配線W13から
階調配線W17aまでの間においても、各階調配線間に
12Vのストレス電圧を印加することができる。すなわ
ち、すべての階調配線間に12Vの大きなストレス電圧
を印加することができ、より確実に階調配線間の絶縁不
良を検出することができる。
程及び通常の液晶駆動を行う際には、入力端子V5A及
び入力端子V5Bに同じ電圧を印加することにより、本
実施の形態は第1の実施の形態(図2)と等価な回路を
構成し、等価な動作を行わせることができる。
の形態による階調電圧生成部4の構成例を示す配線図で
ある。本実施の形態は、図4に示した第2の実施の形態
における中間の入力端子V5を2つの入力端子V5A及
びV5Bに分割したものであり、その他の点は第2の実
施の形態と同様である。
も大きい階調配線は、階調配線W17aと階調配線W1
7cとに分離されている。一方の階調配線17cはスト
レス試験にのみ使用され、他方の階調配線W17aが実
際に階調電圧を出力するための階調配線として使用され
る。第1のラダー抵抗R1は、階調配線W1〜W17a
の各階調配線間に接続され、第2のラダー抵抗R2は、
階調配線W17c〜W33の各階調配線間に接続され
る。入力端子V5Aは、階調配線W17aに接続され、
入力端子V5Bは階調配線W17cに接続される。
1,V2,V3,V4,V5Aに例えば0Vを印加し、
入力端子V5B,V6,V7,V8,V9に例えば12
Vのストレス電圧(最大定格電圧)を印加する。第2の
実施の形態(図4)では、階調配線W13から階調配線
W17までの間には大きなストレス電圧を印加すること
ができなかったが、本実施の形態によれば、これらの階
調配線W13,W17aが接続された入力端子V4と入
力端子V5Aに同電位の0Vを印加するとともに、入力
端子V5B,V6に12Vを印加するので、階調配線W
13から階調配線W17までの間においても、各階調配
線間に12Vのストレス電圧を印加することができる。
すなわち、すべての階調配線間に12Vの大きなストレ
ス電圧を印加することができ、より確実に階調配線間の
絶縁不良を検出することができる。
程及び通常の液晶駆動を行う際には、入力端子V5A及
び入力端子V5Bに同じ電圧を印加することにより、本
実施の形態は第2の実施の形態(図4)と等価な回路を
構成し、等価な動作を行わせることができる。
の形態による階調電圧生成部4の構成例を示す配線図で
ある。本実施の形態では、図5に示した第3の実施の形
態における中間の入力端子V5AとV5Bの間にスイッ
チSWを設け点が異なり、その他の点は第3の実施の形
態と同様である。
との間を接続又は切断することができる。本実施の形態
では、第3の実施の形態(図5)と同様に、ストレス電
圧印加工程のときにはスイッチSWが入力端子V5Aと
V5Bとの間を切断し、検査工程及び通常の液晶パネル
駆動時にはスイッチSWが入力端子V5AとV5Bとの
間を接続する。なお、同様に、第4の実施の形態(図
6)の端子V5AとV5Bとの間にスイッチSWを設け
てもよい。
回路図である。スイッチSWは、PチャネルMOSトラ
ンジスタ(転送ゲート)12とNチャネルMOSトラン
ジスタ(転送ゲート)13との組み合わせ素子と、NO
T回路(インバータ)11とを有する。制御端子CTL
は、NOT回路11の入力端子及びNチャネルトランジ
スタ13のゲートに接続される。NOT回路11の出力
端子は、Pチャネルトランジスタ12のゲートに接続さ
れる。トランジスタ12及びトランジスタ13のソース
/ドレインは、それぞれ入力端子V5A及び入力端子V
5Bに接続される。
されると、トランジスタ12及び13のソース−ドレイ
ン間は導通状態になり、入力端子V5AとV5Bとの間
が接続される。一方、制御端子CTLにローレベルの電
圧が印加されると、トランジスタ12及び13のソース
−ドレイン間が遮断状態になり、入力端子V5AとV5
Bとの間が切断される。
ャネルのMOSトランジスタ(転送ゲート)の組み合わ
せ素子による構成に限定されず、NチャネルのみのMO
Sトランジスタ(転送ゲート)で構成してもよいし、P
チャネルのみのMOSトランジスタ(転送ゲート)で構
成してもよい。
実施の形態によれば、第1の階調エリア(例えば前半部
の階調エリア)と第2の階調エリア(例えば後半部の階
調エリア)の各階調配線を互い違いに配置することによ
り、各階調配線間に十分に大きなストレス電圧を印加す
ることができ、階調配線間の絶縁不良をより確実に検出
することができる。これにより、市場での劣化による不
良率を下げることができ、信頼度を向上させることがで
きる。また、1回のストレス電圧印加工程により各階調
配線間にストレス電圧を印加することができるので、短
時間で階調配線間の絶縁不良を検出することができ、工
程時間の短縮によるコストダウンを図ることができる。
(図1)の半導体基板の断面図である。第1の配線層2
1は、デコーダ5(図1)の配線層であり、その上に絶
縁層22が形成される。絶縁層22の上には第2の配線
層WA,WBが形成される。第2の配線層WAは前半部
の階調配線層であり、第2の配線層WBは後半部の階調
配線層である。第2の配線層WA及びWBは、同一層内
で水平方向に交互に形成される。第2の配線層WA,W
Bの上には、絶縁層24が形成される。
後半部の階調配線WBとを同一の配線層に配置する場合
を例に説明したが、図9(B)に示すように、前半部の
階調配線WAと後半部の階調配線WBとを異なる配線層
に配置してもよい。
(図1)の他の半導体基板の断面図である。第1の配線
層21は、デコーダ5(図1)の配線層であり、その上
に絶縁層22が形成される。絶縁層22の上には第2の
配線層(前半部の階調配線層)WAが形成され、その上
に絶縁層24が形成される。絶縁層24の上には第3の
配線層(後半部の階調配線層)WBが形成され、その上
に絶縁層26が形成される。
(図1)の他の半導体基板の断面図である。第1の配線
層21は、デコーダ5(図1)の配線層であり、その上
に絶縁層22が形成される。絶縁層22の上には、第2
の配線層(前半部の階調配線層)WA及び第2の配線層
(後半部の階調配線層)WBが同一層内で水平方向に交
互に形成される。第2の配線層WA,WBの上には、絶
縁層24が形成される。絶縁層24の上には、第3の配
線層(前半部の階調配線層)WA及び第3の配線層(後
半部の階調配線層)WBが同一層内で水平方向に交互に
形成される。第3の配線層WA,WBの上には、絶縁層
26が形成される。また、配線層WA及びWBは、異な
る配線層間で、垂直方向にも交互に形成される。
部の階調配線WAと後半部の階調配線WBとに分割する
場合を例に説明したが、3つ以上に分割してもよい。例
えば、図10に示す階調電圧生成部において、階調配線
W1〜W4の第1の領域と階調配線W5〜W8の第2の
領域と階調配線W9〜W12の第3の領域と階調配線W
13〜W16の第4の領域等に分割し、第1の領域と第
2の領域とを櫛歯状に互い違いに配置し、第3の領域と
第4の領域とを櫛歯状に互い違いに配置してもよい。そ
の際、互い違いに配置する2つの領域は、互いに階調が
続く階調エリアの配線領域であることが好ましい。後半
部の階調配線WBも、前半部の階調配線WAと同様に4
つの領域に分割して互い違いに配置することができる。
れも本発明を実施するにあたっての具体化のほんの一例
を示したものに過ぎず、これらによって本発明の技術的
範囲が限定的に解釈されてはならないものである。すな
わち、本発明はその精神、またはその主要な特徴から逸
脱することなく、様々な形で実施することができる。
ようになる。 (付記1)表示器の全階調数を複数に分割した際の第1
の階調エリアの電圧を出力するための第1の階調エリア
の各階調の配線と、前記第1の階調エリアとは異なる第
2の階調エリアの電圧を出力するための第2の階調エリ
アの各階調の配線であって、前記第1の階調エリアの各
階調の配線と互い違いに配置された第2の階調エリアの
各階調の配線とを備えたことを特徴とする表示器用階調
配線。 (付記2)前記第2の階調エリアは、前記第1の階調エ
リアの階調に続く階調を有する階調エリアであることを
特徴とする付記1記載の表示器用階調配線。
の配線は、前記表示器の全階調数を2つに分割した際の
前半部の階調エリアの配線であり、前記第2の階調エリ
アの各階調の配線は、前記表示器の全階調数を2つに分
割した際の後半部の階調エリアの配線であることを特徴
とする付記2記載の表示器用階調配線。 (付記4)前記第1及び第2の階調エリアの各階調の配
線は、液晶表示器の階調電圧を出力するための配線であ
ることを特徴とする付記1記載の表示器用階調配線。
の配線間に接続される第1のラダー抵抗と、前記第2の
階調エリアの各階調の配線間に接続される第2のラダー
抵抗とを更に備えたことを特徴とする付記1記載の表示
器用階調配線。 (付記6)前記第1の階調エリアの各階調の配線の電圧
を同電位にするために接続される第1の基準電圧入力端
子と、前記第2の階調エリアの各階調の配線の電圧を同
電位にするために接続される第2の基準電圧入力端子と
を更に備えたことを特徴とする付記5記載の表示器用階
調配線。
力端子間に電圧を印加した際に前記第1のラダー抵抗に
流れる電流の方向と前記第2のラダー抵抗に流れる電流
の方向とが同一であることを特徴とする付記6記載の表
示器用階調配線。 (付記8)前記第1及び第2の基準電圧入力端子間に電
圧を印加した際に前記第1のラダー抵抗に流れる電流の
方向と前記第2のラダー抵抗に流れる電流の方向とが逆
であることを特徴とする付記6記載の表示器用階調配
線。
す配線に接続される最小階調基準電圧入力端子と、前記
配線のうちの最大階調を示す配線に接続される最大階調
基準電圧入力端子と、前記配線のうちの所定の同一階調
を示す配線に接続される2つの所定階調基準電圧入力端
子とを更に備えたことを特徴とする付記1記載の表示器
用階調配線。 (付記10)前記配線のうちの最小階調を示す配線に接
続される最小階調基準電圧入力端子と、前記配線のうち
の最大階調を示す配線に接続される最大階調基準電圧入
力端子と、前記配線のうちの中間の階調を示す配線に接
続される2つの中間階調基準電圧入力端子とを更に備え
たことを特徴とする付記3記載の表示器用階調配線。
入力端子を接続又は切断するためのスイッチング素子を
更に備えたことを特徴とする付記9記載の表示器用階調
配線。 (付記12)前記スイッチング素子は、NチャネルとP
チャネルの転送ゲートの組み合わせ素子を含むことを特
徴とする付記11記載の表示器用階調配線。
チャネルのみの転送ゲートを含むことを特徴とする付記
11記載の表示器用階調配線。 (付記14)前記スイッチング素子は、Pチャネルのみ
の転送ゲートを含むことを特徴とする付記11記載の表
示器用階調配線。
調の配線と前記第2の階調エリアの各階調の配線とは同
一の層に配置されていることを特徴とする付記1記載の
表示器用階調配線。 (付記16)前記第1の階調エリアの各階調の配線と前
記第2の階調エリアの各階調の配線とは異なる層に配置
されていることを特徴とする付記1記載の表示器用階調
配線。
に分割した際の第1の階調エリアの各階調のアナログ階
調電圧を出力するための第1の階調エリアの各階調の配
線と、前記第1の階調エリアとは異なる第2の階調エリ
アの各階調のアナログ階調電圧を出力するための第2の
階調エリアの各階調の配線であって、前記第1の階調エ
リアの各階調の配線と互い違いに配置された第2の階調
エリアの各階調の配線と、前記第1の階調エリアの各階
調の配線間に接続される第1のラダー抵抗と、前記第2
の階調エリアの各階調の配線間に接続される第2のラダ
ー抵抗と、前記第1の階調エリアの配線の電圧を同電位
にするために接続される第1の基準電圧入力端子と、前
記第2の階調エリアの配線の電圧を同電位にするために
接続される第2の基準電圧入力端子と、前記第1及び第
2の階調エリアの各階調の配線から出力されるアナログ
階調電圧値を基に、入力されるデジタル階調値をアナロ
グ階調値に変換するデコーダとを備えたことを特徴とす
る液晶表示器用ドライバ。 (付記18)表示器の全階調数を複数に分割した際の第
1の階調エリアの電圧を出力するための第1の階調エリ
アの各階調の配線と、前記第1の階調エリアとは異なる
第2の階調エリアの電圧を出力するための第2の階調エ
リアの各階調の配線であって、前記第1の階調エリアの
各階調の配線と互い違いに配置された第2の階調エリア
の各階調の配線とを備えた液晶表示器用ドライバのスト
レス試験方法であって、前記第1の階調エリアの所定階
調の配線に第1の電位を印加すると共に、前記第2の階
調エリアの所定階調の配線に第2の電位を印加すること
により、基準入力電圧よりも高いストレス電圧を前記配
線間に印加するステップと、前記第1及び第2の階調エ
リアの所定階調の配線にそれぞれ各階調の基準入力電圧
を印加し、全階調の配線から出力される電圧を測定する
ことにより出力電圧の異常の有無を検査するステップと
を有することを特徴とする液晶表示器用ドライバのスト
レス試験方法。
各階調配線間に十分に大きなストレス電圧を印加するこ
とができ、階調配線間の絶縁不良をより確実に検出する
ことができる。また、1回のストレス電圧印加工程によ
り各階調配線間にストレス電圧を印加することができる
ので、階調配線間の絶縁不良を短時間で検出することが
できる。
すブロック図である。
圧生成部の構成を示す配線図である。
を示す配線図である。
を示す配線図である。
を示す配線図である。
を示す配線図である。
半導体基板の断面図である。
配線図である。
Claims (9)
- 【請求項1】 表示器の全階調数を複数に分割した際の
第1の階調エリアの電圧を出力するための第1の階調エ
リアの各階調の配線と、 前記第1の階調エリアとは異なる第2の階調エリアの電
圧を出力するための第2の階調エリアの各階調の配線で
あって、前記第1の階調エリアの各階調の配線と互い違
いに配置された第2の階調エリアの各階調の配線とを備
えたことを特徴とする表示器用階調配線。 - 【請求項2】 前記第2の階調エリアは、前記第1の階
調エリアの階調に続く階調を有する階調エリアであるこ
とを特徴とする請求項1記載の表示器用階調配線。 - 【請求項3】 前記第1及び第2の階調エリアの各階調
の配線は、液晶表示器の階調電圧を出力するための配線
であることを特徴とする請求項1記載の表示器用階調配
線。 - 【請求項4】 前記第1の階調エリアの各階調の配線間
に接続される第1のラダー抵抗と、 前記第2の階調エリアの各階調の配線間に接続される第
2のラダー抵抗とを更に備えたことを特徴とする請求項
1記載の表示器用階調配線。 - 【請求項5】 前記配線のうちの最小階調を示す配線に
接続される最小階調基準電圧入力端子と、 前記配線のうちの最大階調を示す配線に接続される最大
階調基準電圧入力端子と、 前記配線のうちの所定の同一階調を示す配線に接続され
る2つの所定階調基準電圧入力端子と を更に備えたことを特徴とする請求項1記載の表示器用
階調配線。 - 【請求項6】 前記第1の階調エリアの各階調の配線と
前記第2の階調エリアの各階調の配線とは同一の層に配
置されていることを特徴とする請求項1記載の表示器用
階調配線。 - 【請求項7】 前記第1の階調エリアの各階調の配線と
前記第2の階調エリアの各階調の配線とは異なる層に配
置されていることを特徴とする請求項1記載の表示器用
階調配線。 - 【請求項8】 液晶表示器の全階調数を複数に分割した
際の第1の階調エリアの各階調のアナログ階調電圧を出
力するための第1の階調エリアの各階調の配線と、 前記第1の階調エリアとは異なる第2の階調エリアの各
階調のアナログ階調電圧を出力するための第2の階調エ
リアの各階調の配線であって、前記第1の階調エリアの
各階調の配線と互い違いに配置された第2の階調エリア
の各階調の配線と、 前記第1の階調エリアの各階調の配線間に接続される第
1のラダー抵抗と、 前記第2の階調エリアの各階調の配線間に接続される第
2のラダー抵抗と、 前記第1の階調エリアの配線の電圧を同電位にするため
に接続される第1の基準電圧入力端子と、 前記第2の階調エリアの配線の電圧を同電位にするため
に接続される第2の基準電圧入力端子と、 前記第1及び第2の階調エリアの各階調の配線から出力
されるアナログ階調電圧値を基に、入力されるデジタル
階調値をアナログ階調値に変換するデコーダとを備えた
ことを特徴とする液晶表示器用ドライバ。 - 【請求項9】 表示器の全階調数を複数に分割した際の
第1の階調エリアの電圧を出力するための第1の階調エ
リアの各階調の配線と、前記第1の階調エリアとは異な
る第2の階調エリアの電圧を出力するための第2の階調
エリアの各階調の配線であって、前記第1の階調エリア
の各階調の配線と互い違いに配置された第2の階調エリ
アの各階調の配線とを備えた液晶表示器用ドライバのス
トレス試験方法であって、 前記第1の階調エリアの所定階調の配線に第1の電位を
印加すると共に、前記第2の階調エリアの所定階調の配
線に第2の電位を印加することにより、基準入力電圧よ
りも高いストレス電圧を前記配線間に印加するステップ
と、 前記第1及び第2の階調エリアの所定階調の配線にそれ
ぞれ各階調の基準入力電圧を印加し、全階調の配線から
出力される電圧を測定することにより出力電圧の異常の
有無を検査するステップとを有することを特徴とする液
晶表示器用ドライバのストレス試験方法。
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US10/930,856 US7460097B2 (en) | 2000-04-06 | 2004-09-01 | Semiconductor integrated circuit for driving liquid crystal panel |
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JP2009069287A (ja) * | 2007-09-11 | 2009-04-02 | Oki Semiconductor Co Ltd | 表示制御装置 |
CN1732501B (zh) * | 2002-12-26 | 2010-09-29 | 株式会社半导体能源研究所 | 半导体装置、半导体装置的驱动方法及半导体装置的检查方法 |
WO2011048723A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
JP2016061857A (ja) * | 2014-09-16 | 2016-04-25 | ラピスセミコンダクタ株式会社 | ソースドライバic |
-
2000
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1732501B (zh) * | 2002-12-26 | 2010-09-29 | 株式会社半导体能源研究所 | 半导体装置、半导体装置的驱动方法及半导体装置的检查方法 |
JP2008227315A (ja) * | 2007-03-14 | 2008-09-25 | Sharp Corp | 半導体集積回路、液晶表示装置、および半導体集積回路の検査方法 |
JP2009069287A (ja) * | 2007-09-11 | 2009-04-02 | Oki Semiconductor Co Ltd | 表示制御装置 |
WO2011048723A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
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